JPH0974146A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0974146A JPH0974146A JP7226806A JP22680695A JPH0974146A JP H0974146 A JPH0974146 A JP H0974146A JP 7226806 A JP7226806 A JP 7226806A JP 22680695 A JP22680695 A JP 22680695A JP H0974146 A JPH0974146 A JP H0974146A
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Abstract
(57)【要約】
【課題】しきい値の制御が簡単にでき、回路規模の増大
を招くことなく多値記憶を実現できる不揮発性半導体記
憶装置を提供する。 【解決手段】ゲート絶縁膜１４を、ＳｉＯ2 からなるト
ンネル酸化膜１４１、中間層の窒化シリコン膜１４２お
よびＳｉＯ2 からなるトップ酸化膜１４３により構成
し、ゲート絶縁膜１４の窒化シリコン膜１４２へ電荷を
蓄積するこにより多値データの記憶を行う。このように
ＭＯＮＯＳ型不揮発性半導体多値記憶装置１０は、書き
込み、消去後のしきい値電圧Ｖthのばらつきが小さく、
その分布幅が小さいことから、狭いしきい値電圧Ｖthの
ウインドウ幅での安定した読み出し動作を実現できる。
そして、多値記憶を行う場合にも、ベリファイのような
複雑な制御を行うことなく、コントロールゲート１５へ
の印加電圧を変化させるという簡単な操作のみでしきい
値電圧Ｖthの制御が可能となる。
を招くことなく多値記憶を実現できる不揮発性半導体記
憶装置を提供する。 【解決手段】ゲート絶縁膜１４を、ＳｉＯ2 からなるト
ンネル酸化膜１４１、中間層の窒化シリコン膜１４２お
よびＳｉＯ2 からなるトップ酸化膜１４３により構成
し、ゲート絶縁膜１４の窒化シリコン膜１４２へ電荷を
蓄積するこにより多値データの記憶を行う。このように
ＭＯＮＯＳ型不揮発性半導体多値記憶装置１０は、書き
込み、消去後のしきい値電圧Ｖthのばらつきが小さく、
その分布幅が小さいことから、狭いしきい値電圧Ｖthの
ウインドウ幅での安定した読み出し動作を実現できる。
そして、多値記憶を行う場合にも、ベリファイのような
複雑な制御を行うことなく、コントロールゲート１５へ
の印加電圧を変化させるという簡単な操作のみでしきい
値電圧Ｖthの制御が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に書き換え
可能な不揮発性半導体記憶装置に係り、特に、３値以上
を記憶可能な不揮発性半導体多値記憶装置に関するもの
である。
可能な不揮発性半導体記憶装置に係り、特に、３値以上
を記憶可能な不揮発性半導体多値記憶装置に関するもの
である。
【０００２】
【従来の技術】たとえば近年、開発が盛んに行われてい
るフラッシュＥＥＰＲＯＭは、一般的には、ゲート絶縁
膜とコントロールゲートとの間に層間絶縁膜を介して形
成されたフローティングゲートへの電荷の注入、フロー
ティングゲートからの電荷の放出制御を行うことによ
り、しきい値電圧を遷移させてデータの書き込み、消去
を行う。
るフラッシュＥＥＰＲＯＭは、一般的には、ゲート絶縁
膜とコントロールゲートとの間に層間絶縁膜を介して形
成されたフローティングゲートへの電荷の注入、フロー
ティングゲートからの電荷の放出制御を行うことによ
り、しきい値電圧を遷移させてデータの書き込み、消去
を行う。
【０００３】このようなフラッシュＥＥＰＲＯＭとして
は、メモリセルの配列や書き込み方式等によりＮＯＲ
型、ＡＮＤ型、ＮＡＮＤ型あるいは、ＤＩＮＯＲ型等の
種々のタイプのものが提案されている。
は、メモリセルの配列や書き込み方式等によりＮＯＲ
型、ＡＮＤ型、ＮＡＮＤ型あるいは、ＤＩＮＯＲ型等の
種々のタイプのものが提案されている。
【０００４】ＮＯＲ型フラッシュＥＥＰＲＯＭにおいて
は、書き込み動作はフローティングゲート中にチャネル
ホットエレクトロン（ＣＨＥ）を注入することにより行
われ、消去動作はＦＮ(Fowler-Nordheim) トンネリング
によりフローティングゲートからソースへ電子を放出さ
せることにより行われる。一方、ＮＡＮＤ型やＤＩＮＯ
Ｒ型のフラッシュＥＥＰＲＯＭは、書き込みおよび消去
共にＦＮトンネリングにより行われる。
は、書き込み動作はフローティングゲート中にチャネル
ホットエレクトロン（ＣＨＥ）を注入することにより行
われ、消去動作はＦＮ(Fowler-Nordheim) トンネリング
によりフローティングゲートからソースへ電子を放出さ
せることにより行われる。一方、ＮＡＮＤ型やＤＩＮＯ
Ｒ型のフラッシュＥＥＰＲＯＭは、書き込みおよび消去
共にＦＮトンネリングにより行われる。
【０００５】
【発明が解決しようとする課題】ところで、上述したフ
ローティングゲート型フラッシュＥＥＰＲＯＭは、図６
に示すように、書き込み、消去後のしきい値Ｖthのばら
つきが、１．６Ｖ程度と大きい。このため、たとえばＮ
ＡＮＤ型フラッシュメモリ等では、書き込み動作におい
て、データ書き込み後のしきい値電圧のばらつきを抑え
るため、短い時間データを書き込んではベリファイ読み
出しを行い、書き込み時に書き込みが十分に行われ、し
きい値電圧が書き込みデータに応じたレベルに遷移して
いるか否かのチェックが行われる。チェックの結果、書
き込みが不十分なメモリセルがある場合は、再書き込み
→ベリファイチェックの繰り返しとなる。
ローティングゲート型フラッシュＥＥＰＲＯＭは、図６
に示すように、書き込み、消去後のしきい値Ｖthのばら
つきが、１．６Ｖ程度と大きい。このため、たとえばＮ
ＡＮＤ型フラッシュメモリ等では、書き込み動作におい
て、データ書き込み後のしきい値電圧のばらつきを抑え
るため、短い時間データを書き込んではベリファイ読み
出しを行い、書き込み時に書き込みが十分に行われ、し
きい値電圧が書き込みデータに応じたレベルに遷移して
いるか否かのチェックが行われる。チェックの結果、書
き込みが不十分なメモリセルがある場合は、再書き込み
→ベリファイチェックの繰り返しとなる。
【０００６】そして、近年、不揮発性半導体記憶装置の
多値化の動きが活発化してきているが、多値メモリセル
として、２値の場合と同様に、フローティングゲートを
有するトランジスタを用いた場合、２値記憶の場合より
しきい値電圧をさらに細かいレベルで制御する必要があ
る。そのため、ベリファイが繰り返される可能性が高
く、ベリファイ回数の増加に伴い書き込み時間の長時間
化を招き、また、ベリファイ用回路が必要となることか
ら、回路規模の増大、複雑化を招き、動作制御も複雑化
する。また、そのしきい値の分布の幅も、０．５Ｖ程度
必要となることら、しきい値同士のレベルを離す必要が
あり、しきい値の全体の分布幅が広くなり、ゲート電圧
を昇圧する必要がある。
多値化の動きが活発化してきているが、多値メモリセル
として、２値の場合と同様に、フローティングゲートを
有するトランジスタを用いた場合、２値記憶の場合より
しきい値電圧をさらに細かいレベルで制御する必要があ
る。そのため、ベリファイが繰り返される可能性が高
く、ベリファイ回数の増加に伴い書き込み時間の長時間
化を招き、また、ベリファイ用回路が必要となることか
ら、回路規模の増大、複雑化を招き、動作制御も複雑化
する。また、そのしきい値の分布の幅も、０．５Ｖ程度
必要となることら、しきい値同士のレベルを離す必要が
あり、しきい値の全体の分布幅が広くなり、ゲート電圧
を昇圧する必要がある。
【０００７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、しきい値の制御が簡単にでき、
しきい値の分布幅も小さくでき、ひいては回路規模の増
大を招くことなく多値記憶を実現できる不揮発性半導体
記憶装置を提供することにある。
のであり、その目的は、しきい値の制御が簡単にでき、
しきい値の分布幅も小さくでき、ひいては回路規模の増
大を招くことなく多値記憶を実現できる不揮発性半導体
記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ゲート電圧に応じてしきい値を制御する
ことにより少なくとも３値を記憶可能な不揮発性半導体
記憶装置であって、ゲート絶縁膜が、半導体基板上に第
１の酸化膜、窒化膜、第２の酸化膜を順に積層した構造
を有し、絶縁膜の界面に電荷を蓄積するこによりデータ
の記憶を行う。
め、本発明は、ゲート電圧に応じてしきい値を制御する
ことにより少なくとも３値を記憶可能な不揮発性半導体
記憶装置であって、ゲート絶縁膜が、半導体基板上に第
１の酸化膜、窒化膜、第２の酸化膜を順に積層した構造
を有し、絶縁膜の界面に電荷を蓄積するこによりデータ
の記憶を行う。
【０００９】本発明によれば、ゲート絶縁膜が、半導体
基板上に第１の酸化膜、窒化膜、第２の酸化膜を順に積
層した構造を有する不揮発性半導体記憶装置において
は、書き込み後、消去後のしきい値のばらつきが小さ
く、その分布幅が小さい。こような特性を有する不揮発
性半導体記憶装置にあっては、たとえばゲート絶縁膜の
窒化膜へ電荷を蓄積するこにより多値データの記憶が行
われる。そして、書き込みおよび消去動作時のしきい値
電圧の制御は、ベリファイ動作を行うことなく、ゲート
への印加電圧を変化させることにより行われる。
基板上に第１の酸化膜、窒化膜、第２の酸化膜を順に積
層した構造を有する不揮発性半導体記憶装置において
は、書き込み後、消去後のしきい値のばらつきが小さ
く、その分布幅が小さい。こような特性を有する不揮発
性半導体記憶装置にあっては、たとえばゲート絶縁膜の
窒化膜へ電荷を蓄積するこにより多値データの記憶が行
われる。そして、書き込みおよび消去動作時のしきい値
電圧の制御は、ベリファイ動作を行うことなく、ゲート
への印加電圧を変化させることにより行われる。
【００１０】
【発明の実施の形態】図１は、本発明に係る不揮発性半
導体記憶装置であるＭＯＮＯＳ型不揮発性半導体多値記
憶装置の基本構造を示す断面図である。
導体記憶装置であるＭＯＮＯＳ型不揮発性半導体多値記
憶装置の基本構造を示す断面図である。
【００１１】このＭＯＮＯＳ型不揮発性半導体多値記憶
装置１０は、図１に示すように、半導体基板１１にソー
ス・ドレインとなる２つのｎ+ 拡散層１２ａ，１２ｂ、
ｎ-拡散層１３ａ，１３ｂが形成され、ｎ- 拡散層１３
ａ，１３ｂ間の基板上にゲート絶縁膜１４が形成され、
ゲート絶縁膜１４上にコントロールゲート１５が形成さ
れている。また、ゲート絶縁膜１４の両側にはサイドウ
ォール１６が形成され、ゲート絶縁膜１４、コントロー
ルゲート１５、サイドウォール１６を覆うように絶縁膜
１７が形成され、この絶縁膜１７に形成されたコンタク
トホール１８ａ，１８ｂを通してアルミニウム（Ａｌ）
からなる配線層１９ａ，１９ｂがｎ+ 拡散層１２ａ，１
２ｂに対して接続されている。
装置１０は、図１に示すように、半導体基板１１にソー
ス・ドレインとなる２つのｎ+ 拡散層１２ａ，１２ｂ、
ｎ-拡散層１３ａ，１３ｂが形成され、ｎ- 拡散層１３
ａ，１３ｂ間の基板上にゲート絶縁膜１４が形成され、
ゲート絶縁膜１４上にコントロールゲート１５が形成さ
れている。また、ゲート絶縁膜１４の両側にはサイドウ
ォール１６が形成され、ゲート絶縁膜１４、コントロー
ルゲート１５、サイドウォール１６を覆うように絶縁膜
１７が形成され、この絶縁膜１７に形成されたコンタク
トホール１８ａ，１８ｂを通してアルミニウム（Ａｌ）
からなる配線層１９ａ，１９ｂがｎ+ 拡散層１２ａ，１
２ｂに対して接続されている。
【００１２】ゲート絶縁膜１４は、ＳｉＯ2 からなる最
下層酸化膜（以下、トンネル酸化膜という）１４１、中
間層の窒化シリコン膜（ＳｉＮ）１４２およびＳｉＯ2
からなる最上層の酸化膜１４３により構成されている。
また、コントロールゲート１５は、ポリシリコン膜１５
１、およびたとえばタングステンシリサイド（ＷＳｉ）
膜等のシリサイド膜１５２により構成されている。
下層酸化膜（以下、トンネル酸化膜という）１４１、中
間層の窒化シリコン膜（ＳｉＮ）１４２およびＳｉＯ2
からなる最上層の酸化膜１４３により構成されている。
また、コントロールゲート１５は、ポリシリコン膜１５
１、およびたとえばタングステンシリサイド（ＷＳｉ）
膜等のシリサイド膜１５２により構成されている。
【００１３】このような構成を有するＭＯＮＯＳ型不揮
発性半導体多値記憶装置１０は、ゲート絶縁膜１４の窒
化シリコン膜１４２へ電荷を蓄積するこにより多値デー
タの記憶を行う。そして、書き込みおよび消去動作時の
しきい値電圧の制御（電荷蓄積量の制御）は、後述する
理由により、フローティングゲート型不揮発性半導体多
値記憶装置のようにベリファイ動作を行うことなく、コ
ントロールゲート１５への印加電圧を変化させることに
より行う。
発性半導体多値記憶装置１０は、ゲート絶縁膜１４の窒
化シリコン膜１４２へ電荷を蓄積するこにより多値デー
タの記憶を行う。そして、書き込みおよび消去動作時の
しきい値電圧の制御（電荷蓄積量の制御）は、後述する
理由により、フローティングゲート型不揮発性半導体多
値記憶装置のようにベリファイ動作を行うことなく、コ
ントロールゲート１５への印加電圧を変化させることに
より行う。
【００１４】書き込み時には、たとえば、図２に示すよ
うに、ゲート電圧を１ｍ秒において７Ｖ、８Ｖ、９Ｖに
設定することで、しきい値電圧Ｖthとしては、−１Ｖ，
−０．３Ｖ、０．５Ｖが得られる。また、その時のしき
い値電圧の分布幅としては、０．２Ｖ程度が得られる。
うに、ゲート電圧を１ｍ秒において７Ｖ、８Ｖ、９Ｖに
設定することで、しきい値電圧Ｖthとしては、−１Ｖ，
−０．３Ｖ、０．５Ｖが得られる。また、その時のしき
い値電圧の分布幅としては、０．２Ｖ程度が得られる。
【００１５】以下に、ＭＯＮＯＳ型不揮発性半導体多値
記憶装置１０のしきい値電圧Ｖthの分布について考察す
る 図３は、図１に示す構造を有するＭＯＮＯＳ型不揮発性
半導体多値記憶装置１０の３０個の単体トランジスタに
おいて、書き込み(Write) 後および消去(Erase) 後のし
きい値電圧Ｖthの収束性について評価を行った結果を示
す図である。
記憶装置１０のしきい値電圧Ｖthの分布について考察す
る 図３は、図１に示す構造を有するＭＯＮＯＳ型不揮発性
半導体多値記憶装置１０の３０個の単体トランジスタに
おいて、書き込み(Write) 後および消去(Erase) 後のし
きい値電圧Ｖthの収束性について評価を行った結果を示
す図である。
【００１６】この評価の結果、ＭＯＮＯＳ型不揮発性半
導体多値記憶装置１０のしきい値電圧Ｖthのばらつき
は、書き込み後０．１６Ｖ、消去後０．２９Ｖと、フロ
ーティングゲート型記憶装置に比べて大幅に小さいこと
が判明した。
導体多値記憶装置１０のしきい値電圧Ｖthのばらつき
は、書き込み後０．１６Ｖ、消去後０．２９Ｖと、フロ
ーティングゲート型記憶装置に比べて大幅に小さいこと
が判明した。
【００１７】この原因として、ＭＯＮＯＳ型装置に以下
の特性がある点が挙げられる。すなわち、 構造的にＭＯＮＯＳ型は、チャネル全面で書き込み
消去を行うが、リークパス等があっても、チャネル全体
には影響を及ぼさないこと、 ゲート絶縁膜１４の窒化シリコン膜（ＳｉＮ）１４
２中のトラップが、窒化シリコン膜１４２の化学量論組
成からのずれや、トップ酸化膜１４３と窒化シリコン膜
１４２との界面との不整合による、窒化シリコン膜１４
２のダングリングボンド(Dangling Bond) により形成さ
れているとすると、トラップ数が有限でばらつきが少な
いこと、 書き込み、または、消去による電荷が窒化シリコン
膜１４２中にトラップされるにつれ、トンネル酸化膜１
４１から注入される電流値とトップ酸化膜１４３から放
出される電流値が等しくなるような電界緩和効果がトン
ネル酸化膜１４１側であり、電界集中効果がトップ酸化
膜１４３側であり、トラップされる電荷はその電荷量で
安定すること、 を，ＭＯＮＯＳ型不揮発性半導体多値記憶装置１０のし
きい値電圧Ｖthのばらつきが、フローティングゲート型
記憶装置に比べて大幅に小さいという理由に挙げること
ができる。
の特性がある点が挙げられる。すなわち、 構造的にＭＯＮＯＳ型は、チャネル全面で書き込み
消去を行うが、リークパス等があっても、チャネル全体
には影響を及ぼさないこと、 ゲート絶縁膜１４の窒化シリコン膜（ＳｉＮ）１４
２中のトラップが、窒化シリコン膜１４２の化学量論組
成からのずれや、トップ酸化膜１４３と窒化シリコン膜
１４２との界面との不整合による、窒化シリコン膜１４
２のダングリングボンド(Dangling Bond) により形成さ
れているとすると、トラップ数が有限でばらつきが少な
いこと、 書き込み、または、消去による電荷が窒化シリコン
膜１４２中にトラップされるにつれ、トンネル酸化膜１
４１から注入される電流値とトップ酸化膜１４３から放
出される電流値が等しくなるような電界緩和効果がトン
ネル酸化膜１４１側であり、電界集中効果がトップ酸化
膜１４３側であり、トラップされる電荷はその電荷量で
安定すること、 を，ＭＯＮＯＳ型不揮発性半導体多値記憶装置１０のし
きい値電圧Ｖthのばらつきが、フローティングゲート型
記憶装置に比べて大幅に小さいという理由に挙げること
ができる。
【００１８】このようにＭＯＮＯＳ型不揮発性半導体多
値記憶装置１０は、書き込み、消去後のしきい値電圧Ｖ
thのばらつきが小さく、その分布幅が小さいことから、
狭いしきい値電圧Ｖthのウインドウ幅での安定した読み
出し動作を実現できる。そして、多値記憶を行う場合に
も、ベリファイのような複雑な制御を行うことなく、コ
ントロールゲート１５への印加電圧を変化させるとい
う、簡単な回路、簡単な操作のみで、多値記憶における
しきい値電圧Ｖthの制御が可能で、また、読み出し時の
ゲート電圧の昇圧が不要となる。
値記憶装置１０は、書き込み、消去後のしきい値電圧Ｖ
thのばらつきが小さく、その分布幅が小さいことから、
狭いしきい値電圧Ｖthのウインドウ幅での安定した読み
出し動作を実現できる。そして、多値記憶を行う場合に
も、ベリファイのような複雑な制御を行うことなく、コ
ントロールゲート１５への印加電圧を変化させるとい
う、簡単な回路、簡単な操作のみで、多値記憶における
しきい値電圧Ｖthの制御が可能で、また、読み出し時の
ゲート電圧の昇圧が不要となる。
【００１９】次に、図１のＭＯＮＯＳ型不揮発性半導体
多値記憶装置１０の製造方法について、図４および図５
を参照しながら説明する。
多値記憶装置１０の製造方法について、図４および図５
を参照しながら説明する。
【００２０】半導体基板１１に図示しない素子分離領域
を形成後、まず、図４（ａ）に示すように、半導体基板
１１上に、たとえばＮ2 希釈酸化法によりゲート絶縁膜
１４のトンネル酸化膜１４１となる厚さ約２ｎｍの酸化
膜（ＳｉＯ2 ）１４１ａを形成する。次に、図４（ｂ）
に示すように、酸化膜１４１ａ上にＳｉＮの低圧ＣＶＤ
法により窒化シリコン膜１４２となる厚さ１０ｎｍの窒
化膜１４２ａを形成する。次いで、図４（ｃ）に示すよ
うに、窒化膜１４２ａの表面を熱酸化処理、たとえばパ
イロジェニック酸化による、９５０°Ｃの温度下で５０
分間の熱酸化を行い、トップ酸化膜１４３となる厚さ４
ｎｍの酸化膜１４３ａを形成する。
を形成後、まず、図４（ａ）に示すように、半導体基板
１１上に、たとえばＮ2 希釈酸化法によりゲート絶縁膜
１４のトンネル酸化膜１４１となる厚さ約２ｎｍの酸化
膜（ＳｉＯ2 ）１４１ａを形成する。次に、図４（ｂ）
に示すように、酸化膜１４１ａ上にＳｉＮの低圧ＣＶＤ
法により窒化シリコン膜１４２となる厚さ１０ｎｍの窒
化膜１４２ａを形成する。次いで、図４（ｃ）に示すよ
うに、窒化膜１４２ａの表面を熱酸化処理、たとえばパ
イロジェニック酸化による、９５０°Ｃの温度下で５０
分間の熱酸化を行い、トップ酸化膜１４３となる厚さ４
ｎｍの酸化膜１４３ａを形成する。
【００２１】次に、図４（ｄ）に示すように、コントロ
ールゲート１５のポリシリコン膜１５１となるポリシリ
コン膜１５１ａを、ポリシリコンを用いて、たとえばＣ
ＶＤ法などにより形成する。ポリシリコン膜１５１ａの
膜厚は特に限定されないが、たとえば２００ｎｍ以下程
度に設定される。そして、図４（ｅ）に示すように、ポ
リシリコン膜１５１ａを成膜後、その表面にタングステ
ンシリサイド膜１５１ｂを、ＣＶＤ法などにより成膜す
る。
ールゲート１５のポリシリコン膜１５１となるポリシリ
コン膜１５１ａを、ポリシリコンを用いて、たとえばＣ
ＶＤ法などにより形成する。ポリシリコン膜１５１ａの
膜厚は特に限定されないが、たとえば２００ｎｍ以下程
度に設定される。そして、図４（ｅ）に示すように、ポ
リシリコン膜１５１ａを成膜後、その表面にタングステ
ンシリサイド膜１５１ｂを、ＣＶＤ法などにより成膜す
る。
【００２２】次に、ＲＩＥなどにより、シリサイド膜１
５２ａ、ポリシリコン膜１５１ａをエッチング加工する
とともに、酸化膜１４３ａ、窒化膜１４２ａ、酸化膜１
４１ａを加工して、図５（ａ）に示すような、所定パタ
ーンのコントロールゲート１５およびゲート絶縁膜１４
を得る。
５２ａ、ポリシリコン膜１５１ａをエッチング加工する
とともに、酸化膜１４３ａ、窒化膜１４２ａ、酸化膜１
４１ａを加工して、図５（ａ）に示すような、所定パタ
ーンのコントロールゲート１５およびゲート絶縁膜１４
を得る。
【００２３】次に、図５（ｂ）に示すように、まず、２
５ｋｅＶで４Ｅ１３ｃｍ2 のリン（Ｐ）、ヒ素（ＡＳ）
等のｎ型イオン（ｎ- ）を注入して、ｎ- 拡散層１３
ａ，１３ｂを形成する。そして、半導体基板表面にＣＶ
Ｄ法により酸化シリコン膜を成膜し、この酸化シリコン
膜に対して、異方性エッチング加工を行い、ゲート絶縁
膜１４の側部にサイドウォール１６ａ，１６ｂを形成す
る。
５ｋｅＶで４Ｅ１３ｃｍ2 のリン（Ｐ）、ヒ素（ＡＳ）
等のｎ型イオン（ｎ- ）を注入して、ｎ- 拡散層１３
ａ，１３ｂを形成する。そして、半導体基板表面にＣＶ
Ｄ法により酸化シリコン膜を成膜し、この酸化シリコン
膜に対して、異方性エッチング加工を行い、ゲート絶縁
膜１４の側部にサイドウォール１６ａ，１６ｂを形成す
る。
【００２４】その後、図５（ｃ）に示すように、半導体
基板表面に絶縁膜１７を形成した後、ｎ+ 拡散層１２
ａ，１２ｂ上にコンタクトホール１８ａ，１８ｂを形成
し、その後、２５ｋｅＶで４Ｅ１３ｃｍ2 のリン
（Ｐ）、ヒ素（ＡＳ）等のｎ型イオン（ｎ+ ）を注入し
て、ｎ+ 拡散層１２ａ，１２ｂを形成する。次いで、Ａ
ｌ配線１９ａ，１９ｂを形成することにより、図１の不
揮発性半導体多値記憶装置１０の製造が完了する。
基板表面に絶縁膜１７を形成した後、ｎ+ 拡散層１２
ａ，１２ｂ上にコンタクトホール１８ａ，１８ｂを形成
し、その後、２５ｋｅＶで４Ｅ１３ｃｍ2 のリン
（Ｐ）、ヒ素（ＡＳ）等のｎ型イオン（ｎ+ ）を注入し
て、ｎ+ 拡散層１２ａ，１２ｂを形成する。次いで、Ａ
ｌ配線１９ａ，１９ｂを形成することにより、図１の不
揮発性半導体多値記憶装置１０の製造が完了する。
【００２５】以上説明したように、本実施形態によれ
ば、不揮発性半導体多値記憶装置１０を、書き込み、消
去後のしきい値電圧Ｖthのばらつきが小さく、その分布
幅が小さいＭＯＮＯＳ型装置により構成したので、しき
い値の制御が簡単にでき、ひいては回路規模の増大を招
くことなく多値記憶を実現できる利点がある。
ば、不揮発性半導体多値記憶装置１０を、書き込み、消
去後のしきい値電圧Ｖthのばらつきが小さく、その分布
幅が小さいＭＯＮＯＳ型装置により構成したので、しき
い値の制御が簡単にでき、ひいては回路規模の増大を招
くことなく多値記憶を実現できる利点がある。
【００２６】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置によれば、しきい値の制御が簡単にで
き、しきい値の分布幅も小さくでき、ひいては回路規模
の増大を招くことなく多値記憶を実現できる。
半導体記憶装置によれば、しきい値の制御が簡単にで
き、しきい値の分布幅も小さくでき、ひいては回路規模
の増大を招くことなく多値記憶を実現できる。
【図１】本発明に係る不揮発性半導体記憶装置であるＭ
ＯＮＯＳ型不揮発性半導体多値記憶装置の基本構造を示
す断面図である。
ＯＮＯＳ型不揮発性半導体多値記憶装置の基本構造を示
す断面図である。
【図２】図１に示す構造を有するＭＯＮＯＳ型不揮発性
半導体多値記憶装置の書き込み時のゲート電圧としきい
値電圧との関係を説明するための図である。
半導体多値記憶装置の書き込み時のゲート電圧としきい
値電圧との関係を説明するための図である。
【図３】図１に示す構造を有するＭＯＮＯＳ型不揮発性
半導体多値記憶装置の３０個の単体トランジスタにおい
て、書き込み後および消去後のしきい値電圧の収束性に
ついて評価を行った結果を示す図である。
半導体多値記憶装置の３０個の単体トランジスタにおい
て、書き込み後および消去後のしきい値電圧の収束性に
ついて評価を行った結果を示す図である。
【図４】図１のＭＯＮＯＳ型不揮発性半導体多値記憶装
置の製造工程を説明するための図である。
置の製造工程を説明するための図である。
【図５】図１のＭＯＮＯＳ型不揮発性半導体多値記憶装
置の製造工程を説明するための図である。
置の製造工程を説明するための図である。
【図６】フローティングゲート型不揮発性半導体記憶装
置のしきい値電圧の収束性について評価を行った結果を
示す図である。
置のしきい値電圧の収束性について評価を行った結果を
示す図である。
１０…ＭＯＮＯＳ型不揮発性半導体多値記憶装置 １１…半導体基板 １２ａ，１２ｂ…ｎ+ 拡散層 １３ａ，１３ｂ…ｎ- 拡散層 １４…ゲート絶縁膜 １４１…最下層酸化膜（トンネル酸化膜） １４２…窒化シリコン膜 １４３…最上層酸化膜（トップ酸化膜） １５…コントロールゲート １５１…ポリシリコン膜 １５１…シリサイド膜 １６…サイドウォール １７…絶縁膜 １８ａ，１８ｂ…コンタクトホール １９ａ，１９ｂ…Ａｌ配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山岸 万千雄 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (1)
- 【請求項１】 ゲート電圧に応じてしきい値を制御する
ことにより少なくとも３値を記憶可能な不揮発性半導体
記憶装置であって、 ゲート絶縁膜が、半導体基板上に第１の酸化膜、窒化
膜、第２の酸化膜を順に積層した構造を有し、 絶縁膜の界面に電荷を蓄積するこによりデータの記憶を
行う不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7226806A JPH0974146A (ja) | 1995-09-04 | 1995-09-04 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7226806A JPH0974146A (ja) | 1995-09-04 | 1995-09-04 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0974146A true JPH0974146A (ja) | 1997-03-18 |
Family
ID=16850904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7226806A Pending JPH0974146A (ja) | 1995-09-04 | 1995-09-04 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0974146A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7951679B2 (en) | 2004-08-16 | 2011-05-31 | Panasonic Corporation | Method for fabricating semiconductor device |
| JP2014042198A (ja) * | 2012-08-23 | 2014-03-06 | Toshiba Corp | ミキサ回路 |
-
1995
- 1995-09-04 JP JP7226806A patent/JPH0974146A/ja active Pending
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