JPH0981403A - シーケンサの時分割入力回路の故障検出方式 - Google Patents
シーケンサの時分割入力回路の故障検出方式Info
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- JPH0981403A JPH0981403A JP7266435A JP26643595A JPH0981403A JP H0981403 A JPH0981403 A JP H0981403A JP 7266435 A JP7266435 A JP 7266435A JP 26643595 A JP26643595 A JP 26643595A JP H0981403 A JPH0981403 A JP H0981403A
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Abstract
(57)【要約】
【課題】 シーケンサの時分割入力回路において、時分
割制御する出力端子の短絡故障が生じたとき、該シーケ
ンサにより駆動される機械は誤作動を起こす。 【解決手段】 入力端子から入力装置を経た回路を論理
和した加算点を入力群毎に時分割制御した出力端子に接
続し、前記加算点を入力群毎に検出入力端子に接続し
て、前記出力端子の時分割された出力時点ではないとき
に前記時分割された出力時点の出力端子に接続された検
出入力端子以外の検出入力端子に相当する内部アドレス
信号がＯＮするかまたは、前記加算点を入力群毎に時分
割制御した出力端子と一の検出入力端子に接続し、出力
端子の時分割数を前記出力端子の数より少なくとも一多
くして、前記出力端子に対応しない時分割の出力時点に
検出入力端子に相当する内部アドレス信号がＯＮするこ
とによって出力端子の短絡故障を検出する。
割制御する出力端子の短絡故障が生じたとき、該シーケ
ンサにより駆動される機械は誤作動を起こす。 【解決手段】 入力端子から入力装置を経た回路を論理
和した加算点を入力群毎に時分割制御した出力端子に接
続し、前記加算点を入力群毎に検出入力端子に接続し
て、前記出力端子の時分割された出力時点ではないとき
に前記時分割された出力時点の出力端子に接続された検
出入力端子以外の検出入力端子に相当する内部アドレス
信号がＯＮするかまたは、前記加算点を入力群毎に時分
割制御した出力端子と一の検出入力端子に接続し、出力
端子の時分割数を前記出力端子の数より少なくとも一多
くして、前記出力端子に対応しない時分割の出力時点に
検出入力端子に相当する内部アドレス信号がＯＮするこ
とによって出力端子の短絡故障を検出する。
Description
【０００１】
【発明の属する技術分野】射出成形機を含む産業機械等
に広く用いられているＰＬＣ（プログラマブルロジック
コントローラ）所謂シーケンサを応用するに際し、入力
端子の数を節約する時分割入力回路の出力端子用トラン
ジスタが短絡故障した場合の検出方式に関する。
に広く用いられているＰＬＣ（プログラマブルロジック
コントローラ）所謂シーケンサを応用するに際し、入力
端子の数を節約する時分割入力回路の出力端子用トラン
ジスタが短絡故障した場合の検出方式に関する。
【０００２】
【従来の技術】従来の時分割入力回路は、図１に示す第
一の実施例においては入力端子２のうちＩＮ６、ＩＮ
７、ＩＮ８の検出入力端子を除いた回路により構成さ
れ、図２に示す第二の実施例においては入力端子２のう
ちＩＮ８の検出入力端子を除いた回路により構成されて
いる。図５は前記従来の時分割入力回路における信号の
タイムチャートであり、入力装置からの入力信号と内部
アドレス信号との関係を示す。図６は前記内部アドレス
信号を生成するためのシーケンサのラダープログラムで
ある。
一の実施例においては入力端子２のうちＩＮ６、ＩＮ
７、ＩＮ８の検出入力端子を除いた回路により構成さ
れ、図２に示す第二の実施例においては入力端子２のう
ちＩＮ８の検出入力端子を除いた回路により構成されて
いる。図５は前記従来の時分割入力回路における信号の
タイムチャートであり、入力装置からの入力信号と内部
アドレス信号との関係を示す。図６は前記内部アドレス
信号を生成するためのシーケンサのラダープログラムで
ある。
【０００３】図１あるいは図２において、１はシーケン
サの一部である入出力装置であり、２の入力端子と３の
出力端子を備える。入出力端子は通常八単位で増減可能
に構成している。入力端子には８、９、１０で示す入力
群が多重入力されており、本例では各入力端子には三回
路の入力装置５の入力線４が一の入力端子２に接続して
いる。入力端子は＋２４Ｖの電位を有しており、該電位
が入力装置２と出力端子３を経由して接地され０Ｖにな
ることによって入力信号が生成され、図示しないＣＰＵ
に取り込んで処理する。入力装置５は電気接点を有する
押釦スイッチ、セレクタスイッチ、リミットスイッチな
どからなり、手動あるいはアクチュエータにより操作さ
れるものである。
サの一部である入出力装置であり、２の入力端子と３の
出力端子を備える。入出力端子は通常八単位で増減可能
に構成している。入力端子には８、９、１０で示す入力
群が多重入力されており、本例では各入力端子には三回
路の入力装置５の入力線４が一の入力端子２に接続して
いる。入力端子は＋２４Ｖの電位を有しており、該電位
が入力装置２と出力端子３を経由して接地され０Ｖにな
ることによって入力信号が生成され、図示しないＣＰＵ
に取り込んで処理する。入力装置５は電気接点を有する
押釦スイッチ、セレクタスイッチ、リミットスイッチな
どからなり、手動あるいはアクチュエータにより操作さ
れるものである。
【０００４】６はダイオードであり、各入力装置５から
の信号を論理和で入力群毎に加算するための回路を構成
するため、ダイオード６の陰極側は論理和の加算点７と
して纏めている。各入力群毎の該加算点７はそれぞれ出
力端子３に接続している。出力端子３は、アクチュエー
タ用の電磁弁、モータ、あるいはリレー等を駆動した
り、ランプを点灯させるための回路を有し、トランジス
タのオープンコレクタ回路より成っている。該出力端子
３の一部であるＯＵＴ１、ＯＵＴ２及びＯＵＴ３は図示
しないＣＰＵのプログラムによって図５に示すＯＵＴ
１、ＯＵＴ２及びＯＵＴ３信号のように時分割駆動さ
れ、入力群の加算点７を順次零電位に落とすようにする
のである。
の信号を論理和で入力群毎に加算するための回路を構成
するため、ダイオード６の陰極側は論理和の加算点７と
して纏めている。各入力群毎の該加算点７はそれぞれ出
力端子３に接続している。出力端子３は、アクチュエー
タ用の電磁弁、モータ、あるいはリレー等を駆動した
り、ランプを点灯させるための回路を有し、トランジス
タのオープンコレクタ回路より成っている。該出力端子
３の一部であるＯＵＴ１、ＯＵＴ２及びＯＵＴ３は図示
しないＣＰＵのプログラムによって図５に示すＯＵＴ
１、ＯＵＴ２及びＯＵＴ３信号のように時分割駆動さ
れ、入力群の加算点７を順次零電位に落とすようにする
のである。
【０００５】次に、図５に示す信号のタイムチャートに
おいて時分割入力回路の作動を説明する。信号Ａ１は入
力装置５の１つであるＡ１の接点が閉じたときを示す。
ＯＵＴ１、ＯＵＴ２ およびＯＵＴ３は出力端子３の時
分割信号であり、信号ＩＮ１は入力端子２のうちのＩＮ
１における入力信号を示す。つまり、ＩＮ１は上記説明
した時分割入力回路より明らかなように、入力装置Ａ１
がＯＮしていてＯＵＴ１の時分割信号もＯＮのときだけ
入力信号となるのである。信号ＩＮ１の立ち上がりがＯ
ＵＴ１の立ち上がりより僅か遅れているのは、入力端子
に接続された入力回路にノイズ除去・波型整形回路を備
えており信号が遅延するためである。
おいて時分割入力回路の作動を説明する。信号Ａ１は入
力装置５の１つであるＡ１の接点が閉じたときを示す。
ＯＵＴ１、ＯＵＴ２ およびＯＵＴ３は出力端子３の時
分割信号であり、信号ＩＮ１は入力端子２のうちのＩＮ
１における入力信号を示す。つまり、ＩＮ１は上記説明
した時分割入力回路より明らかなように、入力装置Ａ１
がＯＮしていてＯＵＴ１の時分割信号もＯＮのときだけ
入力信号となるのである。信号ＩＮ１の立ち上がりがＯ
ＵＴ１の立ち上がりより僅か遅れているのは、入力端子
に接続された入力回路にノイズ除去・波型整形回路を備
えており信号が遅延するためである。
【０００６】内部アドレス信号ａ１は、図６に示すラダ
ーシーケンスにより生成される。信号ａ１は入力装置Ａ
１に対応し、シーケンサ内部でのシーケンス処理に利用
出来る信号である。信号ＯＵＴ１（１３）がＯＮとなる
とタイマＴ１（１４）が計数開始し、入力装置Ａ１がＯ
ＮとなりＩＮ１がＯＮのとき（１６、１８）タイマＴ１
が計数完了する（１５）と、内部リレーａ１（２０）が
自己保持（１７）することにより信号ａ１が生成され
る。信号ＯＵＴ１の時分割時点が過ぎ、タイマＴ１がリ
セットし、その出力接点１５および信号ＩＮ１（１６、
１８）がＯＦＦとなっても、タイマＴ１の出力接点１９
が復帰してＯＮとなるため内部リレー２０の自己保持は
継続する。内部リレー２０の自己保持が解除されるの
は、入力装置Ａ１がＯＦＦとなり、信号ＯＵＴ１の時分
割時点に信号ＩＮ１がＯＦＦで、タイマＴ１の計数完了
時にその出力接点１９がＯＦＦとなったときである。入
力群８の他の入力装置あるいは他の入力群の入力装置に
ついての内部リレー回路もそれぞれの入力群、入力装
置、タイマ、内部リレーの符号が異なるのみでラダーシ
ーケンスは図６のものと同様である。なを、タイマＴ１
の目的は上記の入力端子における遅延時間を避けて、確
実に内部リレーのセットが出来るようにするためであ
る。
ーシーケンスにより生成される。信号ａ１は入力装置Ａ
１に対応し、シーケンサ内部でのシーケンス処理に利用
出来る信号である。信号ＯＵＴ１（１３）がＯＮとなる
とタイマＴ１（１４）が計数開始し、入力装置Ａ１がＯ
ＮとなりＩＮ１がＯＮのとき（１６、１８）タイマＴ１
が計数完了する（１５）と、内部リレーａ１（２０）が
自己保持（１７）することにより信号ａ１が生成され
る。信号ＯＵＴ１の時分割時点が過ぎ、タイマＴ１がリ
セットし、その出力接点１５および信号ＩＮ１（１６、
１８）がＯＦＦとなっても、タイマＴ１の出力接点１９
が復帰してＯＮとなるため内部リレー２０の自己保持は
継続する。内部リレー２０の自己保持が解除されるの
は、入力装置Ａ１がＯＦＦとなり、信号ＯＵＴ１の時分
割時点に信号ＩＮ１がＯＦＦで、タイマＴ１の計数完了
時にその出力接点１９がＯＦＦとなったときである。入
力群８の他の入力装置あるいは他の入力群の入力装置に
ついての内部リレー回路もそれぞれの入力群、入力装
置、タイマ、内部リレーの符号が異なるのみでラダーシ
ーケンスは図６のものと同様である。なを、タイマＴ１
の目的は上記の入力端子における遅延時間を避けて、確
実に内部リレーのセットが出来るようにするためであ
る。
【０００７】
【発明が解決しようとする課題】シーケンサの時分割入
力回路は上記のように入力群を多重入力して構成してい
るので、入力端子を大幅に節約出来る反面次のような問
題点がある。時分割制御する出力端子に繋がる加算点７
及び複数の入力装置はシーケンサから隔離して配線接続
されるので、他の電位部と混触する機会が多く、混触す
ればオープンコレクタ接続である出力端子のトランジス
タには過大な電流が流れ、該トランジスタを焼損させ、
該出力端子を短絡させる可能性が高い。係る状況では、
加算点７が常時零電位になり、多重入力された入力線に
繋がる入力装置が分別不可能となり、誤った入力装置の
信号が取り込まれ機械が誤作動する。
力回路は上記のように入力群を多重入力して構成してい
るので、入力端子を大幅に節約出来る反面次のような問
題点がある。時分割制御する出力端子に繋がる加算点７
及び複数の入力装置はシーケンサから隔離して配線接続
されるので、他の電位部と混触する機会が多く、混触す
ればオープンコレクタ接続である出力端子のトランジス
タには過大な電流が流れ、該トランジスタを焼損させ、
該出力端子を短絡させる可能性が高い。係る状況では、
加算点７が常時零電位になり、多重入力された入力線に
繋がる入力装置が分別不可能となり、誤った入力装置の
信号が取り込まれ機械が誤作動する。
【０００８】
【課題を解決するための手段】そこで、入力群毎に多重
入力する複数の入力端子を設け、該入力端子から入力装
置を経由した回路を論理和で加算した加算点を入力群毎
に時分割制御した出力端子に接続すると共に、前記加算
点をそれぞれ別の検出入力端子に接続して、前記出力端
子の時分割された出力時点ではないときに前記時分割さ
れた出力時点の出力端子に接続された検出入力端子以外
の検出入力端子に相当する内部アドレス信号が立ち上が
ることによって出力端子の短絡故障を検出するかまた
は、入力群毎に多重入力する複数の入力端子を設け、該
入力端子から入力装置を経由した回路を論理和で加算し
た加算点を入力群毎に時分割制御した出力端子に接続す
ると共に、前記加算点を一の検出入力端子に接続し、出
力端子の時分割数を前記出力端子の数より少なくとも一
多くして、前記出力端子に対応しない時分割の出力時点
に前記検出入力端子に相当する内部アドレス信号が立ち
上がることによって出力端子の短絡故障を検出するよう
にしたのである。
入力する複数の入力端子を設け、該入力端子から入力装
置を経由した回路を論理和で加算した加算点を入力群毎
に時分割制御した出力端子に接続すると共に、前記加算
点をそれぞれ別の検出入力端子に接続して、前記出力端
子の時分割された出力時点ではないときに前記時分割さ
れた出力時点の出力端子に接続された検出入力端子以外
の検出入力端子に相当する内部アドレス信号が立ち上が
ることによって出力端子の短絡故障を検出するかまた
は、入力群毎に多重入力する複数の入力端子を設け、該
入力端子から入力装置を経由した回路を論理和で加算し
た加算点を入力群毎に時分割制御した出力端子に接続す
ると共に、前記加算点を一の検出入力端子に接続し、出
力端子の時分割数を前記出力端子の数より少なくとも一
多くして、前記出力端子に対応しない時分割の出力時点
に前記検出入力端子に相当する内部アドレス信号が立ち
上がることによって出力端子の短絡故障を検出するよう
にしたのである。
【０００９】
【発明の実施の形態】図１及び図２は一実施例を示す回
路図であり、図３及び図４はそれぞれ回路図１及び回路
図２における信号の状態を示す信号図である。
路図であり、図３及び図４はそれぞれ回路図１及び回路
図２における信号の状態を示す信号図である。
【００１０】
【実施例】図１及び図３に基ずいて第一の実施例につい
て説明する。従来の技術で説明したように、時分割入力
回路は入力端子２のＩＮ１〜ＩＮ５と出力端子３のＯＵ
Ｔ１〜ＯＵＴ３及びそれらの間の回路により構成されて
いる。第一の入力群８の加算点７は出力端子ＯＵＴ１に
接続すると共に、入力端子の一部である検出入力端子Ｉ
Ｎ６にも接続する。同様に、第二の入力群９の加算点１
１は出力端子ＯＵＴ２に接続すると共に、入力端子の一
部である検出入力端子ＩＮ７にも接続する。さらに、第
三の入力群１０の加算点１２は出力端子ＯＵＴ３に接続
すると共に、入力端子の一部である検出入力端子ＩＮ８
にも接続する。
て説明する。従来の技術で説明したように、時分割入力
回路は入力端子２のＩＮ１〜ＩＮ５と出力端子３のＯＵ
Ｔ１〜ＯＵＴ３及びそれらの間の回路により構成されて
いる。第一の入力群８の加算点７は出力端子ＯＵＴ１に
接続すると共に、入力端子の一部である検出入力端子Ｉ
Ｎ６にも接続する。同様に、第二の入力群９の加算点１
１は出力端子ＯＵＴ２に接続すると共に、入力端子の一
部である検出入力端子ＩＮ７にも接続する。さらに、第
三の入力群１０の加算点１２は出力端子ＯＵＴ３に接続
すると共に、入力端子の一部である検出入力端子ＩＮ８
にも接続する。
【００１１】図３の信号のタイムチャートにより第一の
実施例の作動を説明する。信号ＯＵＴ１は時分割した第
一の出力端子において短絡故障を起こした場合の信号を
示し、ハッチング部分が故障によるものである。信号Ｏ
ＵＴ２及びＯＵＴ３はそれぞれ正常時の時分割した第二
及び第三の出力端子の信号である。ＩＮ６は入力端子Ｉ
Ｎ６の入力信号であって、ＯＵＴ１が短絡故障している
ため常時零電位であり、従ってＩＮ６は常時ＯＮの信号
となる。信号ａ６は入力群８の入力端子ＩＮ６に対応す
る内部アドレス信号であり、信号ｂ６は入力群９の入力
端子ＩＮ６に対応する内部アドレス信号であり、信号ｃ
６は入力群１０の入力端子ＩＮ６に対応する内部アドレ
ス信号である。信号ａ６、ｂ６およびｃ６はいずれも図
６に示した入力群８の入力端子ＩＮ１のためのラダーシ
ーケンスを規範としたラダーシーケンスにより生成す
る。信号ａ６は、信号ＯＵＴ１が常時ＯＮであるから信
号ＩＮ６もＯＮであり、信号ＯＵＴ１のＯＮ後図示しな
いタイマの所定時間後立ち上がる。信号ｂ６は、正常時
ＯＵＴ１が短絡故障していなければＯＮしないのである
が、第一の出力端子において短絡故障を起こし信号ＯＵ
Ｔ１延いては信号ＩＮ６が常時ＯＮとなるため、信号Ｏ
ＵＴ２のＯＮ後図示しないタイマの計時完了時にＯＮと
なる。信号ｃ６についても同様にＯＮとなる。したがっ
て、出力端子ＯＵＴ１の短絡故障は内部アドレスの信号
ｂ６またはｃ６がＯＮすることによって検出出来るので
ある。
実施例の作動を説明する。信号ＯＵＴ１は時分割した第
一の出力端子において短絡故障を起こした場合の信号を
示し、ハッチング部分が故障によるものである。信号Ｏ
ＵＴ２及びＯＵＴ３はそれぞれ正常時の時分割した第二
及び第三の出力端子の信号である。ＩＮ６は入力端子Ｉ
Ｎ６の入力信号であって、ＯＵＴ１が短絡故障している
ため常時零電位であり、従ってＩＮ６は常時ＯＮの信号
となる。信号ａ６は入力群８の入力端子ＩＮ６に対応す
る内部アドレス信号であり、信号ｂ６は入力群９の入力
端子ＩＮ６に対応する内部アドレス信号であり、信号ｃ
６は入力群１０の入力端子ＩＮ６に対応する内部アドレ
ス信号である。信号ａ６、ｂ６およびｃ６はいずれも図
６に示した入力群８の入力端子ＩＮ１のためのラダーシ
ーケンスを規範としたラダーシーケンスにより生成す
る。信号ａ６は、信号ＯＵＴ１が常時ＯＮであるから信
号ＩＮ６もＯＮであり、信号ＯＵＴ１のＯＮ後図示しな
いタイマの所定時間後立ち上がる。信号ｂ６は、正常時
ＯＵＴ１が短絡故障していなければＯＮしないのである
が、第一の出力端子において短絡故障を起こし信号ＯＵ
Ｔ１延いては信号ＩＮ６が常時ＯＮとなるため、信号Ｏ
ＵＴ２のＯＮ後図示しないタイマの計時完了時にＯＮと
なる。信号ｃ６についても同様にＯＮとなる。したがっ
て、出力端子ＯＵＴ１の短絡故障は内部アドレスの信号
ｂ６またはｃ６がＯＮすることによって検出出来るので
ある。
【００１２】また同様に、出力端子ＯＵＴ２の短絡故障
については一々図示し説明しないが内部アドレスの信号
ａ７またはｃ７がＯＮすることによって検出出来るので
ある。さらに、出力端子ＯＵＴ３の短絡故障についても
一々図示し説明しないが内部アドレスの信号ａ８または
ｂ８がＯＮすることによって検出出来るのである。上記
の信号ｂ６、ｃ６、ａ７、ｃ７、ａ８、またはｂ８いず
れかがＯＮすれば該信号によって警報を発したり機械の
作動を停止せしめ、機械の誤動作による種々の障害を回
避出来るのである。
については一々図示し説明しないが内部アドレスの信号
ａ７またはｃ７がＯＮすることによって検出出来るので
ある。さらに、出力端子ＯＵＴ３の短絡故障についても
一々図示し説明しないが内部アドレスの信号ａ８または
ｂ８がＯＮすることによって検出出来るのである。上記
の信号ｂ６、ｃ６、ａ７、ｃ７、ａ８、またはｂ８いず
れかがＯＮすれば該信号によって警報を発したり機械の
作動を停止せしめ、機械の誤動作による種々の障害を回
避出来るのである。
【００１３】次に、図２及び図４に基ずいて第二の実施
例について説明する。従来の技術で説明したように、時
分割入力回路は入力端子２のＩＮ１〜ＩＮ７と出力端子
３のＯＵＴ１〜ＯＵＴ３及びそれらの間の回路により構
成されている。第一の入力群８の加算点７は出力端子Ｏ
ＵＴ１に接続すると共に、ダイオードを通じて入力端子
の一部である検出入力端子ＩＮ８にも接続する。同様
に、第二の入力群９の加算点１１は出力端子ＯＵＴ２に
接続すると共に、ダイオードを通じて検出入力端子ＩＮ
８にも多重接続する。さらに、第三の入力群１０の加算
点１２は出力端子ＯＵＴ３に接続すると共に、ダイオー
ドを通じて検出入力端子ＩＮ８にも多重接続する。
例について説明する。従来の技術で説明したように、時
分割入力回路は入力端子２のＩＮ１〜ＩＮ７と出力端子
３のＯＵＴ１〜ＯＵＴ３及びそれらの間の回路により構
成されている。第一の入力群８の加算点７は出力端子Ｏ
ＵＴ１に接続すると共に、ダイオードを通じて入力端子
の一部である検出入力端子ＩＮ８にも接続する。同様
に、第二の入力群９の加算点１１は出力端子ＯＵＴ２に
接続すると共に、ダイオードを通じて検出入力端子ＩＮ
８にも多重接続する。さらに、第三の入力群１０の加算
点１２は出力端子ＯＵＴ３に接続すると共に、ダイオー
ドを通じて検出入力端子ＩＮ８にも多重接続する。
【００１４】図４の信号のタイムチャートにより第二の
実施例の作動を説明する。信号ＯＵＴ１は時分割した第
一の出力端子において短絡故障を起こした場合の信号を
示し、ハッチング部分が故障によるものである。信号Ｏ
ＵＴ２及びＯＵＴ３はそれぞれ正常時の時分割した第二
及び第三の出力端子の信号である。信号ＯＵＴ４は実際
には存在しない第四の出力端子の信号であり、第二実施
例ではシーケンサ内部で図示しないＣＰＵのプログラム
によってＯＵＴ４も含めた４分割の時分割制御を行って
おり、信号ＯＵＴ４も当然シーケンサのラダープログラ
ムに取り込めるのである。なを、ＯＵＴ４のような仮想
の時分割時点は複数設けても構わない。ＩＮ８は入力端
子ＩＮ８の入力信号であって、ＯＵＴ１が短絡故障して
いるため入力端子ＩＮ８は常時零電位であり、従って信
号ＩＮ８は常時ＯＮの状態となる。なを、信号ＩＮ８は
図２より明らかなように、出力端子３のいずれが短絡故
障しても入力端子ＩＮ８は零電位となり、信号ＩＮ８が
ＯＮとなるのである。信号ｄ８は、入力群の存在しない
仮想の時分割の出力時点であるＯＵＴ４がＯＮの時に信
号ＩＮ８がＯＮであれば自己保持するリレーｄ８（図示
せず）によって得られる出力端子の短絡故障検出信号で
ある。信号ｄ８がＯＮすれば該信号によって警報を発し
たり機械の作動を停止せしめ、機械の誤動作による種々
の障害を回避出来るのである。
実施例の作動を説明する。信号ＯＵＴ１は時分割した第
一の出力端子において短絡故障を起こした場合の信号を
示し、ハッチング部分が故障によるものである。信号Ｏ
ＵＴ２及びＯＵＴ３はそれぞれ正常時の時分割した第二
及び第三の出力端子の信号である。信号ＯＵＴ４は実際
には存在しない第四の出力端子の信号であり、第二実施
例ではシーケンサ内部で図示しないＣＰＵのプログラム
によってＯＵＴ４も含めた４分割の時分割制御を行って
おり、信号ＯＵＴ４も当然シーケンサのラダープログラ
ムに取り込めるのである。なを、ＯＵＴ４のような仮想
の時分割時点は複数設けても構わない。ＩＮ８は入力端
子ＩＮ８の入力信号であって、ＯＵＴ１が短絡故障して
いるため入力端子ＩＮ８は常時零電位であり、従って信
号ＩＮ８は常時ＯＮの状態となる。なを、信号ＩＮ８は
図２より明らかなように、出力端子３のいずれが短絡故
障しても入力端子ＩＮ８は零電位となり、信号ＩＮ８が
ＯＮとなるのである。信号ｄ８は、入力群の存在しない
仮想の時分割の出力時点であるＯＵＴ４がＯＮの時に信
号ＩＮ８がＯＮであれば自己保持するリレーｄ８（図示
せず）によって得られる出力端子の短絡故障検出信号で
ある。信号ｄ８がＯＮすれば該信号によって警報を発し
たり機械の作動を停止せしめ、機械の誤動作による種々
の障害を回避出来るのである。
【００１５】上記第二の実施例は、一の検出入力端子の
みですべての出力端子の短絡故障を検出可能であるのに
対し、第一の実施例においては入力群と同数の検出入力
端子が必要となると共に、検出のためのラダーシーケン
スがより多く必要とされる。但し、第二の実施例におい
ては、出力端子の時分割数を実際の出力端子数より多く
するので、時分割の周期が長くなる。実施例では該周期
は１００ｍｓ以下としている。該周期が１００ｍｓを越
すと、例えば入力装置に押釦スイッチを採用して手動操
作する場合、遅れ時間によって操作感覚上違和感が生じ
ると共に、作動上危険な状況も起こりうる。
みですべての出力端子の短絡故障を検出可能であるのに
対し、第一の実施例においては入力群と同数の検出入力
端子が必要となると共に、検出のためのラダーシーケン
スがより多く必要とされる。但し、第二の実施例におい
ては、出力端子の時分割数を実際の出力端子数より多く
するので、時分割の周期が長くなる。実施例では該周期
は１００ｍｓ以下としている。該周期が１００ｍｓを越
すと、例えば入力装置に押釦スイッチを採用して手動操
作する場合、遅れ時間によって操作感覚上違和感が生じ
ると共に、作動上危険な状況も起こりうる。
【００１６】
【発明の効果】上記のように、シーケンサの時分割入力
回路における出力端子の短絡故障を僅かな入力端子の使
用により速やかに検出出来るので、機械の作動上の安全
を確保出来る。
回路における出力端子の短絡故障を僅かな入力端子の使
用により速やかに検出出来るので、機械の作動上の安全
を確保出来る。
【図１】本願の第一の実施例であるシーケンサの時分割
入力回路を示す回路図である。
入力回路を示す回路図である。
【図２】本願の第二の実施例であるシーケンサの時分割
入力回路を示す回路図である。
入力回路を示す回路図である。
【図３】第一の実施例における主な信号の時間経過に対
する変化を示すタイムチャートである。
する変化を示すタイムチャートである。
【図４】第二の実施例における主な信号の時間経過に対
する変化を示すタイムチャートである。
する変化を示すタイムチャートである。
１ ・・・・・・・・ シーケンサ ２ ・・・・・・・・ 入力端子 ３ ・・・・・・・・ 出力端子 ４ ・・・・・・・・ 入力線 ５ ・・・・・・・・ 入力装置 ６ ・・・・・・・・ ダイオード ７、１１、１２ ・・ 加算点 ８、９、１０ ・・・ 入力群
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年１２月２２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】追加
【補正内容】
【図面の簡単な説明】
【図１】本願の第一の実施例であるシーケンサの時分割
入力回路を示す回路図である。
入力回路を示す回路図である。
【図２】本願の第二の実施例であるシーケンサの時分割
入力回路を示す回路図である。
入力回路を示す回路図である。
【図３】第一の実施例における主な信号の時間経過に対
する変化を示すタイムチャートである。
する変化を示すタイムチャートである。
【図４】第二の実施例における主な信号の時間経過に対
する変化を示すタイムチャートである。
する変化を示すタイムチャートである。
【図５】従来の時分割入力回路における主な信号のタイ
ムチャートである。
ムチャートである。
【図６】図５における時分割入力回路のタイムチャート
において内部アドレス信号を生成するためのシーケンサ
のシーケンスラダー図である。
において内部アドレス信号を生成するためのシーケンサ
のシーケンスラダー図である。
【符号の説明】 １ ・・・・・・・・ シーケンサ ２ ・・・・・・・・ 入力端子 ３ ・・・・・・・・ 出力端子 ４ ・・・・・・・・ 入力線 ５ ・・・・・・・・ 入力装置 ６ ・・・・・・・・ ダイオード ７、１１、１２ ・・ 加算点 ８、９、１０ ・・・ 入力群
Claims (2)
- 【請求項１】 シーケンサの時分割入力回路において、 入力群毎に多重入力する複数の入力端子を設け、該入力
端子から入力装置を経由した回路を論理和で加算した加
算点を入力群毎に時分割制御した出力端子に接続すると
共に、前記加算点をそれぞれ別の検出入力端子に接続し
て、前記出力端子の時分割された出力時点ではないとき
に前記時分割された出力時点の出力端子に接続された検
出入力端子以外の検出入力端子に相当する内部アドレス
信号が立ち上がることによって出力端子の短絡故障を検
出するシーケンサの時分割入力回路の故障検出方式。 - 【請求項２】 シーケンサの時分割入力回路において、 入力群毎に多重入力する複数の入力端子を設け、該入力
端子から入力装置を経由した回路を論理和で加算した加
算点を入力群毎に時分割制御した出力端子に接続すると
共に、前記加算点を一の検出入力端子に接続し、出力端
子の時分割数を前記出力端子の数より少なくとも一多く
して、前記出力端子に対応しない時分割の出力時点に前
記検出入力端子に相当する内部アドレス信号が立ち上が
ることによって出力端子の短絡故障を検出するシーケン
サの時分割入力回路の故障検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7266435A JP3029240B2 (ja) | 1995-09-19 | 1995-09-19 | シーケンサの時分割入力回路の故障検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7266435A JP3029240B2 (ja) | 1995-09-19 | 1995-09-19 | シーケンサの時分割入力回路の故障検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0981403A true JPH0981403A (ja) | 1997-03-28 |
| JP3029240B2 JP3029240B2 (ja) | 2000-04-04 |
Family
ID=17430902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7266435A Expired - Fee Related JP3029240B2 (ja) | 1995-09-19 | 1995-09-19 | シーケンサの時分割入力回路の故障検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3029240B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102253300A (zh) * | 2011-04-18 | 2011-11-23 | 宁夏巨能机器人系统有限公司 | 数控机床电气柜检测仪 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3124202U (ja) | 2006-05-29 | 2006-08-10 | 臣夫 堀内 | 液体燃料の改質装置 |
-
1995
- 1995-09-19 JP JP7266435A patent/JP3029240B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102253300A (zh) * | 2011-04-18 | 2011-11-23 | 宁夏巨能机器人系统有限公司 | 数控机床电气柜检测仪 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3029240B2 (ja) | 2000-04-04 |
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