JPH0981505A - コンピュータシステム - Google Patents
コンピュータシステムInfo
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- JPH0981505A JPH0981505A JP7231618A JP23161895A JPH0981505A JP H0981505 A JPH0981505 A JP H0981505A JP 7231618 A JP7231618 A JP 7231618A JP 23161895 A JP23161895 A JP 23161895A JP H0981505 A JPH0981505 A JP H0981505A
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- JP
- Japan
- Prior art keywords
- pci
- bus
- pci bus
- transaction
- bridge
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】トランザクションの伝搬遅延を原因とするマス
タアボートの誤発生を防止しできるようにして、ＰＣＩ
システムの信頼性の向上を図る。 【解決手段】内部ＰＣＩバス２と外部ＰＣＩバス３を繋
ぐＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０内には、外部
ＰＣＩバス３上に定義されたデバイスセレクト信号線
（ＤＥＶＳＥＬ＃）を疑似的にアクティブにする機構が
設けられている。この機構は、トランザクションによっ
てアドレス指定された内部ＰＣＩバス２上のＰＣＩデバ
イスからの応答を待たずに、自動的にデバイスセレクト
信号線（ＤＥＶＳＥＬ＃）をアクティブにする。したが
って、外部ＰＣＩバス３上のバスマスタに対する応答タ
イミングを早められるようになり、ブリッジ装置２０の
トランザクションの伝搬遅延に起因するマスタアボート
の誤発生を防止することができる。
タアボートの誤発生を防止しできるようにして、ＰＣＩ
システムの信頼性の向上を図る。 【解決手段】内部ＰＣＩバス２と外部ＰＣＩバス３を繋
ぐＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０内には、外部
ＰＣＩバス３上に定義されたデバイスセレクト信号線
（ＤＥＶＳＥＬ＃）を疑似的にアクティブにする機構が
設けられている。この機構は、トランザクションによっ
てアドレス指定された内部ＰＣＩバス２上のＰＣＩデバ
イスからの応答を待たずに、自動的にデバイスセレクト
信号線（ＤＥＶＳＥＬ＃）をアクティブにする。したが
って、外部ＰＣＩバス３上のバスマスタに対する応答タ
イミングを早められるようになり、ブリッジ装置２０の
トランザクションの伝搬遅延に起因するマスタアボート
の誤発生を防止することができる。
Description
【０００１】
【発明の属する技術分野】この発明はコンピュータシス
テムに関し、特に２つのＰＣＩバス間を繋ぐブリッジ装
置を有するコンピュータシステムに関する。
テムに関し、特に２つのＰＣＩバス間を繋ぐブリッジ装
置を有するコンピュータシステムに関する。
【０００２】
【従来の技術】従来、パーソナルコンピュータに使用さ
れるシステムバスとしては、ＩＳＡ（Ｉｎｄｕｓｔｒｙ
Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ）バス
やＥＩＳＡ（Ｅｘｔｅｎｄｅｄ ＩＳＡ）バスが主流で
あった。最近では、データ転送速度の高速化や、プロセ
ッサに依存しないシステムアーキテクチャの構築のため
に、デスクトップ型のパーソナルコンピュータを中心
に、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎ
ｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスが採用され始めて
いる。
れるシステムバスとしては、ＩＳＡ（Ｉｎｄｕｓｔｒｙ
Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ）バス
やＥＩＳＡ（Ｅｘｔｅｎｄｅｄ ＩＳＡ）バスが主流で
あった。最近では、データ転送速度の高速化や、プロセ
ッサに依存しないシステムアーキテクチャの構築のため
に、デスクトップ型のパーソナルコンピュータを中心
に、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎ
ｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスが採用され始めて
いる。
【０００３】ＰＣＩバスにおいては、全てのデータ転送
はブロック転送を基本としており、これら各ブロック転
送はバースト転送を用いて実現されている。これによ
り、ＰＣＩバスでは、最大１３３Ｍバイト／秒（データ
バスが３２ビット幅の時）のデータ転送速度を実現でき
る。したがって、ＰＣＩバスを採用すると、Ｉ／Ｏデバ
イス間、およびシステムメモリとＩ／Ｏデバイスとの間
のデータ転送などを高速に行うことが可能となり、シス
テム性能を高めることができる。
はブロック転送を基本としており、これら各ブロック転
送はバースト転送を用いて実現されている。これによ
り、ＰＣＩバスでは、最大１３３Ｍバイト／秒（データ
バスが３２ビット幅の時）のデータ転送速度を実現でき
る。したがって、ＰＣＩバスを採用すると、Ｉ／Ｏデバ
イス間、およびシステムメモリとＩ／Ｏデバイスとの間
のデータ転送などを高速に行うことが可能となり、シス
テム性能を高めることができる。
【０００４】
【発明が解決しようとする課題】しかし、複数のＰＣＩ
バスを含むシステムアーキテクチャを構築する場合に
は、それらＰＣＩバス間の同期化などのためにＰＣＩデ
バイス間の信号伝送にディレーが生じ、これが原因でマ
スタアボートが誤って発生されるなどの不具合が発生さ
れる危険があった。以下、この問題について詳述する。
バスを含むシステムアーキテクチャを構築する場合に
は、それらＰＣＩバス間の同期化などのためにＰＣＩデ
バイス間の信号伝送にディレーが生じ、これが原因でマ
スタアボートが誤って発生されるなどの不具合が発生さ
れる危険があった。以下、この問題について詳述する。
【０００５】複数のＰＣＩバスを採用したパーソナルコ
ンピュータのシステム構成の一例を図５に示す。図５に
示されているように、ＣＰＵ６１に最も近接した第１の
ＰＣＩバス６２にはＰＣＩデバイス（Ａ，Ｂ）６３，６
４と、第１のブリッジ装置６５とが接続されており、第
１のブリッジ装置６５によって第１のＰＣＩバス６２と
第２のＰＣＩバス６６とが繋がれている。この場合、Ｃ
ＰＵ６１に近接した側に位置する第１のＰＣＩバス６２
はブリッジ装置６５のプライマリーＰＣＩバスと称さ
れ、一方、ＣＰＵ６１から離れた側の第２のＰＣＩバス
６６はブリッジ装置６５のセカンダリーＰＣＩバスと称
される。
ンピュータのシステム構成の一例を図５に示す。図５に
示されているように、ＣＰＵ６１に最も近接した第１の
ＰＣＩバス６２にはＰＣＩデバイス（Ａ，Ｂ）６３，６
４と、第１のブリッジ装置６５とが接続されており、第
１のブリッジ装置６５によって第１のＰＣＩバス６２と
第２のＰＣＩバス６６とが繋がれている。この場合、Ｃ
ＰＵ６１に近接した側に位置する第１のＰＣＩバス６２
はブリッジ装置６５のプライマリーＰＣＩバスと称さ
れ、一方、ＣＰＵ６１から離れた側の第２のＰＣＩバス
６６はブリッジ装置６５のセカンダリーＰＣＩバスと称
される。
【０００６】第２のＰＣＩバス６６には、ＰＣＩデバイ
ス（Ｐ）６７と第２のブリッジ装置６８とが接続されて
おり、この第２のブリッジ装置６８によって第２のＰＣ
Ｉバス６６と第３のＰＣＩバス６９とが接続される。こ
の場合、ＣＰＵ６１に近接した側に位置する第２のＰＣ
Ｉバス６６はブリッジ装置６８のプライマリーＰＣＩバ
スと称され、一方、ＣＰＵ６１から離れた側の第３のＰ
ＣＩバス６９はブリッジ装置６８のセカンダリーＰＣＩ
バスと称される。第３のＰＣＩバス６９には、ＰＣＩデ
バイス（Ｘ，Ｙ，Ｚ）７０，７１，７２が接続されてい
る。
ス（Ｐ）６７と第２のブリッジ装置６８とが接続されて
おり、この第２のブリッジ装置６８によって第２のＰＣ
Ｉバス６６と第３のＰＣＩバス６９とが接続される。こ
の場合、ＣＰＵ６１に近接した側に位置する第２のＰＣ
Ｉバス６６はブリッジ装置６８のプライマリーＰＣＩバ
スと称され、一方、ＣＰＵ６１から離れた側の第３のＰ
ＣＩバス６９はブリッジ装置６８のセカンダリーＰＣＩ
バスと称される。第３のＰＣＩバス６９には、ＰＣＩデ
バイス（Ｘ，Ｙ，Ｚ）７０，７１，７２が接続されてい
る。
【０００７】通常、これら３つのＰＣＩバス６２，６
６，６９は互いに非同期であり、動作周波数が異なって
いる場合もある。このようなシステムでは、例えばＰＣ
Ｉデバイス（Ｚ）７２がＰＣＩデバイス（Ａ）６３にア
クセスするためのトランザクションを開始した場合に、
第１および第２ブリッジ装置６５，６８によるトランザ
クション転送および同期化のためのディレーなどによ
り、そのトランザクションに対するＰＣＩデバイス
（Ａ）６３の応答が遅れ、誤ってマスターアボートが発
生してしまう危険がある。
６，６９は互いに非同期であり、動作周波数が異なって
いる場合もある。このようなシステムでは、例えばＰＣ
Ｉデバイス（Ｚ）７２がＰＣＩデバイス（Ａ）６３にア
クセスするためのトランザクションを開始した場合に、
第１および第２ブリッジ装置６５，６８によるトランザ
クション転送および同期化のためのディレーなどによ
り、そのトランザクションに対するＰＣＩデバイス
（Ａ）６３の応答が遅れ、誤ってマスターアボートが発
生してしまう危険がある。
【０００８】マスターアボートは、トランザクションに
よってアドレス指定されたターゲットであるＰＣＩデバ
イス（Ａ）６３からの応答がないときに、そのトランザ
クションを開始したバスマスタであるＰＣＩデバイス
（Ｚ）７２がトランザクションを終結させる仕組みであ
る。ＰＣＩ仕様で規定されている通常のマスタアボート
タイミングを図６に示す。
よってアドレス指定されたターゲットであるＰＣＩデバ
イス（Ａ）６３からの応答がないときに、そのトランザ
クションを開始したバスマスタであるＰＣＩデバイス
（Ｚ）７２がトランザクションを終結させる仕組みであ
る。ＰＣＩ仕様で規定されている通常のマスタアボート
タイミングを図６に示す。
【０００９】すなわち、バスマスタはクロックＣＬＫサ
イクル２でフレーム信号ＦＲＡＭＥ＃を発生してトラン
ザクションを開始し、まず、ターゲットを指定するアド
レスをアドレス／データバスＡＤ上に、転送タイプを指
定するコマンドをコマンド／バイトイネーブル線Ｃ／Ｂ
Ｅ＃上に出力する。各ＰＣＩデバイスは、そのアドレス
とコマンドを参照し、アドレス値が自身に割り当てられ
たアドレス範囲に属し、且つ対応可能なコマンドであれ
ば、デバイスセレクト信号線ＤＥＶＳＥＬ＃をアクティ
ブにして、バスマスタに応答する。
イクル２でフレーム信号ＦＲＡＭＥ＃を発生してトラン
ザクションを開始し、まず、ターゲットを指定するアド
レスをアドレス／データバスＡＤ上に、転送タイプを指
定するコマンドをコマンド／バイトイネーブル線Ｃ／Ｂ
Ｅ＃上に出力する。各ＰＣＩデバイスは、そのアドレス
とコマンドを参照し、アドレス値が自身に割り当てられ
たアドレス範囲に属し、且つ対応可能なコマンドであれ
ば、デバイスセレクト信号線ＤＥＶＳＥＬ＃をアクティ
ブにして、バスマスタに応答する。
【００１０】この場合、ＤＥＶＳＥＬ＃による応答タイ
ミングは、ＣＬＫサイクル３，４，５，６にそれぞれ対
応するタイミング、すなわちファースト、ミディアム、
スロー、サブストラクトのいずれかであることが必要と
される。
ミングは、ＣＬＫサイクル３，４，５，６にそれぞれ対
応するタイミング、すなわちファースト、ミディアム、
スロー、サブストラクトのいずれかであることが必要と
される。
【００１１】バスマスタは、ＣＬＫサイクル３，４，
５，６のそれぞれのクロックの立上がりでＤＥＶＳＥＬ
＃をサンブリングする。もしＣＬＫサイクル６の立上が
りまでにＤＥＶＳＥＬ＃がアクティブにされなければ、
バスマスタは、該当するターゲットが存在しないと判断
し、トランザクションを終結する。これがマスタアボー
トである。
５，６のそれぞれのクロックの立上がりでＤＥＶＳＥＬ
＃をサンブリングする。もしＣＬＫサイクル６の立上が
りまでにＤＥＶＳＥＬ＃がアクティブにされなければ、
バスマスタは、該当するターゲットが存在しないと判断
し、トランザクションを終結する。これがマスタアボー
トである。
【００１２】通常、各ＰＣＩデバイスは、現在のトラン
ザクションのターゲットとして指定されたとき、ファー
スト、ミディアム、スロー、サブストラクトのどれかの
タイミングでＤＥＶＳＥＬ＃をアクティブにするように
構成されている。このため、マスタアボートは該当する
ターゲットが本当に存在しない場合にだけ発生し、ター
ゲットが存在するにも拘らず、誤ってマスタアボートが
発生することは無い。
ザクションのターゲットとして指定されたとき、ファー
スト、ミディアム、スロー、サブストラクトのどれかの
タイミングでＤＥＶＳＥＬ＃をアクティブにするように
構成されている。このため、マスタアボートは該当する
ターゲットが本当に存在しない場合にだけ発生し、ター
ゲットが存在するにも拘らず、誤ってマスタアボートが
発生することは無い。
【００１３】ところが、図５のシステムにおいては、２
つのブリッジ装置６５，６８によるトランザクション転
送および同期化のためのディレーが原因で、図７のよう
なタイミングでマスタアボートの誤発生か引き起こされ
る。
つのブリッジ装置６５，６８によるトランザクション転
送および同期化のためのディレーが原因で、図７のよう
なタイミングでマスタアボートの誤発生か引き起こされ
る。
【００１４】まず、ＰＣＩデバイス（Ｚ）７２がバスマ
スタとして動作を開始し、第３のＰＣＩバス６９上のフ
レーム信号ＦＲＡＭＥ＃をアクティブにしてＰＣＩデバ
イス（Ａ）６３にアクセスするためのトランザクション
を開始する。このトランザクションは、第２のブリッジ
装置６８および第１のブリッジ装置６５それぞれにおけ
る同期化のためのディレーを経て、第１のＰＣＩバス６
２に伝えられる。
スタとして動作を開始し、第３のＰＣＩバス６９上のフ
レーム信号ＦＲＡＭＥ＃をアクティブにしてＰＣＩデバ
イス（Ａ）６３にアクセスするためのトランザクション
を開始する。このトランザクションは、第２のブリッジ
装置６８および第１のブリッジ装置６５それぞれにおけ
る同期化のためのディレーを経て、第１のＰＣＩバス６
２に伝えられる。
【００１５】ターゲットであるＰＣＩデバイス（Ａ）６
３は、例えばスローのタイミング（第１のＰＣＩバス６
２のＣＬＫサイクル５）でＤＥＶＳＥＬ＃をアクティブ
にする。しかし、同期化のためのディレーがあるので、
実際に第３のＰＣＩバス６９上のＤＥＶＳＥＬ＃がアク
ティブにされるのは、図示のように、第３のＰＣＩバス
６９のＣＬＫサイクル９のタイミングになってしまう。
従って、ＰＣＩデバイス（Ｚ）７２はすでにマスタアボ
ート状態であり、正常なデータ転送は実行されなくな
る。
３は、例えばスローのタイミング（第１のＰＣＩバス６
２のＣＬＫサイクル５）でＤＥＶＳＥＬ＃をアクティブ
にする。しかし、同期化のためのディレーがあるので、
実際に第３のＰＣＩバス６９上のＤＥＶＳＥＬ＃がアク
ティブにされるのは、図示のように、第３のＰＣＩバス
６９のＣＬＫサイクル９のタイミングになってしまう。
従って、ＰＣＩデバイス（Ｚ）７２はすでにマスタアボ
ート状態であり、正常なデータ転送は実行されなくな
る。
【００１６】このようなマスタアボートの誤発生は、互
いに非同期または動作周波数が異なる２つのＰＣＩバス
間のトランザクションにおいても発生する危険がある。
この発明はこのような点に鑑みてなされたもので、ブリ
ッジ装置を改良してバスマスタに対する応答タイミング
を早められるようにし、マスタアボートの誤発生を防止
することができるコンピュータシステムを提供すること
を目的とする。
いに非同期または動作周波数が異なる２つのＰＣＩバス
間のトランザクションにおいても発生する危険がある。
この発明はこのような点に鑑みてなされたもので、ブリ
ッジ装置を改良してバスマスタに対する応答タイミング
を早められるようにし、マスタアボートの誤発生を防止
することができるコンピュータシステムを提供すること
を目的とする。
【００１７】
【課題を解決するための手段】この発明によるコンピュ
ータシステムは、プロセッサに近接した側に位置するプ
ライマリーＰＣＩバスと、前記プロセッサから離れた側
に位置し、前記プライマリーＰＣＩバスと非同期または
動作周波数が異なるセカンダリーＰＣＩバスと、前記プ
ライマリーＰＣＩバスと前記セカンダリーＰＣＩバス間
に接続され、前記プライマリーＰＣＩバスと前記セカン
ダリーＰＣＩバスとの間でトランザクションを相互に伝
達するブリッジ装置とを具備し、このブリッジ装置は、
前記プライマリーＰＣＩバスおよびセカンダリーＰＣＩ
バスの一方のＰＣＩバス上のバスマスタによって前記他
方のＰＣＩバス上のＰＣＩデバイスをアクセスするため
のトランザクションが開始されたとき、そのトランザク
ションによってアドレス指定された前記他方のＰＣＩバ
ス上のＰＣＩデバイスからの応答を待たずに、前記一方
のＰＣＩバス上に定義されたデバイスセレクト信号線
（ＤＥＶＳＥＬ＃）を先行してドライブする手段を具備
することを特徴とする。
ータシステムは、プロセッサに近接した側に位置するプ
ライマリーＰＣＩバスと、前記プロセッサから離れた側
に位置し、前記プライマリーＰＣＩバスと非同期または
動作周波数が異なるセカンダリーＰＣＩバスと、前記プ
ライマリーＰＣＩバスと前記セカンダリーＰＣＩバス間
に接続され、前記プライマリーＰＣＩバスと前記セカン
ダリーＰＣＩバスとの間でトランザクションを相互に伝
達するブリッジ装置とを具備し、このブリッジ装置は、
前記プライマリーＰＣＩバスおよびセカンダリーＰＣＩ
バスの一方のＰＣＩバス上のバスマスタによって前記他
方のＰＣＩバス上のＰＣＩデバイスをアクセスするため
のトランザクションが開始されたとき、そのトランザク
ションによってアドレス指定された前記他方のＰＣＩバ
ス上のＰＣＩデバイスからの応答を待たずに、前記一方
のＰＣＩバス上に定義されたデバイスセレクト信号線
（ＤＥＶＳＥＬ＃）を先行してドライブする手段を具備
することを特徴とする。
【００１８】このコンピュータシステムにおいては、互
いに非同期または動作周波数が異なる２つのＰＣＩバス
間を繋ぐブリッジ装置内に、バスマスタ側のバス上に定
義されたデバイスセレクト信号線（ＤＥＶＳＥＬ＃）を
疑似的にアクティブにする機能が設けられている。この
ダミーＤＥＶＳＥＬ＃発生機能は、トランザクションに
よってアドレス指定されたＰＣＩデバイスからの応答を
待たずに、デバイスセレクト信号線（ＤＥＶＳＥＬ＃）
を先行してアクティブにする。したがって、バスマスタ
に対する応答タイミングを早められるようになり、ブリ
ッジ装置のディレーに起因するマスタアボートの誤発生
を防止することができる。
いに非同期または動作周波数が異なる２つのＰＣＩバス
間を繋ぐブリッジ装置内に、バスマスタ側のバス上に定
義されたデバイスセレクト信号線（ＤＥＶＳＥＬ＃）を
疑似的にアクティブにする機能が設けられている。この
ダミーＤＥＶＳＥＬ＃発生機能は、トランザクションに
よってアドレス指定されたＰＣＩデバイスからの応答を
待たずに、デバイスセレクト信号線（ＤＥＶＳＥＬ＃）
を先行してアクティブにする。したがって、バスマスタ
に対する応答タイミングを早められるようになり、ブリ
ッジ装置のディレーに起因するマスタアボートの誤発生
を防止することができる。
【００１９】また、この発明のシステムでは、前記トラ
ンザクションが開始されてから所定期間内に前記他方の
ＰＣＩバス上のＰＣＩデバイスによって前記他方のＰＣ
Ｉバス上に定義されたデバイスセレクト信号線（ＤＥＶ
ＳＥＬ＃）がドライブされなかった際、前記デバイスセ
レクト信号線（ＤＥＶＳＥＬ＃）を疑似的にドライブす
ることによって応答したトランザクションを終了させる
ために、前記一方のＰＣＩバス上に定義されたストップ
信号線（ＳＴＯＰ＃）をドライブして前記トランザクシ
ョンを開始したバスマスタに対してターゲットアボート
を通知する手段をさらにブリッジ装置内に具備すること
を特徴とする。
ンザクションが開始されてから所定期間内に前記他方の
ＰＣＩバス上のＰＣＩデバイスによって前記他方のＰＣ
Ｉバス上に定義されたデバイスセレクト信号線（ＤＥＶ
ＳＥＬ＃）がドライブされなかった際、前記デバイスセ
レクト信号線（ＤＥＶＳＥＬ＃）を疑似的にドライブす
ることによって応答したトランザクションを終了させる
ために、前記一方のＰＣＩバス上に定義されたストップ
信号線（ＳＴＯＰ＃）をドライブして前記トランザクシ
ョンを開始したバスマスタに対してターゲットアボート
を通知する手段をさらにブリッジ装置内に具備すること
を特徴とする。
【００２０】このコンピュータシステムでは、デバイス
セレクト信号線（ＤＥＶＳＥＬ＃）を疑似的にドライブ
することによってトランザクションに応答した後、もし
本当にマスタアボートが発生した場合には、ストップ信
号線（ＳＴＯＰ＃）によって前記トランザクションを開
始したバスマスタに対してターゲットアボートが通知さ
れる。これによりデバイスセレクト信号線（ＤＥＶＳＥ
Ｌ＃）の疑似ドライブによって先行して応答したトラン
ザクションを終結する事ができ、本当にマスタアボート
が発生した場合でもトランザクションを正常に終結させ
ることができる。
セレクト信号線（ＤＥＶＳＥＬ＃）を疑似的にドライブ
することによってトランザクションに応答した後、もし
本当にマスタアボートが発生した場合には、ストップ信
号線（ＳＴＯＰ＃）によって前記トランザクションを開
始したバスマスタに対してターゲットアボートが通知さ
れる。これによりデバイスセレクト信号線（ＤＥＶＳＥ
Ｌ＃）の疑似ドライブによって先行して応答したトラン
ザクションを終結する事ができ、本当にマスタアボート
が発生した場合でもトランザクションを正常に終結させ
ることができる。
【００２１】
【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。図１には、この発明の一実施形態
に係わるコンピュータシステムの構成が示されている。
このコンピュータシステムは、ノートブックタイプまた
はラップトップタイプのポータブルパーソナルコンピュ
ータであり、そのシステムボード上には３種類のバス、
つまりプロセッサバス１、内部ＰＣＩバス２、および内
部ＩＳＡバス３が配設されており、またこのポータブル
パーソナルコンピュータ本体のＤＳコネクタに接続可能
なドッキングステーション（拡張ユニット）内には、外
部ＰＣＩバス４と外部ＩＳＡバス５が配設されている。
実施形態を説明する。図１には、この発明の一実施形態
に係わるコンピュータシステムの構成が示されている。
このコンピュータシステムは、ノートブックタイプまた
はラップトップタイプのポータブルパーソナルコンピュ
ータであり、そのシステムボード上には３種類のバス、
つまりプロセッサバス１、内部ＰＣＩバス２、および内
部ＩＳＡバス３が配設されており、またこのポータブル
パーソナルコンピュータ本体のＤＳコネクタに接続可能
なドッキングステーション（拡張ユニット）内には、外
部ＰＣＩバス４と外部ＩＳＡバス５が配設されている。
【００２２】システムボード上には、ＣＰＵ１１、ホス
ト／ＰＣＩブリッジ装置１２、システムメモリ１３、各
種ＰＣＩマスターデバイス１４、内部ＰＣＩ−ＩＳＡブ
リッジ装置１５、ＰＣＩ−ＤＳ（ＤＳ：ドッキングステ
ーション）ブリッジ装置１６、ＰＣカードコントローラ
１７、拡張Ｉ／Ｏデコーダ１８などが設けられている。
また、ドッキングステーション内には、ＤＳ−ＰＣＩ／
ＩＳＡブリッジ装置２０、ＰＣＩ拡張カードを装着でき
るＰＣＩ拡張スロット４１，４２、ＩＳＡ拡張カードを
装着できるＩＳＡ拡張スロット５１，５２が設けられて
いる。
ト／ＰＣＩブリッジ装置１２、システムメモリ１３、各
種ＰＣＩマスターデバイス１４、内部ＰＣＩ−ＩＳＡブ
リッジ装置１５、ＰＣＩ−ＤＳ（ＤＳ：ドッキングステ
ーション）ブリッジ装置１６、ＰＣカードコントローラ
１７、拡張Ｉ／Ｏデコーダ１８などが設けられている。
また、ドッキングステーション内には、ＤＳ−ＰＣＩ／
ＩＳＡブリッジ装置２０、ＰＣＩ拡張カードを装着でき
るＰＣＩ拡張スロット４１，４２、ＩＳＡ拡張カードを
装着できるＩＳＡ拡張スロット５１，５２が設けられて
いる。
【００２３】ＣＰＵ１１は、例えば、米インテル社によ
って製造販売されているマイクロプロセッサ“Ｐｅｎｔ
ｉｕｍ”などによって実現されている。このＣＰＵ１１
の入出力ピンに直結されているプロセッサバス１は、６
４ビット幅のデータバスを有している。
って製造販売されているマイクロプロセッサ“Ｐｅｎｔ
ｉｕｍ”などによって実現されている。このＣＰＵ１１
の入出力ピンに直結されているプロセッサバス１は、６
４ビット幅のデータバスを有している。
【００２４】システムメモリ１３は、オペレーティング
システム、デバイスドライバ、実行対象のアプリケーシ
ョンプログラム、および処理データなどを格納するメモ
リデバイスであり、複数のＤＲＡＭによって構成されて
いる。このシステムメモリ１３は、３２ビット幅または
６４ビット幅のデータバスを有する専用のメモリバスを
介してホスト−ＰＣＩブリッジ装置１２に接続されてい
る。メモリバスのデータバスとしてはプロセッサバス１
のデータバスを利用することもできる。この場合、メモ
リバスは、アドレスバスと各種メモリ制御信号線とから
構成される。
システム、デバイスドライバ、実行対象のアプリケーシ
ョンプログラム、および処理データなどを格納するメモ
リデバイスであり、複数のＤＲＡＭによって構成されて
いる。このシステムメモリ１３は、３２ビット幅または
６４ビット幅のデータバスを有する専用のメモリバスを
介してホスト−ＰＣＩブリッジ装置１２に接続されてい
る。メモリバスのデータバスとしてはプロセッサバス１
のデータバスを利用することもできる。この場合、メモ
リバスは、アドレスバスと各種メモリ制御信号線とから
構成される。
【００２５】ホスト／ＰＣＩブリッジ装置１２は、プロ
セッサバス１と内部ＰＣＩバス２との間を繋ぐブリッジ
ＬＳＩであり、内部ＰＣＩバス２のバスマスタの１つと
して機能する。このホスト／ＰＣＩブリッジ装置１２
は、プロセッサバス１と内部ＰＣＩバス２との間で、デ
ータおよびアドレスを含むバスサイクルを双方向で変換
する機能、およびメモリバスを介してシステムメモリ１
３のアクセス制御する機能などを有している。このホス
ト／ＰＣＩブリッジ装置１２内には、プロセッサバス１
と内部ＰＣＩバス２のバスサイクルの同期化のためのバ
ッファが設けられている。
セッサバス１と内部ＰＣＩバス２との間を繋ぐブリッジ
ＬＳＩであり、内部ＰＣＩバス２のバスマスタの１つと
して機能する。このホスト／ＰＣＩブリッジ装置１２
は、プロセッサバス１と内部ＰＣＩバス２との間で、デ
ータおよびアドレスを含むバスサイクルを双方向で変換
する機能、およびメモリバスを介してシステムメモリ１
３のアクセス制御する機能などを有している。このホス
ト／ＰＣＩブリッジ装置１２内には、プロセッサバス１
と内部ＰＣＩバス２のバスサイクルの同期化のためのバ
ッファが設けられている。
【００２６】内部ＰＣＩバス２はクロック同期型の入出
力バスであり、内部ＰＣＩバス２上の全てのサイクルは
ＰＣＩバスクロックに同期して行なわれる。ＰＣＩバス
クロックの周波数は最大３３ＭＨｚである。内部ＰＣＩ
バス２は、時分割的に使用されるアドレス／データバス
を有している。このアドレス／データバスは、３２ビッ
ト幅である。
力バスであり、内部ＰＣＩバス２上の全てのサイクルは
ＰＣＩバスクロックに同期して行なわれる。ＰＣＩバス
クロックの周波数は最大３３ＭＨｚである。内部ＰＣＩ
バス２は、時分割的に使用されるアドレス／データバス
を有している。このアドレス／データバスは、３２ビッ
ト幅である。
【００２７】ＰＣＩバス２上のデータ転送サイクルは、
アドレスフェーズとそれに後続する１以上のデータフェ
ーズとから構成される。アドレスフェーズにおいてはア
ドレス、および転送タイプが指定され、データフェーズ
では８ビット、１６ビット、２４ビットまたは３２ビッ
トのデータが出力される。
アドレスフェーズとそれに後続する１以上のデータフェ
ーズとから構成される。アドレスフェーズにおいてはア
ドレス、および転送タイプが指定され、データフェーズ
では８ビット、１６ビット、２４ビットまたは３２ビッ
トのデータが出力される。
【００２８】ＰＣＩマスターデバイス１４は、ホスト／
ＰＣＩブリッジ装置１２と同様にＰＣＩバス２のバスマ
スタの１つであり、イニシエータまたはターゲットとし
て動作する。このＰＣＩマスターデバイス１４として実
現されるデバイスは、例えばグラフィクスコントローラ
などである。
ＰＣＩブリッジ装置１２と同様にＰＣＩバス２のバスマ
スタの１つであり、イニシエータまたはターゲットとし
て動作する。このＰＣＩマスターデバイス１４として実
現されるデバイスは、例えばグラフィクスコントローラ
などである。
【００２９】内部ＰＣＩ−ＩＳＡブリッジ装置１５は、
内部ＰＣＩバス２と内部ＩＳＡバス３との間を繋ぐブリ
ッジＬＳＩである。内部ＩＳＡバス３には、ＢＩＯＳ
ＲＯＭ３１、リアルタイムクロック（ＲＴＣ）３２、キ
ーボードコントローラ（ＫＢＣ）３３、ＨＤＤ３４、Ｉ
／Ｏポートコントローラ３５などが接続されている。
内部ＰＣＩバス２と内部ＩＳＡバス３との間を繋ぐブリ
ッジＬＳＩである。内部ＩＳＡバス３には、ＢＩＯＳ
ＲＯＭ３１、リアルタイムクロック（ＲＴＣ）３２、キ
ーボードコントローラ（ＫＢＣ）３３、ＨＤＤ３４、Ｉ
／Ｏポートコントローラ３５などが接続されている。
【００３０】内部ＰＣＩ−ＩＳＡブリッジ装置１５に
は、ＰＣＩバスアービタ（ＰＢＡ）１５１、ＰＣＩイン
タフェース（ＰＣＩ Ｉ／Ｆ）１５２、内部デコーダ１
５３、ＩＳＡコントローラ（ＩＳＡＣ）１５４、割り込
みコントローラ（ＰＩＣ）１５５、ＤＭＡコントローラ
（ＤＭＡＣ）１５６、システムタイマ（ＰＩＴ）１５
７、ＳＭＩ発生ロジック１５８、コンフィグレーション
レジスタ群（ＣＯＮＦＩＧ．ＲＥＧ）１５９などが内蔵
されている。
は、ＰＣＩバスアービタ（ＰＢＡ）１５１、ＰＣＩイン
タフェース（ＰＣＩ Ｉ／Ｆ）１５２、内部デコーダ１
５３、ＩＳＡコントローラ（ＩＳＡＣ）１５４、割り込
みコントローラ（ＰＩＣ）１５５、ＤＭＡコントローラ
（ＤＭＡＣ）１５６、システムタイマ（ＰＩＴ）１５
７、ＳＭＩ発生ロジック１５８、コンフィグレーション
レジスタ群（ＣＯＮＦＩＧ．ＲＥＧ）１５９などが内蔵
されている。
【００３１】ＰＣＩバスアービタ（ＰＢＡ）１５１は、
内部ＰＣＩバス２に結合される全てのバスマスタ間でＰ
ＣＩバス２の使用権の調停を行う。この調停には、バス
マスタデバイス毎に１ペアずつ割り当てられる内部ＰＣ
Ｉバス２上の信号線（バスリクエスト信号ＲＥＱ＃線、
グラント信号ＧＮＴ＃線）が用いられる。
内部ＰＣＩバス２に結合される全てのバスマスタ間でＰ
ＣＩバス２の使用権の調停を行う。この調停には、バス
マスタデバイス毎に１ペアずつ割り当てられる内部ＰＣ
Ｉバス２上の信号線（バスリクエスト信号ＲＥＱ＃線、
グラント信号ＧＮＴ＃線）が用いられる。
【００３２】バスリクエスト信号ＲＥＱ＃は、それに対
応するデバイスが内部ＰＣＩバス２の使用を要求してい
ることをＰＣＩバスアービタ（ＰＢＡ）１５１に通知す
るための信号である。グラント信号ＧＮＴ＃は、バスリ
クエスト信号ＲＥＱ＃を発行したデバイスに、バス使用
を許可することを通知する信号である。
応するデバイスが内部ＰＣＩバス２の使用を要求してい
ることをＰＣＩバスアービタ（ＰＢＡ）１５１に通知す
るための信号である。グラント信号ＧＮＴ＃は、バスリ
クエスト信号ＲＥＱ＃を発行したデバイスに、バス使用
を許可することを通知する信号である。
【００３３】ＰＣＩバスアービタ（ＰＢＡ）１５１に
は、内部ＰＣＩバス２上の全てのバスリクエスト信号Ｒ
ＥＱ＃線およびグラント信号ＧＮＴ＃線が接続されてお
り、バス使用権の調停はそのＰＣＩバスアービタ（ＰＢ
Ａ）１５１によって集中的に制御される。
は、内部ＰＣＩバス２上の全てのバスリクエスト信号Ｒ
ＥＱ＃線およびグラント信号ＧＮＴ＃線が接続されてお
り、バス使用権の調停はそのＰＣＩバスアービタ（ＰＢ
Ａ）１５１によって集中的に制御される。
【００３４】ＰＣＩインタフェース１５２は、内部ＰＣ
Ｉバス１５２との間でアドレス、データ、コマンド、お
よび各種ステータス信号の授受を行なう。ステータス信
号にはデバイスセレクト信号（ＤＥＶＳＥＬ＃）も含ま
れており、ＰＣＩインタフェース１５２は、内部デコー
ダ１５３からデコーダヒット信号（ＤＥＣＨＩＴ＃）が
発生された時、ＤＥＶＳＥＬ＃をアクティブにして、Ｐ
ＣＩバストランザクションに応答する。
Ｉバス１５２との間でアドレス、データ、コマンド、お
よび各種ステータス信号の授受を行なう。ステータス信
号にはデバイスセレクト信号（ＤＥＶＳＥＬ＃）も含ま
れており、ＰＣＩインタフェース１５２は、内部デコー
ダ１５３からデコーダヒット信号（ＤＥＣＨＩＴ＃）が
発生された時、ＤＥＶＳＥＬ＃をアクティブにして、Ｐ
ＣＩバストランザクションに応答する。
【００３５】ＤＥＶＳＥＬ＃は、ＰＣＩ−ＩＳＡブリッ
ジＬＳＩ１５がＰＣＩバス２上で実行されたトランザク
ションのターゲットとして選択されたことを、そのトラ
ンザクションを開始したイニシエータに通知するための
信号である。ＤＥＣＨＩＴ＃は、内部デコーダ１５３内
蔵のデコードロジックからのヒット信号に応答して発生
される。
ジＬＳＩ１５がＰＣＩバス２上で実行されたトランザク
ションのターゲットとして選択されたことを、そのトラ
ンザクションを開始したイニシエータに通知するための
信号である。ＤＥＣＨＩＴ＃は、内部デコーダ１５３内
蔵のデコードロジックからのヒット信号に応答して発生
される。
【００３６】内部デコーダ１５３は、ＰＣＩ−ＩＳＡブ
リッジ１５内蔵のデバイス（割り込みコントローラ１５
５、ＤＭＡコントローラ１５６、システムタイマ１５
７、ＳＭＩ発生ロジック１５８、コンフィグレーション
レジスタ群１５９）、および内部ＩＳＡバス３上のテバ
イス（ＢＩＯＳ ＲＯＭ３１、リアルタイムクロック３
２、キーボードコントローラ３３、ＨＤＤ３４、Ｉ／Ｏ
ポートコントローラ３５など）それぞれを選択するため
のアドレスデコードを行なう。内部デコーダ１５３によ
ってデコードされるのは、ＰＣＩバス２上に出力される
Ｉ／Ｏアドレス、メモリアドレス、コンフィグレーショ
ンアドレスである。
リッジ１５内蔵のデバイス（割り込みコントローラ１５
５、ＤＭＡコントローラ１５６、システムタイマ１５
７、ＳＭＩ発生ロジック１５８、コンフィグレーション
レジスタ群１５９）、および内部ＩＳＡバス３上のテバ
イス（ＢＩＯＳ ＲＯＭ３１、リアルタイムクロック３
２、キーボードコントローラ３３、ＨＤＤ３４、Ｉ／Ｏ
ポートコントローラ３５など）それぞれを選択するため
のアドレスデコードを行なう。内部デコーダ１５３によ
ってデコードされるのは、ＰＣＩバス２上に出力される
Ｉ／Ｏアドレス、メモリアドレス、コンフィグレーショ
ンアドレスである。
【００３７】ＩＳＡコントローラ１５４は、内部ＩＳＡ
バス３上のメモリおよびＩ／ＯをアクセスするためのＩ
ＳＡバスサイクルを実行する。コンフィグレーションレ
ジスタ群１５９は、コンフィグレーションサイクルでリ
ード／ライト可能なレジスタ群であり、ここには内部デ
コーダ１５３などを制御するための制御情報が例えばシ
ステムパワーオン時にセットされる。
バス３上のメモリおよびＩ／ＯをアクセスするためのＩ
ＳＡバスサイクルを実行する。コンフィグレーションレ
ジスタ群１５９は、コンフィグレーションサイクルでリ
ード／ライト可能なレジスタ群であり、ここには内部デ
コーダ１５３などを制御するための制御情報が例えばシ
ステムパワーオン時にセットされる。
【００３８】ＰＣＩ−ＤＳブリッジ装置１６は、内部Ｐ
ＣＩバス２と、ＤＳコネクタを介してコンピュータ本体
からドッキングステーションに導出されるドッキングバ
ス６とを繋ぐブリッジＬＳＩであり、バスサイクルを双
方向で伝達する。ドッキングバス６はＰＣＩバス相当の
信号線群を含む一種のＰＣＩバスである。このドッキン
グバス６は、内部ＰＣＩバス２と非同期であり、且つ動
作周波数も内部ＰＣＩバス２と異なっている。例えば、
内部ＰＣＩバス２の動作周波数、つまり内部ＰＣＩバス
２のクロック周波数は３０〜３３ＭＨｚ程度であり、ド
ッキングバス６のクロック周波数は２０〜２５ＭＨｚ程
度である。このようにドッキングバス６のクロック周波
数が内部ＰＣＩバス２のそれよりも低いのは、内部ＰＣ
Ｉバス２は硬質回路基板などからなるシステムボード上
に実装されるのに対し、ドッキングバス６はそのシステ
ムボードからＤＳコネクタに導き出されたフレキシブル
ケーブル上に実装されるためである。通常、フレキシブ
ルケーブルはシステムボードに比べ高周波ノイズに対す
る対策が困難であり、クロック周波数はなるべく低く抑
えることが望ましい。
ＣＩバス２と、ＤＳコネクタを介してコンピュータ本体
からドッキングステーションに導出されるドッキングバ
ス６とを繋ぐブリッジＬＳＩであり、バスサイクルを双
方向で伝達する。ドッキングバス６はＰＣＩバス相当の
信号線群を含む一種のＰＣＩバスである。このドッキン
グバス６は、内部ＰＣＩバス２と非同期であり、且つ動
作周波数も内部ＰＣＩバス２と異なっている。例えば、
内部ＰＣＩバス２の動作周波数、つまり内部ＰＣＩバス
２のクロック周波数は３０〜３３ＭＨｚ程度であり、ド
ッキングバス６のクロック周波数は２０〜２５ＭＨｚ程
度である。このようにドッキングバス６のクロック周波
数が内部ＰＣＩバス２のそれよりも低いのは、内部ＰＣ
Ｉバス２は硬質回路基板などからなるシステムボード上
に実装されるのに対し、ドッキングバス６はそのシステ
ムボードからＤＳコネクタに導き出されたフレキシブル
ケーブル上に実装されるためである。通常、フレキシブ
ルケーブルはシステムボードに比べ高周波ノイズに対す
る対策が困難であり、クロック周波数はなるべく低く抑
えることが望ましい。
【００３９】ドッキングバス６はＰＣＩ−ＤＳブリッジ
装置１６のセカンダリーＰＣＩバスであり、内部ＰＣＩ
バス２はＰＣＩ−ＤＳブリッジ装置１６のプライマリー
ＰＣＩバスである。
装置１６のセカンダリーＰＣＩバスであり、内部ＰＣＩ
バス２はＰＣＩ−ＤＳブリッジ装置１６のプライマリー
ＰＣＩバスである。
【００４０】このＰＣＩ−ＤＳブリッジ装置１６内に
は、内部ＰＣＩバス２とドッキングバス６のバスサイク
ルの同期化のためのバッファなどが内蔵されている。ま
た、ＰＣＩ−ＤＳブリッジ装置１６は、ドッキングステ
ーションとコンピュータ本体とのホットドッキング／ホ
ットアンドッキング時に内部ＰＣＩバス２とドッキング
バス６との間を分離するための機構としても利用されて
おり、このＰＣＩ−ＤＳブリッジ装置１６によって活線
挿抜による不具合の発生を防止する事ができる。
は、内部ＰＣＩバス２とドッキングバス６のバスサイク
ルの同期化のためのバッファなどが内蔵されている。ま
た、ＰＣＩ−ＤＳブリッジ装置１６は、ドッキングステ
ーションとコンピュータ本体とのホットドッキング／ホ
ットアンドッキング時に内部ＰＣＩバス２とドッキング
バス６との間を分離するための機構としても利用されて
おり、このＰＣＩ−ＤＳブリッジ装置１６によって活線
挿抜による不具合の発生を防止する事ができる。
【００４１】ＰＣカードコントローラ１７は、ＰＣＩバ
スマスタの１つであり、ＰＣＭＣＩＡ／Ｃａｒｄバス仕
様のカードスロット６１，６２に装着されるＰＣカード
を制御する。
スマスタの１つであり、ＰＣＭＣＩＡ／Ｃａｒｄバス仕
様のカードスロット６１，６２に装着されるＰＣカード
を制御する。
【００４２】ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０
は、ＤＳコネクタを介してコンピュータ本体からドッキ
ングステーションに導出されるドッキングバス６と外部
ＰＣＩバス４および外部ＩＳＡバス５とを繋ぐブリッジ
ＬＳＩである。このＤＳ−ＰＣＩ／ＩＳＡブリッジ装置
２０は、ＰＣカードコントローラ１７などと同じくＰＣ
Ｉバスマスタの１つである。
は、ＤＳコネクタを介してコンピュータ本体からドッキ
ングステーションに導出されるドッキングバス６と外部
ＰＣＩバス４および外部ＩＳＡバス５とを繋ぐブリッジ
ＬＳＩである。このＤＳ−ＰＣＩ／ＩＳＡブリッジ装置
２０は、ＰＣカードコントローラ１７などと同じくＰＣ
Ｉバスマスタの１つである。
【００４３】ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０に
は、外部ＰＣＩバスブリッジ（ＥＰＢＢ；Ｅｘｔｅｒｎ
ａｌ ＰＣＩ Ｂｕｓ Ｂｒｉｄｇｅ）２０１、外部Ｉ
ＳＡバスブリッジ（ＥＩＢＢ；Ｅｘｔｅｒｎａｌ ＩＳ
Ａ Ｂｕｓ Ｂｒｉｄｇｅ）２０２、およびローカルバ
スアービタ（ＬＢＡ；Ｌｏｃａｌ Ｂｕｓ Ａｒｂｉｔ
ｅｒ）２０３が設けられている。
は、外部ＰＣＩバスブリッジ（ＥＰＢＢ；Ｅｘｔｅｒｎ
ａｌ ＰＣＩ Ｂｕｓ Ｂｒｉｄｇｅ）２０１、外部Ｉ
ＳＡバスブリッジ（ＥＩＢＢ；Ｅｘｔｅｒｎａｌ ＩＳ
Ａ Ｂｕｓ Ｂｒｉｄｇｅ）２０２、およびローカルバ
スアービタ（ＬＢＡ；Ｌｏｃａｌ Ｂｕｓ Ａｒｂｉｔ
ｅｒ）２０３が設けられている。
【００４４】ＥＰＢＢ２０１は、内部ＰＣＩバス２上で
発生されるメモリサイクルおよびＩ／Ｏサイクルなどの
トランザクションをＰＣＩ−ＤＳブリッジ１６を経由し
て受け取り、それを外部ＰＣＩバス４上へ伝える。ま
た、外部ＰＣＩバス４上の拡張スロット４１，４２に装
着されたＰＣＩ拡張カードにバス使用権が与えられた場
合は、ＥＰＢＢ２０１は、外部ＰＣＩバス４上のトラン
ザクションをドッキングバス６上に発生させる。外部Ｐ
ＣＩバス４は、内部ＰＣＩバス２、およびドッキングバ
ス６と非同期であり、その動作周波数は３３ＭＨｚ程度
である。ドッキングバス６はＥＰＢＢ２０１のプラリマ
リーＰＣＩバスであり、また外部ＰＣＩバス４はＥＰＢ
Ｂ２０１のセカンダリーＰＣＩバスである。
発生されるメモリサイクルおよびＩ／Ｏサイクルなどの
トランザクションをＰＣＩ−ＤＳブリッジ１６を経由し
て受け取り、それを外部ＰＣＩバス４上へ伝える。ま
た、外部ＰＣＩバス４上の拡張スロット４１，４２に装
着されたＰＣＩ拡張カードにバス使用権が与えられた場
合は、ＥＰＢＢ２０１は、外部ＰＣＩバス４上のトラン
ザクションをドッキングバス６上に発生させる。外部Ｐ
ＣＩバス４は、内部ＰＣＩバス２、およびドッキングバ
ス６と非同期であり、その動作周波数は３３ＭＨｚ程度
である。ドッキングバス６はＥＰＢＢ２０１のプラリマ
リーＰＣＩバスであり、また外部ＰＣＩバス４はＥＰＢ
Ｂ２０１のセカンダリーＰＣＩバスである。
【００４５】このＥＰＢＢ２０１には、内部ＰＣＩバス
２と外部ＰＣＩバス４とのバスサイクルの同期化のため
のバッファが内蔵されている。また、ＥＰＢＢ２０１
は、ＰＣＩ拡張カードが例えば内部ＰＣＩバス２上のＰ
ＣＩデバイスをアクセスするためのトランザクションを
始めたとき、マスタアボートの誤発生を防止するため
に、そのトランザクションによってアドレス指定される
ターゲットからのＤＥＶＳＥＬ＃を待たずに、ダミーＤ
ＥＶＳＥＬ＃を先行して発生する機能を有している。
２と外部ＰＣＩバス４とのバスサイクルの同期化のため
のバッファが内蔵されている。また、ＥＰＢＢ２０１
は、ＰＣＩ拡張カードが例えば内部ＰＣＩバス２上のＰ
ＣＩデバイスをアクセスするためのトランザクションを
始めたとき、マスタアボートの誤発生を防止するため
に、そのトランザクションによってアドレス指定される
ターゲットからのＤＥＶＳＥＬ＃を待たずに、ダミーＤ
ＥＶＳＥＬ＃を先行して発生する機能を有している。
【００４６】さらに、ＥＰＢＢ２０１は、ダミーＤＥＶ
ＳＥＬ＃の発生後にマスタアボートの発生を検出する
と、ターゲットアボートによってＰＣＩ拡張カードのト
ランザクションを終結させる機能も有している。
ＳＥＬ＃の発生後にマスタアボートの発生を検出する
と、ターゲットアボートによってＰＣＩ拡張カードのト
ランザクションを終結させる機能も有している。
【００４７】ＥＩＢＢ２０２は、内部ＰＣＩバス２上に
発生されるメモリサイクルおよびＩ／ＯサイクルをＰＣ
Ｉ−ＤＳブリッジ１６を経由して受け取り、それをプロ
トコル変換して外部ＩＳＡバス５上へ伝える。また、外
部ＩＳＡバス５上の拡張ＩＳＡマスタカードにバス使用
権が与えられた場合は、ＥＩＢＢ２０２は、外部ＩＳＡ
バス５上のバストランザクションをドッキングバス６上
に発生させる。
発生されるメモリサイクルおよびＩ／ＯサイクルをＰＣ
Ｉ−ＤＳブリッジ１６を経由して受け取り、それをプロ
トコル変換して外部ＩＳＡバス５上へ伝える。また、外
部ＩＳＡバス５上の拡張ＩＳＡマスタカードにバス使用
権が与えられた場合は、ＥＩＢＢ２０２は、外部ＩＳＡ
バス５上のバストランザクションをドッキングバス６上
に発生させる。
【００４８】ＬＢＡ２０３は、外部ＰＣＩバス４上のＰ
ＣＩ拡張カードからのバス使用要求と、外部ＩＳＡバス
５上のＩＳＡ拡張カードからのバス使用要求とを調停す
る。次に、図２を参照して、ＥＰＢＢ２０１のダミーＤ
ＥＶＳＥＬ＃発生機能について説明する。
ＣＩ拡張カードからのバス使用要求と、外部ＩＳＡバス
５上のＩＳＡ拡張カードからのバス使用要求とを調停す
る。次に、図２を参照して、ＥＰＢＢ２０１のダミーＤ
ＥＶＳＥＬ＃発生機能について説明する。
【００４９】ここでは、説明を簡単にするために、ＰＣ
Ｉ−ＤＳブリッジ１６におけるディレーについては考慮
しないものとする。これは、ＰＣＩ−ＤＳブリッジ１６
とＥＰＢＢ２０１が１つのブリッジとして機能し、これ
によって内部ＰＣＩバス２と外部ＰＣＩバス４間が接続
される場合に相当する。
Ｉ−ＤＳブリッジ１６におけるディレーについては考慮
しないものとする。これは、ＰＣＩ−ＤＳブリッジ１６
とＥＰＢＢ２０１が１つのブリッジとして機能し、これ
によって内部ＰＣＩバス２と外部ＰＣＩバス４間が接続
される場合に相当する。
【００５０】まず、外部ＰＣＩバス４上のＰＣＩ拡張カ
ードがバスマスタとして動作を開始し、外部ＰＣＩバス
４上のフレーム信号ＦＲＡＭＥ＃をアクティブにして内
部ＰＣＩバス２上のＰＣＩデバイス（例えば、ホスト−
ＰＣＩブリッジ１２、ＰＣＩマスタ１４、またはＰＣＩ
−ＩＳＡブリッジ１５など）にアクセスするためのトラ
ンザクションを開始する。このトランザクションは、Ｅ
ＰＢＢ２０１による同期化のためのディレーを経て、内
部ＰＣＩバス２上に遅れて伝達される。
ードがバスマスタとして動作を開始し、外部ＰＣＩバス
４上のフレーム信号ＦＲＡＭＥ＃をアクティブにして内
部ＰＣＩバス２上のＰＣＩデバイス（例えば、ホスト−
ＰＣＩブリッジ１２、ＰＣＩマスタ１４、またはＰＣＩ
−ＩＳＡブリッジ１５など）にアクセスするためのトラ
ンザクションを開始する。このトランザクションは、Ｅ
ＰＢＢ２０１による同期化のためのディレーを経て、内
部ＰＣＩバス２上に遅れて伝達される。
【００５１】ターゲットであるＰＣＩデバイスは、予め
決められた応答タイミング、例えばスローのタイミング
（内部ＰＣＩバス２のＣＬＫサイクル５）でＤＥＶＳＥ
Ｌ＃をアクティブにする。しかし、同期化のためのディ
レーがあるので、内部ＰＣＩバス２上のＤＥＶＳＥＬ＃
が外部ＰＣＩバス４に伝わるのは、図示のように、外部
ＰＣＩバス４のＣＬＫサイクル９のタイミングとなって
しまい、マスタアボートが発生される。
決められた応答タイミング、例えばスローのタイミング
（内部ＰＣＩバス２のＣＬＫサイクル５）でＤＥＶＳＥ
Ｌ＃をアクティブにする。しかし、同期化のためのディ
レーがあるので、内部ＰＣＩバス２上のＤＥＶＳＥＬ＃
が外部ＰＣＩバス４に伝わるのは、図示のように、外部
ＰＣＩバス４のＣＬＫサイクル９のタイミングとなって
しまい、マスタアボートが発生される。
【００５２】これを防止するため、ＥＰＢＢ２０１は、
内部ＰＣＩバス２からのＤＥＶＳＥＬ＃を待たずに、例
えばスローのタイミング（外部ＰＣＩバス４のＣＬＫサ
イクル５）で外部ＰＣＩバス４上のＤＥＶＳＥＬ＃線を
疑似的にアクティブにドライブする（ダミーＤＥＶＳＥ
Ｌ＃）。トランザクションを開始したＰＣＩ拡張カード
は、外部ＰＣＩバス４のＣＬＫサイクル３，４，５，６
のそれぞれのクロックの立上がりでＤＥＶＳＥＬ＃をサ
ンブリングする。ここでは、ＣＬＫサイクル５のクロッ
クの立上がりでＤＥＶＳＥＬ＃の発生がＰＣＩ拡張カー
ドによって検知される。従って、マスタアボートの誤発
生は防止される。
内部ＰＣＩバス２からのＤＥＶＳＥＬ＃を待たずに、例
えばスローのタイミング（外部ＰＣＩバス４のＣＬＫサ
イクル５）で外部ＰＣＩバス４上のＤＥＶＳＥＬ＃線を
疑似的にアクティブにドライブする（ダミーＤＥＶＳＥ
Ｌ＃）。トランザクションを開始したＰＣＩ拡張カード
は、外部ＰＣＩバス４のＣＬＫサイクル３，４，５，６
のそれぞれのクロックの立上がりでＤＥＶＳＥＬ＃をサ
ンブリングする。ここでは、ＣＬＫサイクル５のクロッ
クの立上がりでＤＥＶＳＥＬ＃の発生がＰＣＩ拡張カー
ドによって検知される。従って、マスタアボートの誤発
生は防止される。
【００５３】ＥＰＢＢ２０１は、ダミーＤＥＶＳＥＬ＃
を発生した後、内部ＰＣＩバス２からのＤＥＶＳＥＬ＃
を受け取る。しかし、ダミーＤＥＶＳＥＬ＃がすでに発
生されているので、ＥＰＢＢ２０１は、その内部ＰＣＩ
バス２からのＤＥＶＳＥＬ＃には応答しない。
を発生した後、内部ＰＣＩバス２からのＤＥＶＳＥＬ＃
を受け取る。しかし、ダミーＤＥＶＳＥＬ＃がすでに発
生されているので、ＥＰＢＢ２０１は、その内部ＰＣＩ
バス２からのＤＥＶＳＥＬ＃には応答しない。
【００５４】次に、図３を参照して、図２のタイミング
でダミーＤＥＶＳＥＬ＃が発生された後にマスタアボー
トが本当に発生された場合のＥＰＢＢ２０１の動作を説
明する。
でダミーＤＥＶＳＥＬ＃が発生された後にマスタアボー
トが本当に発生された場合のＥＰＢＢ２０１の動作を説
明する。
【００５５】ＥＰＢＢ２０１は、ダミーＤＥＶＳＥＬ＃
を発生した後、一定期間内に内部ＰＣＩバス２からＤＥ
ＶＳＥＬ＃が伝達されない時（すなわち、本当にマスタ
アボートが発生した時）、外部ＰＣＩバス４上のストッ
プ信号線ＳＴＯＰ＃をアクティブにすることによって、
トランザクションを開始したＰＣＩ拡張カードに対して
ターゲットアボートを通知する。これによりデバイスセ
レクト信号線ＤＥＶＳＥＬ＃の疑似ドライブによって応
答したトランザクションを終結する事ができ、本当にマ
スタアボートが発生した場合でもトランザクションを正
常に終結させることができる。
を発生した後、一定期間内に内部ＰＣＩバス２からＤＥ
ＶＳＥＬ＃が伝達されない時（すなわち、本当にマスタ
アボートが発生した時）、外部ＰＣＩバス４上のストッ
プ信号線ＳＴＯＰ＃をアクティブにすることによって、
トランザクションを開始したＰＣＩ拡張カードに対して
ターゲットアボートを通知する。これによりデバイスセ
レクト信号線ＤＥＶＳＥＬ＃の疑似ドライブによって応
答したトランザクションを終結する事ができ、本当にマ
スタアボートが発生した場合でもトランザクションを正
常に終結させることができる。
【００５６】次に、図４を参照して、ＰＣＩ−ＤＳブリ
ッジ１６およびＥＰＢＢ２０１それぞれのディレーを考
慮して、実際のダミーＤＥＶＳＥＬ＃発生処理動作につ
いて説明する。
ッジ１６およびＥＰＢＢ２０１それぞれのディレーを考
慮して、実際のダミーＤＥＶＳＥＬ＃発生処理動作につ
いて説明する。
【００５７】まず、外部ＰＣＩバス４上のＰＣＩ拡張カ
ードがバスマスタとして動作を開始し、外部ＰＣＩバス
４上のフレーム信号ＦＲＡＭＥ＃をアクティブにして内
部ＰＣＩバス２上のＰＣＩデバイス（例えば、ホスト−
ＰＣＩブリッジ１２、ＰＣＩマスタ１４、またはＰＣＩ
−ＩＳＡブリッジ１５など）にアクセスするためのトラ
ンザクションを開始し、外部ＰＣＩバス４上のＤＥＶＳ
ＥＬ＃がアクティブになるのを待つ。
ードがバスマスタとして動作を開始し、外部ＰＣＩバス
４上のフレーム信号ＦＲＡＭＥ＃をアクティブにして内
部ＰＣＩバス２上のＰＣＩデバイス（例えば、ホスト−
ＰＣＩブリッジ１２、ＰＣＩマスタ１４、またはＰＣＩ
−ＩＳＡブリッジ１５など）にアクセスするためのトラ
ンザクションを開始し、外部ＰＣＩバス４上のＤＥＶＳ
ＥＬ＃がアクティブになるのを待つ。
【００５８】ＥＰＢＢ２０１は、ドッキングバス６上の
フレーム信号ＦＲＡＭＥ＃をアクティブにし、ドッキン
グバス６上のＤＥＶＳＥＬ＃がアクティブになるのを待
ちながら、外部ＰＣＩバス４上にダミーＤＥＶＳＥＬ＃
を先行して出力する。
フレーム信号ＦＲＡＭＥ＃をアクティブにし、ドッキン
グバス６上のＤＥＶＳＥＬ＃がアクティブになるのを待
ちながら、外部ＰＣＩバス４上にダミーＤＥＶＳＥＬ＃
を先行して出力する。
【００５９】同様に、ＰＣＩ−ＤＳブリッジ１６は、Ｅ
ＰＢＢ２０１によってドッキングバス６上に出力された
フレーム信号ＦＲＡＭＥ＃に対してドッキングバス６上
にダミーＤＥＶＳＥＬ＃を出力して応答しながら、内部
ＰＣＩバス２上にフレーム信号ＦＲＡＭＥ＃を出力し、
内部ＰＣＩバス２上のＤＥＶＳＥＬ＃がアクティブにな
るのを待つ。
ＰＢＢ２０１によってドッキングバス６上に出力された
フレーム信号ＦＲＡＭＥ＃に対してドッキングバス６上
にダミーＤＥＶＳＥＬ＃を出力して応答しながら、内部
ＰＣＩバス２上にフレーム信号ＦＲＡＭＥ＃を出力し、
内部ＰＣＩバス２上のＤＥＶＳＥＬ＃がアクティブにな
るのを待つ。
【００６０】もし、内部ＰＣＩバス２上にターゲットが
いない場合、ＰＣＩ−ＤＳブリッジ１６は、内部ＰＣＩ
バス２のＣＬＫサイクル６のタイミングでマスタアボー
トの発生を検知する。しかし、既にドッキングバス６上
にダミーＤＥＶＳＥＬ＃を出力しているので、マスタア
ボートを通知する事はできない。同様なことは、外部Ｐ
ＣＩバス４上にダミーＤＥＶＳＥＬ＃を出力しているＥ
ＰＢＢ２０１とＰＣＩ拡張カードとの間でも発生する。
いない場合、ＰＣＩ−ＤＳブリッジ１６は、内部ＰＣＩ
バス２のＣＬＫサイクル６のタイミングでマスタアボー
トの発生を検知する。しかし、既にドッキングバス６上
にダミーＤＥＶＳＥＬ＃を出力しているので、マスタア
ボートを通知する事はできない。同様なことは、外部Ｐ
ＣＩバス４上にダミーＤＥＶＳＥＬ＃を出力しているＥ
ＰＢＢ２０１とＰＣＩ拡張カードとの間でも発生する。
【００６１】この場合、図３で説明した場合と同様にし
て、ＰＣＩ−ＤＳブリッジ１６からＥＰＢＢ２０１に送
られるストップ信号ＳＴＯＰ＃、およびＥＰＢＢ２０１
からＰＣＩ拡張カードに送られるストップ信号ＳＴＯＰ
＃によってターゲットアボートの通知が行われ、トラン
ザクションが正常に終結される。
て、ＰＣＩ−ＤＳブリッジ１６からＥＰＢＢ２０１に送
られるストップ信号ＳＴＯＰ＃、およびＥＰＢＢ２０１
からＰＣＩ拡張カードに送られるストップ信号ＳＴＯＰ
＃によってターゲットアボートの通知が行われ、トラン
ザクションが正常に終結される。
【００６２】なお、この実施形態では、外部ＰＣＩバス
４上のデバイスがバスマスタとして動作して内部ＰＣＩ
バス２上のデバイスをアクセスするためのトランザクシ
ョンを開始する場合について説明したが、トランザクシ
ョンの伝達や同期化のためのディレイは、例えば、内部
ＰＣＩバス２とプロセッサバス１との間でも同様に発生
するので、ホスト／ＰＣＩブリッジ１２内にＥＰＢＢ２
０１と同様のダミーＤＥＶＳＥＬ＃発生機能、およびタ
ーゲットアボート通知機能を設けても良い。
４上のデバイスがバスマスタとして動作して内部ＰＣＩ
バス２上のデバイスをアクセスするためのトランザクシ
ョンを開始する場合について説明したが、トランザクシ
ョンの伝達や同期化のためのディレイは、例えば、内部
ＰＣＩバス２とプロセッサバス１との間でも同様に発生
するので、ホスト／ＰＣＩブリッジ１２内にＥＰＢＢ２
０１と同様のダミーＤＥＶＳＥＬ＃発生機能、およびタ
ーゲットアボート通知機能を設けても良い。
【００６３】
【発明の効果】以上説明したように、この発明によれ
ば、ブリッジ装置内にバスマスタ側のバス上に定義され
たデバイスセレクト信号線（ＤＥＶＳＥＬ＃）を疑似的
にアクティブにする機構が設けられている。この機構
は、トランザクションによってアドレス指定されたＰＣ
Ｉデバイスからの応答を待たずに、自動的にデバイスセ
レクト信号線（ＤＥＶＳＥＬ＃）をアクティブにする。
したがって、バスマスタに対する応答タイミングを早め
られるようになり、ブリッジ装置によるトランザクショ
ンの伝搬ディレーに起因するマスタアボートの誤発生を
防止することができる。
ば、ブリッジ装置内にバスマスタ側のバス上に定義され
たデバイスセレクト信号線（ＤＥＶＳＥＬ＃）を疑似的
にアクティブにする機構が設けられている。この機構
は、トランザクションによってアドレス指定されたＰＣ
Ｉデバイスからの応答を待たずに、自動的にデバイスセ
レクト信号線（ＤＥＶＳＥＬ＃）をアクティブにする。
したがって、バスマスタに対する応答タイミングを早め
られるようになり、ブリッジ装置によるトランザクショ
ンの伝搬ディレーに起因するマスタアボートの誤発生を
防止することができる。
【図１】この発明の一実施形態に係るコンピュータシス
テム全体の構成を示すブロック図。
テム全体の構成を示すブロック図。
【図２】同実施形態のコンピュータシステムに設けられ
たＤＳ−ＰＣＩ／ＩＳＡブリッジ装置によって実行され
るダミーＤＥＶＳＥＬ＃発生動作を説明するためのタイ
ミングチャート。
たＤＳ−ＰＣＩ／ＩＳＡブリッジ装置によって実行され
るダミーＤＥＶＳＥＬ＃発生動作を説明するためのタイ
ミングチャート。
【図３】同実施形態のコンピュータシステムに設けられ
たＤＳ−ＰＣＩ／ＩＳＡブリッジ装置によって実行され
るターゲットアボート通知動作を説明するタイミングチ
ャート。
たＤＳ−ＰＣＩ／ＩＳＡブリッジ装置によって実行され
るターゲットアボート通知動作を説明するタイミングチ
ャート。
【図４】同実施形態のコンピュータシステムに設けられ
たＤＳ−ＰＣＩ／ＩＳＡブリッジ装置およびＰＣＩ−Ｄ
Ｓブリッジ装置の２つのブリッジによって行われるダミ
ーＤＥＶＳＥＬ＃発生動作を説明するためのタイミング
チャート。
たＤＳ−ＰＣＩ／ＩＳＡブリッジ装置およびＰＣＩ−Ｄ
Ｓブリッジ装置の２つのブリッジによって行われるダミ
ーＤＥＶＳＥＬ＃発生動作を説明するためのタイミング
チャート。
【図５】ＰＣＩバスを採用した通常のパーソナルコンピ
ュータのシステム構成を示すブロック図。
ュータのシステム構成を示すブロック図。
【図６】ＰＣＩ仕様で規定されている通常のマスタアボ
ート発生タイミングを示すタイミングチャート、
ート発生タイミングを示すタイミングチャート、
【図７】図５のシステムにおいトランザクションの伝搬
遅延によってマスタアボートが誤って発生される様子を
示すタイミングチャート。
遅延によってマスタアボートが誤って発生される様子を
示すタイミングチャート。
１…プロセッサバス、２…内部ＰＣＩバス、３…内部Ｉ
ＳＡバス、４…外部ＰＣＩバス、６…ドッキングバス、
１１…ＣＰＵ、１５…ＰＣＩ−ＩＳＡブリッジ、１６…
ＰＣＩ−ＤＳブリッジ、２０…ＤＳ−ＰＣＩ／ＩＳＡブ
リッジ、２０１…外部ＰＣＩバスブリッジ（ＥＰＢ
Ｂ）。
ＳＡバス、４…外部ＰＣＩバス、６…ドッキングバス、
１１…ＣＰＵ、１５…ＰＣＩ−ＩＳＡブリッジ、１６…
ＰＣＩ−ＤＳブリッジ、２０…ＤＳ−ＰＣＩ／ＩＳＡブ
リッジ、２０１…外部ＰＣＩバスブリッジ（ＥＰＢ
Ｂ）。
Claims (4)
- 【請求項１】 プロセッサに近接した側に位置するプラ
イマリーＰＣＩバスと、 前記プロセッサから離れた側に位置し、前記プライマリ
ーＰＣＩバスと非同期または動作周波数が異なるセカン
ダリーＰＣＩバスと、 前記プライマリーＰＣＩバスと前記セカンダリーＰＣＩ
バス間に接続され、前記プライマリーＰＣＩバスと前記
セカンダリーＰＣＩバスとの間でトランザクションを相
互に伝達するブリッジ装置とを具備し、 このブリッジ装置は、 前記プライマリーＰＣＩバスおよびセカンダリーＰＣＩ
バスの一方のＰＣＩバス上のバスマスタによって前記他
方のＰＣＩバス上のＰＣＩデバイスをアクセスするため
のトランザクションが開始されたとき、そのトランザク
ションによってアドレス指定された前記他方のＰＣＩバ
ス上のＰＣＩデバイスからの応答を待たずに、前記一方
のＰＣＩバス上に定義されたデバイスセレクト信号線
（ＤＥＶＳＥＬ＃）を先行してドライブする手段を具備
することを特徴とするコンピュータシステム。 - 【請求項２】 前記ブリッジ装置は、 前記トランザクションが開始されてから所定期間内に前
記他方のＰＣＩバス上のＰＣＩデバイスによって前記他
方のＰＣＩバス上に定義されたデバイスセレクト信号線
（ＤＥＶＳＥＬ＃）がドライブされなかった際、前記バ
スマスタのトランザクションを終了させるために、前記
一方のＰＣＩバス上に定義されたストップ信号線（ＳＴ
ＯＰ＃）をドライブして前記トランザクションを開始し
たバスマスタに対してターゲットアボートを通知する手
段をさらに具備することを特徴とする請求項１記載のコ
ンピュータシステム。 - 【請求項３】 コンピュータ本体と、このコンピュータ
本体の拡張コネクタに取り外し自在に接続され、各種拡
張デバイスが装着可能な拡張ユニットとから構成される
コンピュータシステムにおいて、 前記コンピュータ本体は、 第１のＰＣＩバスと、この第１のＰＣＩバスと非同期ま
たは動作周波数が異なり、拡張コネクタを介して前記拡
張ユニットに導出される第２のＰＣＩバスと、前記第１
および第２のＰＣＩバスがそれぞれプライマリーＰＣＩ
バスおよびセカンダリーＰＣＩバスとなるようにそれら
第１および第２のＰＣＩバス間に接続され、それら第１
および第２のＰＣＩバス間でトランザクションを相互に
伝達する第１のブリッジ装置とを具備し、 前記拡張ユニットは、 前記第２のＰＣＩバスと非同期または動作周波数が異な
り、各種ＰＣＩ拡張デバイスが接続可能な第３のＰＣＩ
バスと、前記第２および第３のＰＣＩバスがそれぞれプ
ライマリーＰＣＩバスおよびセカンダリーＰＣＩバスと
なるようにそれら第２および第３のＰＣＩバス間に接続
され、それら第２および第３のＰＣＩバス間でトランザ
クションを相互に伝達する第２のブリッジ装置とを具備
し、 前記第１および第２のブリッジ装置の各々は、 そのプライマリーＰＣＩバスおよびセカンダリーＰＣＩ
バスの一方のＰＣＩバス側のバスマスタによって他方の
ＰＣＩバス側のＰＣＩデバイスをアクセスするためのト
ランザクションが開始されたとき、そのトランザクショ
ンによってアドレス指定された前記他方のＰＣＩバス側
のＰＣＩデバイスからの応答を待たずに、前記一方のＰ
ＣＩバス上に定義されたデバイスセレクト信号線（ＤＥ
ＶＳＥＬ＃）を先行してドライブする手段を具備するこ
とを特徴とするコンピュータシステム。 - 【請求項４】 前記第１および第２のブリッジ装置の各
々は、前記トランザクションが開始されてから所定期間
内に前記他方のＰＣＩバス側のＰＣＩデバイスによって
前記他方のＰＣＩバス上に定義されたデバイスセレクト
信号線（ＤＥＶＳＥＬ＃）がドライブされなかった際、
前記バスマスタのトランザクションを終了させるため
に、前記一方のＰＣＩバス上に定義されたストップ信号
線（ＳＴＯＰ＃）をドライブして前記トランザクション
を開始したバスマスタに対してターゲットアボートを通
知する手段をさらに具備することを特徴とする請求項３
記載のコンピュータシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7231618A JPH0981505A (ja) | 1995-09-08 | 1995-09-08 | コンピュータシステム |
| US08/707,962 US5794000A (en) | 1995-09-08 | 1996-08-30 | Method and apparatus for avoiding erroneous abort occurrences in PCI-bus systems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7231618A JPH0981505A (ja) | 1995-09-08 | 1995-09-08 | コンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0981505A true JPH0981505A (ja) | 1997-03-28 |
Family
ID=16926338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7231618A Pending JPH0981505A (ja) | 1995-09-08 | 1995-09-08 | コンピュータシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5794000A (ja) |
| JP (1) | JPH0981505A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6145044A (en) * | 1998-03-19 | 2000-11-07 | Mitsubishi Denki Kabushiki Kaisha | PCI bus bridge with transaction forwarding controller for avoiding data transfer errors |
| US7725761B2 (en) | 2004-12-13 | 2010-05-25 | Nec Corporation | Computer system, fault tolerant system using the same and operation control method and program thereof |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020144037A1 (en) * | 2001-03-29 | 2002-10-03 | Bennett Joseph A. | Data fetching mechanism and method for fetching data |
| US7664384B2 (en) * | 2006-11-07 | 2010-02-16 | Sony Ericsson Mobile Communications Ab | User defined autofocus area |
| US8134852B2 (en) | 2008-10-14 | 2012-03-13 | Mosaid Technologies Incorporated | Bridge device architecture for connecting discrete memory devices to a system |
| US7957173B2 (en) * | 2008-10-14 | 2011-06-07 | Mosaid Technologies Incorporated | Composite memory having a bridging device for connecting discrete memory devices to a system |
| US8549209B2 (en) * | 2008-11-04 | 2013-10-01 | Mosaid Technologies Incorporated | Bridging device having a configurable virtual page size |
| US20100115172A1 (en) * | 2008-11-04 | 2010-05-06 | Mosaid Technologies Incorporated | Bridge device having a virtual page buffer |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5568621A (en) * | 1993-11-10 | 1996-10-22 | Compaq Computer Corporation | Cached subtractive decode addressing on a computer bus |
| US5621900A (en) * | 1995-05-17 | 1997-04-15 | Intel Corporation | Method and apparatus for claiming bus access from a first bus to a second bus prior to the subtractive decode agent claiming the transaction without decoding the transaction |
| US5649175A (en) * | 1995-08-10 | 1997-07-15 | Cirrus Logic, Inc. | Method and apparatus for acquiring bus transaction address and command information with no more than zero-hold-time and with fast device acknowledgement |
-
1995
- 1995-09-08 JP JP7231618A patent/JPH0981505A/ja active Pending
-
1996
- 1996-08-30 US US08/707,962 patent/US5794000A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6145044A (en) * | 1998-03-19 | 2000-11-07 | Mitsubishi Denki Kabushiki Kaisha | PCI bus bridge with transaction forwarding controller for avoiding data transfer errors |
| US7725761B2 (en) | 2004-12-13 | 2010-05-25 | Nec Corporation | Computer system, fault tolerant system using the same and operation control method and program thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US5794000A (en) | 1998-08-11 |
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