JPH0982085A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0982085A JPH0982085A JP23574395A JP23574395A JPH0982085A JP H0982085 A JPH0982085 A JP H0982085A JP 23574395 A JP23574395 A JP 23574395A JP 23574395 A JP23574395 A JP 23574395A JP H0982085 A JPH0982085 A JP H0982085A
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- signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 外部のクロック信号ＣＬＫをカウントして待
機信号ＭＩＳＳバーをＨレベルに戻すタイミングを計る
ことにより、この待機信号ＭＩＳＳバーが正確になり、
不必要に長くなることがなくなる。 【解決手段】 外部のクロック信号ＣＬＫをカウンタ回
路９３でカウントし、このカウントの期間中のみ待機信
号ＭＩＳＳバーをＬレベル（アクティブ）とする。
機信号ＭＩＳＳバーをＨレベルに戻すタイミングを計る
ことにより、この待機信号ＭＩＳＳバーが正確になり、
不必要に長くなることがなくなる。 【解決手段】 外部のクロック信号ＣＬＫをカウンタ回
路９３でカウントし、このカウントの期間中のみ待機信
号ＭＩＳＳバーをＬレベル（アクティブ）とする。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サなどに待機信号を出力してアクセスサイクルの終了を
確認する半導体記憶装置に関する。
サなどに待機信号を出力してアクセスサイクルの終了を
確認する半導体記憶装置に関する。
【０００２】
【従来の技術】近年のマイクロプロセッサの高速化に伴
い、半導体記憶装置についてもアクセス速度の向上が要
望されている。この半導体記憶装置の高速化は、通常の
ランダムアクセス時（通常アクセスモード）のアクセス
速度を向上させるだけでなく、ページモードやバースト
モードなどの高速アクセスモードによって通常アクセス
モードを超えたアクセス速度を得るようにする場合があ
る。
い、半導体記憶装置についてもアクセス速度の向上が要
望されている。この半導体記憶装置の高速化は、通常の
ランダムアクセス時（通常アクセスモード）のアクセス
速度を向上させるだけでなく、ページモードやバースト
モードなどの高速アクセスモードによって通常アクセス
モードを超えたアクセス速度を得るようにする場合があ
る。
【０００３】ページモードを備えた従来の一般的なＲＯ
Ｍ[Read Only Memory]の構成を図６に示す。このＲＯＭ
は、縦方向に多数のビット線Ｂが形成されると共に、横
方向にも多数の行選択線ＷＬが形成され、これらの各交
差部にそれぞれメモリセルのセルトランジスタＱＭが設
けられている。セルトランジスタＱＭは、ゲート端子と
ドレイン端子がそれぞれ隣接する行選択線ＷＬとビット
線Ｂに接続されると共にソース端子が接地される。した
がって、同じ行に並ぶセルトランジスタＱＭは、ゲート
端子が同じ行選択線ＷＬに接続され、同じ列に並ぶセル
トランジスタＱＭは、ドレイン端子が同じビット線Ｂに
接続される。また、これらのセルトランジスタＱＭは、
例えば“０”のデータを記憶する場合には、しきい値電
圧Ｖthが通常のエンハンスメント型のＦＥＴと同じにな
るように形成され、ゲート端子にＨレベル（高電圧レベ
ル）が印加されることによりＯＮとなる。また、“１”
のデータを記憶する場合には、しきい値電圧Ｖthが電源
電圧以上となるように形成され、ゲート端子にＨレベル
が印加されてもＯＮしない。なお、図６では、１本の行
選択線ＷＬjと、ページモードによって連続して読み出
し可能となるｋ＋１本のビット線Ｂi0〜Ｂikと、これら
の行選択線ＷＬjと各ビット線Ｂi0〜Ｂikとの交差部に
設けられたｋ＋１個のセルトランジスタＱＭ0〜ＱＭkの
みを示している。
Ｍ[Read Only Memory]の構成を図６に示す。このＲＯＭ
は、縦方向に多数のビット線Ｂが形成されると共に、横
方向にも多数の行選択線ＷＬが形成され、これらの各交
差部にそれぞれメモリセルのセルトランジスタＱＭが設
けられている。セルトランジスタＱＭは、ゲート端子と
ドレイン端子がそれぞれ隣接する行選択線ＷＬとビット
線Ｂに接続されると共にソース端子が接地される。した
がって、同じ行に並ぶセルトランジスタＱＭは、ゲート
端子が同じ行選択線ＷＬに接続され、同じ列に並ぶセル
トランジスタＱＭは、ドレイン端子が同じビット線Ｂに
接続される。また、これらのセルトランジスタＱＭは、
例えば“０”のデータを記憶する場合には、しきい値電
圧Ｖthが通常のエンハンスメント型のＦＥＴと同じにな
るように形成され、ゲート端子にＨレベル（高電圧レベ
ル）が印加されることによりＯＮとなる。また、“１”
のデータを記憶する場合には、しきい値電圧Ｖthが電源
電圧以上となるように形成され、ゲート端子にＨレベル
が印加されてもＯＮしない。なお、図６では、１本の行
選択線ＷＬjと、ページモードによって連続して読み出
し可能となるｋ＋１本のビット線Ｂi0〜Ｂikと、これら
の行選択線ＷＬjと各ビット線Ｂi0〜Ｂikとの交差部に
設けられたｋ＋１個のセルトランジスタＱＭ0〜ＱＭkの
みを示している。
【０００４】上記ビット線Ｂは、ＭＯＳトランジスタＱ
Ｃを介してそれぞれセンスアンプ１０１に接続されてい
る。このセンスアンプ１０１は、１ビットのデータＤi
に対してｋ＋１個ずつ設けられている。また、ｋ＋１個
で１組のＭＯＳトランジスタＱＣは、ゲート端子が同じ
１本の列選択線Ｃに接続される。そして、各センスアン
プ１０１には、それぞれ異なる列選択線Ｃに接続された
ＭＯＳトランジスタＱＣを介して多数のビット線Ｂが接
続されている。ただし、図６では、１組のビット線Ｂi0
〜Ｂikが列選択線Ｃｉに接続されたＭＯＳトランジスタ
ＱＣi0〜Ｑスikを介してｋ＋１個のセンスアンプ１０１
に接続された様子を示している。
Ｃを介してそれぞれセンスアンプ１０１に接続されてい
る。このセンスアンプ１０１は、１ビットのデータＤi
に対してｋ＋１個ずつ設けられている。また、ｋ＋１個
で１組のＭＯＳトランジスタＱＣは、ゲート端子が同じ
１本の列選択線Ｃに接続される。そして、各センスアン
プ１０１には、それぞれ異なる列選択線Ｃに接続された
ＭＯＳトランジスタＱＣを介して多数のビット線Ｂが接
続されている。ただし、図６では、１組のビット線Ｂi0
〜Ｂikが列選択線Ｃｉに接続されたＭＯＳトランジスタ
ＱＣi0〜Ｑスikを介してｋ＋１個のセンスアンプ１０１
に接続された様子を示している。
【０００５】上記各センスアンプ１０１の出力は、それ
ぞれｋ＋１個のＭＯＳトランジスタＱＰを介して共通の
出力バッファ１０２に接続されている。ＭＯＳトランジ
スタＱＰは、ゲート端子がそれぞれｋ＋１本のデータ選
択線Ｐのいずれかに接続されて、いずれかのセンスアン
プ１０１の出力を出力バッファ１０２に接続するための
マルチプレクサの役割を果たすことになる。出力バッフ
ァ１０２は、このいずれかのセンスアンプ１０１が増幅
確定した１ビットのデータＤiを外部に出力するための
出力回路である。
ぞれｋ＋１個のＭＯＳトランジスタＱＰを介して共通の
出力バッファ１０２に接続されている。ＭＯＳトランジ
スタＱＰは、ゲート端子がそれぞれｋ＋１本のデータ選
択線Ｐのいずれかに接続されて、いずれかのセンスアン
プ１０１の出力を出力バッファ１０２に接続するための
マルチプレクサの役割を果たすことになる。出力バッフ
ァ１０２は、このいずれかのセンスアンプ１０１が増幅
確定した１ビットのデータＤiを外部に出力するための
出力回路である。
【０００６】上記構成のＲＯＭは、図７に示すように、
時刻ｔ1にアドレス信号が確定すると、このアドレス信
号の上位ビットがデコードされることにより１本の行選
択線ＷＬと列選択線Ｃが選択されてそれぞれＨレベルと
なる。図では、アドレス信号の確定により上記行選択線
ＷＬjと列選択線Ｃiが選択された場合を示す。ここで、
選択された行選択線ＷＬjに接続される各セルトランジ
スタＱＭ0〜ＱＭkは、“０”のデータを記憶する場合に
はＯＮとなるので、対応するビット線Ｂi0〜Ｂikの電位
が徐々にＬレベル（低電圧レベル）に遷移する。また、
セルトランジスタＱＭ0〜ＱＭkが“１”のデータを記憶
する場合には常時ＯＦＦとなるので、対応するビット線
Ｂi0〜Ｂikの電位は徐々にＨレベルに遷移する。したが
って、ＭＯＳトランジスタＱＣi0〜ＱＣikを介して接続
された各センスアンプ１０１は、このこれらのビット線
Ｂi0〜Ｂikの微小な電位変化を増幅することにより、そ
れぞれ読み出しデータＳi0〜Ｓikの論理レベルを確定す
る。ただし、ここでの各センスアンプ１０１による論理
レベルの確定にはある程度の時間を要する。そして、通
常アクセスモードの場合には、データ選択線Ｐ0のみが
Ｈレベルとなるので、読み出しデータＳi0がＭＯＳトラ
ンジスタＱＰ0を介して出力バッファ１０２に送られ、
時刻ｔ2にデータＤiとして出力される。また、この後、
データ選択線Ｐ1〜Ｐkを順次Ｈレベルにすれば、時刻ｔ
3や時刻ｔ4などに各センスアンプ１０１の読み出しデー
タＳi1〜Ｓikが出力バッファ１０２からデータＤiとし
て出力される。
時刻ｔ1にアドレス信号が確定すると、このアドレス信
号の上位ビットがデコードされることにより１本の行選
択線ＷＬと列選択線Ｃが選択されてそれぞれＨレベルと
なる。図では、アドレス信号の確定により上記行選択線
ＷＬjと列選択線Ｃiが選択された場合を示す。ここで、
選択された行選択線ＷＬjに接続される各セルトランジ
スタＱＭ0〜ＱＭkは、“０”のデータを記憶する場合に
はＯＮとなるので、対応するビット線Ｂi0〜Ｂikの電位
が徐々にＬレベル（低電圧レベル）に遷移する。また、
セルトランジスタＱＭ0〜ＱＭkが“１”のデータを記憶
する場合には常時ＯＦＦとなるので、対応するビット線
Ｂi0〜Ｂikの電位は徐々にＨレベルに遷移する。したが
って、ＭＯＳトランジスタＱＣi0〜ＱＣikを介して接続
された各センスアンプ１０１は、このこれらのビット線
Ｂi0〜Ｂikの微小な電位変化を増幅することにより、そ
れぞれ読み出しデータＳi0〜Ｓikの論理レベルを確定す
る。ただし、ここでの各センスアンプ１０１による論理
レベルの確定にはある程度の時間を要する。そして、通
常アクセスモードの場合には、データ選択線Ｐ0のみが
Ｈレベルとなるので、読み出しデータＳi0がＭＯＳトラ
ンジスタＱＰ0を介して出力バッファ１０２に送られ、
時刻ｔ2にデータＤiとして出力される。また、この後、
データ選択線Ｐ1〜Ｐkを順次Ｈレベルにすれば、時刻ｔ
3や時刻ｔ4などに各センスアンプ１０１の読み出しデー
タＳi1〜Ｓikが出力バッファ１０２からデータＤiとし
て出力される。
【０００７】上記動作において、通常アクセスモードに
より時刻ｔ1にアドレス信号が確定してから時刻ｔ2にデ
ータＤiが出力されるまでは、センスアンプ１０１によ
る読み出しデータＳi0〜Ｓikの論理レベルの確定動作が
含まれるので比較的長い時間ＴNを要する。しかし、一
旦通常アクセスモードによる読み出しが行われると、以
降は連続するｋ個の読み出しデータＳi1〜Ｓikが既に各
センスアンプ１０１で確定されているので、データ選択
線Ｐ1〜Ｐkを切り換えるだけで、短い時間間隔ＴPの間
にデータＤiとして出力させることができる。したがっ
て、この場合には、ページ単位でデータを連続的に高速
に読み出すページモードの高速アクセスモードとなる。
また、このような高速アクセスモードは、上記ＲＯＭに
限らずＥＰＲＯＭ[Electrically Erasable Programmabl
e ROM]やＤＲＡＭ[Dynamic RandomAccess Memory]など
の他の半導体記憶装置でも用いることができる。
より時刻ｔ1にアドレス信号が確定してから時刻ｔ2にデ
ータＤiが出力されるまでは、センスアンプ１０１によ
る読み出しデータＳi0〜Ｓikの論理レベルの確定動作が
含まれるので比較的長い時間ＴNを要する。しかし、一
旦通常アクセスモードによる読み出しが行われると、以
降は連続するｋ個の読み出しデータＳi1〜Ｓikが既に各
センスアンプ１０１で確定されているので、データ選択
線Ｐ1〜Ｐkを切り換えるだけで、短い時間間隔ＴPの間
にデータＤiとして出力させることができる。したがっ
て、この場合には、ページ単位でデータを連続的に高速
に読み出すページモードの高速アクセスモードとなる。
また、このような高速アクセスモードは、上記ＲＯＭに
限らずＥＰＲＯＭ[Electrically Erasable Programmabl
e ROM]やＤＲＡＭ[Dynamic RandomAccess Memory]など
の他の半導体記憶装置でも用いることができる。
【０００８】ところが、上記高速アクセスモードを有す
る半導体記憶装置を用いたシステムでは、マイクロプロ
セッサなどが常にアクセスモードを考慮しながらアクセ
スを行う必要がある。例えば、マイクロプロセッサが上
記半導体記憶装置の高速アクセスを行う場合、順次指定
するアドレスがｋ＋１個以内の同一ページの範囲に含ま
れるかどうかを検査し、この検査結果に応じて随時アク
セスモードを変更する必要があるので、アクセス処理が
面倒になる。そこで、半導体記憶装置自身が指定された
アドレス信号を検査することにより高速アクセスモード
と通常アクセスモードとを自動的に切り換えると共に、
通常アクセスモードを行う場合には、外部に待機信号
（ＲＥＡＤＹ信号，ＷＡＩＴ信号）を出力してマイクロ
プロセッサなどが自動的にウエイトなどをかけることが
できるようにした発明が従来から提案されている。
る半導体記憶装置を用いたシステムでは、マイクロプロ
セッサなどが常にアクセスモードを考慮しながらアクセ
スを行う必要がある。例えば、マイクロプロセッサが上
記半導体記憶装置の高速アクセスを行う場合、順次指定
するアドレスがｋ＋１個以内の同一ページの範囲に含ま
れるかどうかを検査し、この検査結果に応じて随時アク
セスモードを変更する必要があるので、アクセス処理が
面倒になる。そこで、半導体記憶装置自身が指定された
アドレス信号を検査することにより高速アクセスモード
と通常アクセスモードとを自動的に切り換えると共に、
通常アクセスモードを行う場合には、外部に待機信号
（ＲＥＡＤＹ信号，ＷＡＩＴ信号）を出力してマイクロ
プロセッサなどが自動的にウエイトなどをかけることが
できるようにした発明が従来から提案されている。
【０００９】上記待機信号を出力するＲＯＭの構成を図
８に示す。アドレス信号は、上位側と下位側のビットに
分けられる。上位側の第１群のアドレス信号Ａi+1〜Ａj
は、第１群アドレス入力回路１を介してＸデコーダ３と
Ｙデコーダ４に送られる。Ｘデコーダ３は、第１群のア
ドレス信号Ａi+1〜Ａjの上位側の行アドレスをデコード
して上記行選択線ＷＬを選択する回路であり、Ｙデコー
ダ４は、この第１群のアドレス信号Ａi+1〜Ａjの下位側
の列アドレスをデコードして上記列選択線Ｃを選択する
回路である。アドレス信号の下位側の第２群のアドレス
信号Ａ0〜Ａiは、第２群アドレス入力回路２でデコード
されてマルチプレクサ７に送られる。このマルチプレク
サ７は、図６に示したＭＯＳトランジスタＱＰ0〜ＱＰk
の回路に対応する。また、センスアンプ群６と出力回路
８は、図６に示した多数のセンスアンプ１０１と出力バ
ッファ１０２に対応する。したがって、通常アクセスモ
ードでは、第１群のアドレス信号Ａi+1〜Ａjを指定する
ことにより、メモリアレイ５からセンスアンプ群６によ
り多数のデータＤが読み出され、マルチプレクサ７で選
択された１組のデータＤ0〜Ｄnが出力回路８を介して出
力される。また、高速アクセスモードでは、この後に第
２群のアドレス信号Ａ0〜Ａiのみを順次切り換えること
により、既にセンスアンプ群６で読み出され確定された
データが順に出力回路８を介して出力される。
８に示す。アドレス信号は、上位側と下位側のビットに
分けられる。上位側の第１群のアドレス信号Ａi+1〜Ａj
は、第１群アドレス入力回路１を介してＸデコーダ３と
Ｙデコーダ４に送られる。Ｘデコーダ３は、第１群のア
ドレス信号Ａi+1〜Ａjの上位側の行アドレスをデコード
して上記行選択線ＷＬを選択する回路であり、Ｙデコー
ダ４は、この第１群のアドレス信号Ａi+1〜Ａjの下位側
の列アドレスをデコードして上記列選択線Ｃを選択する
回路である。アドレス信号の下位側の第２群のアドレス
信号Ａ0〜Ａiは、第２群アドレス入力回路２でデコード
されてマルチプレクサ７に送られる。このマルチプレク
サ７は、図６に示したＭＯＳトランジスタＱＰ0〜ＱＰk
の回路に対応する。また、センスアンプ群６と出力回路
８は、図６に示した多数のセンスアンプ１０１と出力バ
ッファ１０２に対応する。したがって、通常アクセスモ
ードでは、第１群のアドレス信号Ａi+1〜Ａjを指定する
ことにより、メモリアレイ５からセンスアンプ群６によ
り多数のデータＤが読み出され、マルチプレクサ７で選
択された１組のデータＤ0〜Ｄnが出力回路８を介して出
力される。また、高速アクセスモードでは、この後に第
２群のアドレス信号Ａ0〜Ａiのみを順次切り換えること
により、既にセンスアンプ群６で読み出され確定された
データが順に出力回路８を介して出力される。
【００１０】上記第１群アドレス入力回路１から出力さ
れる行アドレスと列アドレスは、アドレス変化検出回路
９にも送られるようになっている。アドレス変化検出回
路９は、図９に示すように、アドレス信号Ａi+1〜Ａjの
各ビットをそれぞれ一致検出回路９１に入力すると共
に、これらの一致検出回路９１の出力を多入力ＮＯＲ回
路９５にそれぞれ入力し、この多入力ＮＯＲ回路９５の
出力をアドレス変化検出信号ＡＴＤバーとしている。一
致検出回路９１は、アドレス信号Ａi+1〜Ａjのいずれか
のビットが変化した場合にのみ、遅延回路９１ａの遅延
期間だけ排他的論理和回路９１ｂの出力がＨレベルとな
る。また、多入力ＮＯＲ回路９５は、一致検出回路９１
の出力が１つでもＨレベルになると、Ｈレベル（アクテ
ィブ）となるアドレス変化検出信号ＡＴＤバーを出力す
るようになっている。また、このアドレス変化検出信号
ＡＴＤバーは、図１０に示すように、遅延回路９６によ
る遅延を与えたものとそのままのものをＡＮＤ回路９７
に通して待機信号ＭＩＳＳバーに変換し、このアドレス
変化検出回路９から外部に出力されるようになってい
る。遅延回路９６とＡＮＤ回路９７は、アドレス変化検
出信号ＡＴＤバーのパルス幅を引き伸ばすための回路で
あり、これによって比較的パルス幅の狭いアドレス変化
検出信号ＡＴＤバーを通常アクセスモードでのアクセス
時間よりも十分に長いパルス幅を有する待機信号ＭＩＳ
Ｓバーに変換する。
れる行アドレスと列アドレスは、アドレス変化検出回路
９にも送られるようになっている。アドレス変化検出回
路９は、図９に示すように、アドレス信号Ａi+1〜Ａjの
各ビットをそれぞれ一致検出回路９１に入力すると共
に、これらの一致検出回路９１の出力を多入力ＮＯＲ回
路９５にそれぞれ入力し、この多入力ＮＯＲ回路９５の
出力をアドレス変化検出信号ＡＴＤバーとしている。一
致検出回路９１は、アドレス信号Ａi+1〜Ａjのいずれか
のビットが変化した場合にのみ、遅延回路９１ａの遅延
期間だけ排他的論理和回路９１ｂの出力がＨレベルとな
る。また、多入力ＮＯＲ回路９５は、一致検出回路９１
の出力が１つでもＨレベルになると、Ｈレベル（アクテ
ィブ）となるアドレス変化検出信号ＡＴＤバーを出力す
るようになっている。また、このアドレス変化検出信号
ＡＴＤバーは、図１０に示すように、遅延回路９６によ
る遅延を与えたものとそのままのものをＡＮＤ回路９７
に通して待機信号ＭＩＳＳバーに変換し、このアドレス
変化検出回路９から外部に出力されるようになってい
る。遅延回路９６とＡＮＤ回路９７は、アドレス変化検
出信号ＡＴＤバーのパルス幅を引き伸ばすための回路で
あり、これによって比較的パルス幅の狭いアドレス変化
検出信号ＡＴＤバーを通常アクセスモードでのアクセス
時間よりも十分に長いパルス幅を有する待機信号ＭＩＳ
Ｓバーに変換する。
【００１１】上記構成のＲＯＭは、図１１に示すよう
に、時刻ｔ11にアドレス信号Ａi+1〜Ａjが変化して通常
アクセスモードによるアクセスが行われると、少し後の
時刻ｔ12に待機信号ＭＩＳＳバーがＬレベル（アクティ
ブ）となる。そして、十分に時間が経過した時刻ｔ13に
出力回路８から出力されるデータＤ0〜Ｄnが確定される
と共に、その少し後の時刻ｔ14に待機信号ＭＩＳＳバー
がＨレベルに戻る。また、高速アクセスモードによるア
クセス時には、図１２の時刻ｔ21〜ｔ24に示すように、
第１群のアドレス信号Ａi+1〜Ａjを一定にしたままで、
第２群のアドレス信号Ａ0〜Ａiのみを順に変化させれ
ば、出力回路８から比較的短時間に順次データＤ0〜Ｄn
を繰り返し出力させることができる。
に、時刻ｔ11にアドレス信号Ａi+1〜Ａjが変化して通常
アクセスモードによるアクセスが行われると、少し後の
時刻ｔ12に待機信号ＭＩＳＳバーがＬレベル（アクティ
ブ）となる。そして、十分に時間が経過した時刻ｔ13に
出力回路８から出力されるデータＤ0〜Ｄnが確定される
と共に、その少し後の時刻ｔ14に待機信号ＭＩＳＳバー
がＨレベルに戻る。また、高速アクセスモードによるア
クセス時には、図１２の時刻ｔ21〜ｔ24に示すように、
第１群のアドレス信号Ａi+1〜Ａjを一定にしたままで、
第２群のアドレス信号Ａ0〜Ａiのみを順に変化させれ
ば、出力回路８から比較的短時間に順次データＤ0〜Ｄn
を繰り返し出力させることができる。
【００１２】したがって、マイクロプロセッサのＲＥＡ
ＤＹバー端子やＷＡＩＴバー端子などに上記待機信号Ｍ
ＩＳＳバーを入力して上記ＲＯＭにアクセスを行えば、
図１３に示すように、最初のクロックサイクルＴ1の開
始時にアドレス信号Ａi+1〜Ａjが変化すると、その少し
後に待機信号ＭＩＳＳバーがＬレベル（アクティブ）と
なる。そして、このクロックサイクルＴ1の終了時に待
機信号ＭＩＳＳバーを確認し、これがＨレベルとなるま
でクロックサイクルＴ2を待機サイクルとして繰り返し
挿入する。図１３では、その後２回のクロックサイクル
Ｔ2が挿入され、２回目のクロックサイクルＴ2の最後に
待機信号ＭＩＳＳバーがＨレベルとなっていることか
ら、ここでクロックサイクルＴ2の挿入を停止して、デ
ータＤ0〜Ｄnをマイクロプロセッサに読み込みアクセス
を終了している。このため、マイクロプロセッサは、Ｒ
ＯＭのアクセス時間がどのような長さであるかを考慮す
る必要がなくなる。また、高速アクセスモードによるア
クセスが行われた場合には、待機信号ＭＩＳＳバーがＨ
レベル（非アクティブ）のままとなるので、直ちにデー
タＤ0〜Ｄnを読み込み迅速なアクセスが可能となる。こ
のため、マイクロプロセッサは、アクセスモードを考慮
することなく、アドレス信号の条件が揃えば自動的に高
速アクセスを行うことができるようになる。
ＤＹバー端子やＷＡＩＴバー端子などに上記待機信号Ｍ
ＩＳＳバーを入力して上記ＲＯＭにアクセスを行えば、
図１３に示すように、最初のクロックサイクルＴ1の開
始時にアドレス信号Ａi+1〜Ａjが変化すると、その少し
後に待機信号ＭＩＳＳバーがＬレベル（アクティブ）と
なる。そして、このクロックサイクルＴ1の終了時に待
機信号ＭＩＳＳバーを確認し、これがＨレベルとなるま
でクロックサイクルＴ2を待機サイクルとして繰り返し
挿入する。図１３では、その後２回のクロックサイクル
Ｔ2が挿入され、２回目のクロックサイクルＴ2の最後に
待機信号ＭＩＳＳバーがＨレベルとなっていることか
ら、ここでクロックサイクルＴ2の挿入を停止して、デ
ータＤ0〜Ｄnをマイクロプロセッサに読み込みアクセス
を終了している。このため、マイクロプロセッサは、Ｒ
ＯＭのアクセス時間がどのような長さであるかを考慮す
る必要がなくなる。また、高速アクセスモードによるア
クセスが行われた場合には、待機信号ＭＩＳＳバーがＨ
レベル（非アクティブ）のままとなるので、直ちにデー
タＤ0〜Ｄnを読み込み迅速なアクセスが可能となる。こ
のため、マイクロプロセッサは、アクセスモードを考慮
することなく、アドレス信号の条件が揃えば自動的に高
速アクセスを行うことができるようになる。
【００１３】
【発明が解決しようとする課題】ところが、従来のアド
レス変化検出回路９が生成する待機信号ＭＩＳＳバー
は、Ｌレベル（アクティブ）となるパルス幅が図９や図
１０に示した遅延回路９１ａや遅延回路９５ａや遅延回
路９６の遅延時間によって定まる。しかし、このように
インバータの組み合わせなどによって構成した遅延回路
９１ａ，９５ａ，９６は、製造プロセスのバラツキある
いは電源電圧、周囲温度などに応じて遅延時間に比較的
大きな誤差が生じる。また、ＲＯＭのアクセス時間も製
造プロセスのバラツキあるいは電源電圧、周囲温度など
に応じて変動する。このため、製造プロセスのバラツキ
によってアクセス時間が最長となり遅延時間が最短とな
った場合にも、待機信号ＭＩＳＳバーがこのアクセス時
間よりも長い時間Ｌレベル（アクティブ）となるように
するために、従来は、遅延回路９１ａ，９５ａ，９６に
大きなマージンを設定して遅延時間が十分に大きくなる
ように設計していた。
レス変化検出回路９が生成する待機信号ＭＩＳＳバー
は、Ｌレベル（アクティブ）となるパルス幅が図９や図
１０に示した遅延回路９１ａや遅延回路９５ａや遅延回
路９６の遅延時間によって定まる。しかし、このように
インバータの組み合わせなどによって構成した遅延回路
９１ａ，９５ａ，９６は、製造プロセスのバラツキある
いは電源電圧、周囲温度などに応じて遅延時間に比較的
大きな誤差が生じる。また、ＲＯＭのアクセス時間も製
造プロセスのバラツキあるいは電源電圧、周囲温度など
に応じて変動する。このため、製造プロセスのバラツキ
によってアクセス時間が最長となり遅延時間が最短とな
った場合にも、待機信号ＭＩＳＳバーがこのアクセス時
間よりも長い時間Ｌレベル（アクティブ）となるように
するために、従来は、遅延回路９１ａ，９５ａ，９６に
大きなマージンを設定して遅延時間が十分に大きくなる
ように設計していた。
【００１４】したがって、従来は、待機信号ＭＩＳＳバ
ーが必要以上に長い時間に設定されているために、通常
アクセスモードによるアクセスのたびに、マイクロプロ
セッサなどの待機時間が長くなり、システムのパフォー
マンスが低下するという問題が生じていた。
ーが必要以上に長い時間に設定されているために、通常
アクセスモードによるアクセスのたびに、マイクロプロ
セッサなどの待機時間が長くなり、システムのパフォー
マンスが低下するという問題が生じていた。
【００１５】本発明は、上記従来の問題を解決するもの
で、外部のクロック信号をカウントして待機信号の時間
を定めることにより、待機信号が不必要に長くなること
のない半導体記憶装置を提供することを目的とする。
で、外部のクロック信号をカウントして待機信号の時間
を定めることにより、待機信号が不必要に長くなること
のない半導体記憶装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の半導体記憶装置
は、データの読み出し要求があってから該データの外部
出力が確定されるまでの間にアクティブとなる待機信号
を出力する待機信号出力手段が設けられた半導体記憶装
置において、該待機信号出力手段が待機信号をアクティ
ブとした場合に、外部から入力されるクロック信号を所
定数までカウントするカウント手段と、該カウント手段
が所定数のカウントを終了すると、該待機信号出力手段
が出力する待機信号を非アクティブに戻す待機信号停止
手段とが設けられており、そのことにより上記目的が達
成される。
は、データの読み出し要求があってから該データの外部
出力が確定されるまでの間にアクティブとなる待機信号
を出力する待機信号出力手段が設けられた半導体記憶装
置において、該待機信号出力手段が待機信号をアクティ
ブとした場合に、外部から入力されるクロック信号を所
定数までカウントするカウント手段と、該カウント手段
が所定数のカウントを終了すると、該待機信号出力手段
が出力する待機信号を非アクティブに戻す待機信号停止
手段とが設けられており、そのことにより上記目的が達
成される。
【００１７】また、好ましくは、本発明の半導体記憶装
置において、データの読み出し要求があってから該デー
タの外部出力が確定されるまでのアクセス時間が長短２
種類以上あり、少なくともアクセス時間が長いデータの
読み出し要求があった場合に、待機信号出力手段がこの
アクセス時間が経過するまでの間アクティブとなる待機
信号を外部に出力する半導体記憶装置において、該待機
信号出力手段が待機信号の出力を開始した場合に、外部
から入力されるクロック信号を所定数までカウントする
カウント手段と、該カウント手段が所定数のカウントを
終了すると、該待機信号出力手段が出力する待機信号を
非アクティブに戻す待機信号停止手段とが設けられる。
置において、データの読み出し要求があってから該デー
タの外部出力が確定されるまでのアクセス時間が長短２
種類以上あり、少なくともアクセス時間が長いデータの
読み出し要求があった場合に、待機信号出力手段がこの
アクセス時間が経過するまでの間アクティブとなる待機
信号を外部に出力する半導体記憶装置において、該待機
信号出力手段が待機信号の出力を開始した場合に、外部
から入力されるクロック信号を所定数までカウントする
カウント手段と、該カウント手段が所定数のカウントを
終了すると、該待機信号出力手段が出力する待機信号を
非アクティブに戻す待機信号停止手段とが設けられる。
【００１８】さらに、好ましくは、本発明の半導体記憶
装置において、第１群と第２群のアドレス信号を入力
し、第１群のアドレス信号によって選択された複数のア
ドレスのメモリセルに記憶されたデータを一括して読み
出しそれぞれセンスアンプによって内部的に確定させる
と共に、第２群のアドレス信号によって選択されたセン
スアンプのデータを外部に出力することができる半導体
記憶装置において、第１群のアドレス信号が変化したこ
とを検出するアドレス変化検出手段と、該アドレス変化
検出手段が第１群のアドレス信号の変化を検出した場合
に、外部から入力されるクロック信号を所定数までカウ
ントするカウント手段と、該カウント手段がカウントを
開始してから終了するまでの間にアクティブとなる待機
信号を外部に出力する待機信号出力手段とが設けられ
る。
装置において、第１群と第２群のアドレス信号を入力
し、第１群のアドレス信号によって選択された複数のア
ドレスのメモリセルに記憶されたデータを一括して読み
出しそれぞれセンスアンプによって内部的に確定させる
と共に、第２群のアドレス信号によって選択されたセン
スアンプのデータを外部に出力することができる半導体
記憶装置において、第１群のアドレス信号が変化したこ
とを検出するアドレス変化検出手段と、該アドレス変化
検出手段が第１群のアドレス信号の変化を検出した場合
に、外部から入力されるクロック信号を所定数までカウ
ントするカウント手段と、該カウント手段がカウントを
開始してから終了するまでの間にアクティブとなる待機
信号を外部に出力する待機信号出力手段とが設けられ
る。
【００１９】以下作用について説明する。
【００２０】請求項１の構成により、カウント手段が外
部のクロック信号をカウントするので、待機信号を正確
に一定時間だけアクティブにすることができる。ここ
で、従来のようにインバータなどを組み合わせた遅延回
路を用いて待機信号をアクティブとする期間を定める場
合には、製造時のバラツキによるマージンを見込んでこ
の遅延回路の遅延時間を長い目に設計する必要がある。
これに対して、本発明により待機信号をアクティブとす
る時間を正確にカウントできるようになれば、この待機
信号が必要以上に長期間にわたってアクティブとなり、
マイクロプロセッサなどが無駄に待機させられるような
ことがなくなる。
部のクロック信号をカウントするので、待機信号を正確
に一定時間だけアクティブにすることができる。ここ
で、従来のようにインバータなどを組み合わせた遅延回
路を用いて待機信号をアクティブとする期間を定める場
合には、製造時のバラツキによるマージンを見込んでこ
の遅延回路の遅延時間を長い目に設計する必要がある。
これに対して、本発明により待機信号をアクティブとす
る時間を正確にカウントできるようになれば、この待機
信号が必要以上に長期間にわたってアクティブとなり、
マイクロプロセッサなどが無駄に待機させられるような
ことがなくなる。
【００２１】請求項２は、例えば通常アクセスモードと
ページモードなどの高速アクセスモードを備え、アクセ
ス時間が長い通常アクセスモードの場合にのみ待機信号
をアクティブとする半導体記憶装置の場合を示す。ま
た、請求項３は、アドレス信号を第１群と第２群に分け
て、第１群のアドレス信号により例えば１ページ分のメ
モリセルのデータを一括して読み出すことができる半導
体記憶装置の場合を示す。これらの場合にも、待機信号
をアクティブとする時間を正確にカウントしてマイクロ
プロセッサなどを無駄に待たせることがないようにでき
る。
ページモードなどの高速アクセスモードを備え、アクセ
ス時間が長い通常アクセスモードの場合にのみ待機信号
をアクティブとする半導体記憶装置の場合を示す。ま
た、請求項３は、アドレス信号を第１群と第２群に分け
て、第１群のアドレス信号により例えば１ページ分のメ
モリセルのデータを一括して読み出すことができる半導
体記憶装置の場合を示す。これらの場合にも、待機信号
をアクティブとする時間を正確にカウントしてマイクロ
プロセッサなどを無駄に待たせることがないようにでき
る。
【００２２】
【発明の実施の形態】以下、本発明の実施形態について
説明する。
説明する。
【００２３】図１〜図５は本発明の一実施形態を示すも
のであって、図１は高速アクセスモードを備えたＲＯＭ
の構成を示すブロック図、図２はアドレス変化検出回路
におけるアドレス変化検出部の構成を示すブロック図、
図３はアドレス変化検出回路における待機信号生成部の
構成を示すブロック図、図４は通常アクセスモード時の
各クロックサイクルの動作を示すタイムチャート、図５
は高速アクセスモード時の各クロックサイクルの動作を
示すタイムチャートである。なお、図６〜図１３に示し
た従来例と同様の機能を有する構成部材には同じ番号を
付記する。
のであって、図１は高速アクセスモードを備えたＲＯＭ
の構成を示すブロック図、図２はアドレス変化検出回路
におけるアドレス変化検出部の構成を示すブロック図、
図３はアドレス変化検出回路における待機信号生成部の
構成を示すブロック図、図４は通常アクセスモード時の
各クロックサイクルの動作を示すタイムチャート、図５
は高速アクセスモード時の各クロックサイクルの動作を
示すタイムチャートである。なお、図６〜図１３に示し
た従来例と同様の機能を有する構成部材には同じ番号を
付記する。
【００２４】本実施形態では、ページモードによる高速
アクセスモードを備えたＲＯＭについて説明する。この
ＲＯＭは、ｊ＋１ビットのアドレス信号Ａ0〜Ａjを、上
位側の第１群のアドレス信号Ａi+1〜Ａjと下位側の第２
群のアドレス信号Ａ0〜Ａiとに分けると共に、第１群の
アドレス信号Ａi+1〜Ａjを変化させてアクセスを行った
場合には通常アクセスモードで読み出し動作を行い、第
２群のアドレス信号Ａ0〜Ａiのみを変化させてアクセス
を行った場合には高速アクセスモードとするようになっ
ている。
アクセスモードを備えたＲＯＭについて説明する。この
ＲＯＭは、ｊ＋１ビットのアドレス信号Ａ0〜Ａjを、上
位側の第１群のアドレス信号Ａi+1〜Ａjと下位側の第２
群のアドレス信号Ａ0〜Ａiとに分けると共に、第１群の
アドレス信号Ａi+1〜Ａjを変化させてアクセスを行った
場合には通常アクセスモードで読み出し動作を行い、第
２群のアドレス信号Ａ0〜Ａiのみを変化させてアクセス
を行った場合には高速アクセスモードとするようになっ
ている。
【００２５】図１に示すように、第１群のアドレス信号
Ａi+1〜Ａjは、第１群アドレス入力回路１に入力され、
第２群のアドレス信号Ａ0〜Ａiは、第２群アドレス入力
回路２に入力されるようになっている。第１群アドレス
入力回路１に入力された第１群のアドレス信号Ａi+1〜
Ａjは、さらに上位の行アドレスと下位の桁アドレスと
に分けられて、それぞれＸデコーダ３とＹデコーダ４に
送られる。したがって、メモリアレイ５では、Ｘデコー
ダ３によって選択されたワード線上のメモリセルのう
ち、Ｙデコーダ４によって選択された複数のビット線に
接続されるメモリセルのデータのみがセンスアンプ群６
によって読み出される。そして、このセンスアンプ群６
の出力のうち、第２群アドレス入力回路２に入力された
第２群のアドレス信号Ａ0〜Ａiに基づいてマルチプレク
サ７によって選択された出力のみが出力回路８に接続さ
れ、外部にｎ＋１ビットの読み出しデータＤ0〜Ｄnとし
て出力される。
Ａi+1〜Ａjは、第１群アドレス入力回路１に入力され、
第２群のアドレス信号Ａ0〜Ａiは、第２群アドレス入力
回路２に入力されるようになっている。第１群アドレス
入力回路１に入力された第１群のアドレス信号Ａi+1〜
Ａjは、さらに上位の行アドレスと下位の桁アドレスと
に分けられて、それぞれＸデコーダ３とＹデコーダ４に
送られる。したがって、メモリアレイ５では、Ｘデコー
ダ３によって選択されたワード線上のメモリセルのう
ち、Ｙデコーダ４によって選択された複数のビット線に
接続されるメモリセルのデータのみがセンスアンプ群６
によって読み出される。そして、このセンスアンプ群６
の出力のうち、第２群アドレス入力回路２に入力された
第２群のアドレス信号Ａ0〜Ａiに基づいてマルチプレク
サ７によって選択された出力のみが出力回路８に接続さ
れ、外部にｎ＋１ビットの読み出しデータＤ0〜Ｄnとし
て出力される。
【００２６】上記第１群アドレス入力回路１から出力さ
れるアドレス信号Ａi+1〜Ａjは、アドレス変化検出回路
９にも送られるようになっている。アドレス変化検出回
路９は、待機信号ＭＩＳＳバーを生成し外部に出力する
回路であり、外部のクロック信号ＣＬＫも入力されるよ
うになっている。即ち、このアドレス変化検出回路９
は、図２に示すように、アドレス信号Ａi+1〜Ａjの各ビ
ットをそれぞれ一致検出回路９１に入力すると共に、こ
れらの一致検出回路９１の出力を多入力ＯＲ回路９２に
それぞれ入力し、この多入力ＯＲ回路９２の出力をアド
レス変化検出信号ＡＴＤとしている。一致検出回路９１
は、複数のインバータを組み合わせた遅延回路９１ａと
排他的論理和回路９１ｂとによって構成され、アドレス
信号Ａi+1〜Ａjの入力ビットが変化した場合にのみ、遅
延回路９１ａの遅延期間だけ排他的論理和回路９１ｂの
出力がＨレベルとなる。また、多入力ＯＲ回路９２は、
多数のＮチャンネルのＭＯＳトランジスタ９２ａと、プ
ルアップ用のＰチャンネルのＭＯＳトランジスタ９２ｂ
と、インバータ９２ｃとからなり、アドレス信号Ａi+1
〜Ａjのいずれかのビットが変化することにより一致検
出回路９１の出力が１つでもＨレベルになると、Ｈレベ
ルのアドレス変化検出信号ＡＴＤを出力するようになっ
ている。
れるアドレス信号Ａi+1〜Ａjは、アドレス変化検出回路
９にも送られるようになっている。アドレス変化検出回
路９は、待機信号ＭＩＳＳバーを生成し外部に出力する
回路であり、外部のクロック信号ＣＬＫも入力されるよ
うになっている。即ち、このアドレス変化検出回路９
は、図２に示すように、アドレス信号Ａi+1〜Ａjの各ビ
ットをそれぞれ一致検出回路９１に入力すると共に、こ
れらの一致検出回路９１の出力を多入力ＯＲ回路９２に
それぞれ入力し、この多入力ＯＲ回路９２の出力をアド
レス変化検出信号ＡＴＤとしている。一致検出回路９１
は、複数のインバータを組み合わせた遅延回路９１ａと
排他的論理和回路９１ｂとによって構成され、アドレス
信号Ａi+1〜Ａjの入力ビットが変化した場合にのみ、遅
延回路９１ａの遅延期間だけ排他的論理和回路９１ｂの
出力がＨレベルとなる。また、多入力ＯＲ回路９２は、
多数のＮチャンネルのＭＯＳトランジスタ９２ａと、プ
ルアップ用のＰチャンネルのＭＯＳトランジスタ９２ｂ
と、インバータ９２ｃとからなり、アドレス信号Ａi+1
〜Ａjのいずれかのビットが変化することにより一致検
出回路９１の出力が１つでもＨレベルになると、Ｈレベ
ルのアドレス変化検出信号ＡＴＤを出力するようになっ
ている。
【００２７】また、上記アドレス変化検出回路９は、図
３に示すように、カウンタ回路９３とＮＯＲ回路９４と
が設けられている。カウンタ回路９３は、データ入力Ｄ
に常時Ｌレベルが入力され、アドレス変化検出信号ＡＴ
ＤがＨレベルになると出力Ｑ1をＨレベルにセットする
フリップフロップ９３ａと、このフリップフロップ９３
ａの出力Ｑ1をデータ入力Ｄに入力し、アドレス変化検
出信号ＡＴＤがＨレベルになると出力Ｑ2をＬレベルに
リセットするフリップフロップ９３ｂとからなる。ま
た、これらのフリップフロップ９３ａ，９３ｂは、共に
クロック信号ＣＬＫをクロック入力φに入力し、このク
ロック信号ＣＬＫをカウントするようになっている。そ
して、これらのフリップフロップ９３ａ，９３ｂの出力
Ｑ1，Ｑ2がＮＯＲ回路９４を介して上記待機信号ＭＩＳ
Ｓバーとなる。したがって、この待機信号ＭＩＳＳバー
は、フリップフロップ９３ａ，９３ｂのいずれかの出力
Ｑ1，Ｑ2がＨレベルのときに、Ｈレベル（アクティブ）
となる。
３に示すように、カウンタ回路９３とＮＯＲ回路９４と
が設けられている。カウンタ回路９３は、データ入力Ｄ
に常時Ｌレベルが入力され、アドレス変化検出信号ＡＴ
ＤがＨレベルになると出力Ｑ1をＨレベルにセットする
フリップフロップ９３ａと、このフリップフロップ９３
ａの出力Ｑ1をデータ入力Ｄに入力し、アドレス変化検
出信号ＡＴＤがＨレベルになると出力Ｑ2をＬレベルに
リセットするフリップフロップ９３ｂとからなる。ま
た、これらのフリップフロップ９３ａ，９３ｂは、共に
クロック信号ＣＬＫをクロック入力φに入力し、このク
ロック信号ＣＬＫをカウントするようになっている。そ
して、これらのフリップフロップ９３ａ，９３ｂの出力
Ｑ1，Ｑ2がＮＯＲ回路９４を介して上記待機信号ＭＩＳ
Ｓバーとなる。したがって、この待機信号ＭＩＳＳバー
は、フリップフロップ９３ａ，９３ｂのいずれかの出力
Ｑ1，Ｑ2がＨレベルのときに、Ｈレベル（アクティブ）
となる。
【００２８】まず上記構成のＲＯＭの通常アクセスモー
ドによる読み出し動作を説明する。図４に示すように、
最初のクロックサイクルＴ1の開始時にアドレス信号Ａi
+1〜Ａjとアドレス信号Ａ0〜Ａiが変化すると、アドレ
ス信号Ａi+1〜Ａjが“＃Ｎ”から“＃Ｍ”に変わること
によりいずれかのビットが変化するので、アドレス変化
検出回路９のいずれかの一致検出回路９１の出力がＨレ
ベルとなり、多入力ＯＲ回路９２から出力されるアドレ
ス変化検出信号ＡＴＤが短期間だけＨレベルとなる。す
ると、このアドレス変化検出信号ＡＴＤがＨレベルとな
ることにより、カウンタ回路９３のフリップフロップ９
３ａがセットされて出力Ｑ1がＨレベルになる。ただ
し、フリップフロップ９３ｂは、リセットされるので、
出力Ｑ2はＬレベルのままである。また、フリップフロ
ップ９３ａの出力Ｑ1がＨレベルになるので、ＮＯＲ回
路９４から出力される待機信号ＭＩＳＳバーもＬレベル
（アクティブ）となる。
ドによる読み出し動作を説明する。図４に示すように、
最初のクロックサイクルＴ1の開始時にアドレス信号Ａi
+1〜Ａjとアドレス信号Ａ0〜Ａiが変化すると、アドレ
ス信号Ａi+1〜Ａjが“＃Ｎ”から“＃Ｍ”に変わること
によりいずれかのビットが変化するので、アドレス変化
検出回路９のいずれかの一致検出回路９１の出力がＨレ
ベルとなり、多入力ＯＲ回路９２から出力されるアドレ
ス変化検出信号ＡＴＤが短期間だけＨレベルとなる。す
ると、このアドレス変化検出信号ＡＴＤがＨレベルとな
ることにより、カウンタ回路９３のフリップフロップ９
３ａがセットされて出力Ｑ1がＨレベルになる。ただ
し、フリップフロップ９３ｂは、リセットされるので、
出力Ｑ2はＬレベルのままである。また、フリップフロ
ップ９３ａの出力Ｑ1がＨレベルになるので、ＮＯＲ回
路９４から出力される待機信号ＭＩＳＳバーもＬレベル
（アクティブ）となる。
【００２９】次のクロックサイクルＴ2の開始時には、
待機信号ＭＩＳＳバーがＬレベル（アクティブ）となる
ので、マイクロプロセッサなどは、このクロックサイク
ルＴ2を待機サイクルとし、センスアンプ群６が読み出
しデータを確定するまでの時間待機する。また、このク
ロックサイクルＴ2のクロック信号ＣＬＫの立ち上がり
時には、フリップフロップ９３ａの出力Ｑ1がＬレベル
に戻るが、フリップフロップ９３ｂの出力Ｑ2がＨレベ
ルに変化するので、待機信号ＭＩＳＳバーのＬレベルは
維持される。そして、さらに次のクロックサイクルＴ2
の開始時にも待機信号ＭＩＳＳバーがＬレベルとなるの
で、再度このクロックサイクルＴ2を待機サイクルとす
る。また、このクロックサイクルＴ2のクロック信号Ｃ
ＬＫの立ち上がり時には、フリップフロップ９３ａ，９
３ｂの出力Ｑ1，Ｑ2が共にＬレベルとなるので、待機信
号ＭＩＳＳバーがＨレベルに変化する。したがって、こ
のクロックサイクルＴ2の終了時には、待機信号ＭＩＳ
ＳバーがＨレベル（非アクティブ）となるので、このＲ
ＯＭから出力されるデータＤ0〜Ｄnをマイクロプロセッ
サの内部などに取り込む。
待機信号ＭＩＳＳバーがＬレベル（アクティブ）となる
ので、マイクロプロセッサなどは、このクロックサイク
ルＴ2を待機サイクルとし、センスアンプ群６が読み出
しデータを確定するまでの時間待機する。また、このク
ロックサイクルＴ2のクロック信号ＣＬＫの立ち上がり
時には、フリップフロップ９３ａの出力Ｑ1がＬレベル
に戻るが、フリップフロップ９３ｂの出力Ｑ2がＨレベ
ルに変化するので、待機信号ＭＩＳＳバーのＬレベルは
維持される。そして、さらに次のクロックサイクルＴ2
の開始時にも待機信号ＭＩＳＳバーがＬレベルとなるの
で、再度このクロックサイクルＴ2を待機サイクルとす
る。また、このクロックサイクルＴ2のクロック信号Ｃ
ＬＫの立ち上がり時には、フリップフロップ９３ａ，９
３ｂの出力Ｑ1，Ｑ2が共にＬレベルとなるので、待機信
号ＭＩＳＳバーがＨレベルに変化する。したがって、こ
のクロックサイクルＴ2の終了時には、待機信号ＭＩＳ
ＳバーがＨレベル（非アクティブ）となるので、このＲ
ＯＭから出力されるデータＤ0〜Ｄnをマイクロプロセッ
サの内部などに取り込む。
【００３０】ここで、本実施形態のＲＯＭは、２回のク
ロックサイクルＴ2の期間を経過すれば、メモリアレイ
５のメモリセルに記憶されたデータがセンスアンプ群６
によって確実に確定されて読み出されるものとする。ま
た、２回のクロックサイクルＴ2の期間ではデータが確
定されるまでの時間が不足する場合には、カウンタ回路
９３のフリップフロップ９３ａ，９３ｂの段数を増加さ
せることにより、待機信号ＭＩＳＳバーがＬレベル（ア
クティブ）となる期間を増加させることができる。
ロックサイクルＴ2の期間を経過すれば、メモリアレイ
５のメモリセルに記憶されたデータがセンスアンプ群６
によって確実に確定されて読み出されるものとする。ま
た、２回のクロックサイクルＴ2の期間ではデータが確
定されるまでの時間が不足する場合には、カウンタ回路
９３のフリップフロップ９３ａ，９３ｂの段数を増加さ
せることにより、待機信号ＭＩＳＳバーがＬレベル（ア
クティブ）となる期間を増加させることができる。
【００３１】また、上記ＲＯＭの高速アクセスモードに
よる読み出し動作を説明する。図５に示すように、最初
のクロックサイクルＴ1の開始時に第１群のアドレス信
号Ａi+1〜Ａjが変化せず、第２群のアドレス信号Ａ0〜
Ａiのみが変化すると、マルチプレクサ７が切り替わっ
てセンスアンプ群６の他の出力が出力回路８に接続され
る。したがって、先の通常アクセスモード時に既にセン
スアンプ群６に読み出されて確定されていたデータが出
力回路８から出力されるので、この最初のクロックサイ
クルＴ1の終了時にはデータＤ0〜Ｄnが既に確定され
る。そして、この場合には、アドレス変化検出信号ＡＴ
ＤもＬレベル（非アクティブ）のままとなり、待機信号
ＭＩＳＳバーもＨレベル（非アクティブ）のままとなる
ので、マイクロプロセッサなどは、待機サイクルを挿入
することなく、直ちにこのＲＯＭから出力されるデータ
Ｄ0〜Ｄnをマイクロプロセッサの内部などに取り込むこ
とができる。
よる読み出し動作を説明する。図５に示すように、最初
のクロックサイクルＴ1の開始時に第１群のアドレス信
号Ａi+1〜Ａjが変化せず、第２群のアドレス信号Ａ0〜
Ａiのみが変化すると、マルチプレクサ７が切り替わっ
てセンスアンプ群６の他の出力が出力回路８に接続され
る。したがって、先の通常アクセスモード時に既にセン
スアンプ群６に読み出されて確定されていたデータが出
力回路８から出力されるので、この最初のクロックサイ
クルＴ1の終了時にはデータＤ0〜Ｄnが既に確定され
る。そして、この場合には、アドレス変化検出信号ＡＴ
ＤもＬレベル（非アクティブ）のままとなり、待機信号
ＭＩＳＳバーもＨレベル（非アクティブ）のままとなる
ので、マイクロプロセッサなどは、待機サイクルを挿入
することなく、直ちにこのＲＯＭから出力されるデータ
Ｄ0〜Ｄnをマイクロプロセッサの内部などに取り込むこ
とができる。
【００３２】以上説明したように、本実施形態のＲＯＭ
によれば、通常アクセスモード時にクロック信号ＣＬＫ
をカウントすることにより、待機信号ＭＩＳＳバーを正
確に一定時間だけアクティブにすることができる。この
ため、従来のようにインバータなどを組み合わせた遅延
回路を用いて待機信号をアクティブとする期間を定める
ことにより製造時のバラツキを考慮して遅延時間を長い
目に設計する必要がなくなるので、この待機信号ＭＩＳ
Ｓバーが必要以上に長期間にわたってアクティブとな
り、マイクロプロセッサなどが無駄に待機させられるよ
うなことがなくなる。
によれば、通常アクセスモード時にクロック信号ＣＬＫ
をカウントすることにより、待機信号ＭＩＳＳバーを正
確に一定時間だけアクティブにすることができる。この
ため、従来のようにインバータなどを組み合わせた遅延
回路を用いて待機信号をアクティブとする期間を定める
ことにより製造時のバラツキを考慮して遅延時間を長い
目に設計する必要がなくなるので、この待機信号ＭＩＳ
Ｓバーが必要以上に長期間にわたってアクティブとな
り、マイクロプロセッサなどが無駄に待機させられるよ
うなことがなくなる。
【００３３】なお、本実施形態では、ＲＯＭに本発明を
実施した場合について説明したが、ＥＰＲＯＭやＤＲＡ
Ｍなどの他の半導体記憶装置にも同様に実施することが
できる。
実施した場合について説明したが、ＥＰＲＯＭやＤＲＡ
Ｍなどの他の半導体記憶装置にも同様に実施することが
できる。
【００３４】
【発明の効果】以上のように本発明の半導体記憶装置に
よれば、外部のクロック信号をカウントすることによ
り、待機信号を正確に一定時間だけアクティブにできる
ので、この待機信号が必要以上に長期間にわたってアク
ティブとなり、マイクロプロセッサなどが無駄に待機さ
せられるようなことがなくなる。
よれば、外部のクロック信号をカウントすることによ
り、待機信号を正確に一定時間だけアクティブにできる
ので、この待機信号が必要以上に長期間にわたってアク
ティブとなり、マイクロプロセッサなどが無駄に待機さ
せられるようなことがなくなる。
【図１】本発明の一実施形態を示すものであって、高速
アクセスモードを備えたＲＯＭの構成を示すブロック図
である。
アクセスモードを備えたＲＯＭの構成を示すブロック図
である。
【図２】本発明の一実施形態を示すものであって、アド
レス変化検出回路におけるアドレス変化検出部の構成を
示すブロック図である。
レス変化検出回路におけるアドレス変化検出部の構成を
示すブロック図である。
【図３】本発明の一実施形態を示すものであって、アド
レス変化検出回路における待機信号生成部の構成を示す
ブロック図である。
レス変化検出回路における待機信号生成部の構成を示す
ブロック図である。
【図４】本発明の一実施形態を示すものであって、通常
アクセスモード時の各クロックサイクルの動作を示すタ
イムチャートである。
アクセスモード時の各クロックサイクルの動作を示すタ
イムチャートである。
【図５】本発明の一実施形態を示すものであって、高速
アクセスモード時の各クロックサイクルの動作を示すタ
イムチャートである。
アクセスモード時の各クロックサイクルの動作を示すタ
イムチャートである。
【図６】従来例を示すものであって、高速アクセスモー
ドを備えたＲＯＭの内部構成を示すブロック図である。
ドを備えたＲＯＭの内部構成を示すブロック図である。
【図７】従来例を示すものであって、図６のＲＯＭの動
作を示すフローチャートである。
作を示すフローチャートである。
【図８】従来例を示すものであって、高速アクセスモー
ドを備えたＲＯＭの構成を示すブロック図である。
ドを備えたＲＯＭの構成を示すブロック図である。
【図９】従来例を示すものであって、アドレス変化検出
回路におけるアドレス変化検出部の構成を示すブロック
図である。
回路におけるアドレス変化検出部の構成を示すブロック
図である。
【図１０】従来例を示すものであって、アドレス変化検
出回路における待機信号生成部の構成を示すブロック図
である。
出回路における待機信号生成部の構成を示すブロック図
である。
【図１１】従来例を示すものであって、通常アクセスモ
ード時の動作を示すタイムチャートである。
ード時の動作を示すタイムチャートである。
【図１２】従来例を示すものであって、高速アクセスモ
ード時の動作を示すタイムチャートである。
ード時の動作を示すタイムチャートである。
【図１３】従来例を示すものであって、通常アクセスモ
ード時の各クロックサイクルの動作を示すタイムチャー
トである。
ード時の各クロックサイクルの動作を示すタイムチャー
トである。
１ 第１群アドレス入力回路 ２ 第２群アドレス入力回路 ９ アドレス変化検出回路 ９１ 一致検出回路 ９２ 多入力ＯＲ回路 ９３ カウンタ回路
Claims (3)
- 【請求項１】 データの読み出し要求があってから該デ
ータの外部出力が確定されるまでの間にアクティブとな
る待機信号を出力する待機信号出力手段が設けられた半
導体記憶装置において、 該待機信号出力手段が待機信号をアクティブとした場合
に、外部から入力されるクロック信号を所定数までカウ
ントするカウント手段と、 該カウント手段が所定数のカウントを終了すると、該待
機信号出力手段が出力する待機信号を非アクティブに戻
す待機信号停止手段とが設けられた半導体記憶装置。 - 【請求項２】 データの読み出し要求があってから該デ
ータの外部出力が確定されるまでのアクセス時間が長短
２種類以上あり、少なくともアクセス時間が長いデータ
の読み出し要求があった場合に、待機信号出力手段がこ
のアクセス時間が経過するまでの間アクティブとなる待
機信号を外部に出力する半導体記憶装置において、 該待機信号出力手段が待機信号の出力を開始した場合
に、外部から入力されるクロック信号を所定数までカウ
ントするカウント手段と、 該カウント手段が所定数のカウントを終了すると、該待
機信号出力手段が出力する待機信号を非アクティブに戻
す待機信号停止手段とが設けられた半導体記憶装置。 - 【請求項３】 第１群と第２群のアドレス信号を入力
し、第１群のアドレス信号によって選択された複数のア
ドレスのメモリセルに記憶されたデータを一括して読み
出しそれぞれセンスアンプによって内部的に確定させる
と共に、第２群のアドレス信号によって選択されたセン
スアンプのデータを外部に出力することができる半導体
記憶装置において、 第１群のアドレス信号が変化したことを検出するアドレ
ス変化検出手段と、 該アドレス変化検出手段が第１群のアドレス信号の変化
を検出した場合に、外部から入力されるクロック信号を
所定数までカウントするカウント手段と、 該カウント手段がカウントを開始してから終了するまで
の間にアクティブとなる待機信号を外部に出力する待機
信号出力手段とが設けられた半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23574395A JPH0982085A (ja) | 1995-09-13 | 1995-09-13 | 半導体記憶装置 |
| TW085111060A TW321740B (ja) | 1995-09-13 | 1996-09-10 | |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23574395A JPH0982085A (ja) | 1995-09-13 | 1995-09-13 | 半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH0982085A true JPH0982085A (ja) | 1997-03-28 |
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ID=16990571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23574395A Pending JPH0982085A (ja) | 1995-09-13 | 1995-09-13 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JPH0982085A (ja) |
| KR (1) | KR100263843B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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- 1996-09-13 US US08/713,458 patent/US5831930A/en not_active Expired - Lifetime
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