JPH098237A - 差分的等周囲対を使用した精密コンデンサラダー - Google Patents
差分的等周囲対を使用した精密コンデンサラダーInfo
- Publication number
- JPH098237A JPH098237A JP8139856A JP13985696A JPH098237A JP H098237 A JPH098237 A JP H098237A JP 8139856 A JP8139856 A JP 8139856A JP 13985696 A JP13985696 A JP 13985696A JP H098237 A JPH098237 A JP H098237A
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- JP
- Japan
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- capacitor
- capacitors
- area
- differential
- array
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/212—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 精度を向上させた集積回路コンデンサアレイ
を提供する。 【解決手段】 本発明によれば、ラダーにおける各ステ
ップに対し差動対のコンデンサを使用する集積回路コン
デンサラダーが提供される。周囲が等しい正方形
（Ｃ6A）を矩形（Ｃ6B）と対構成とさせることにより、
端部要素及び角部要素の効果を相殺させることが可能で
ある。これは面積と複雑性とを増加させるが、スケーリ
ングの精度を著しく増加させる。これは、例えば、アレ
イ内の各ステップに対し対構成としたＭＯＳコンデンサ
を使用することによって行なわれ、偶数ステップの場合
には、これらのコンデンサのうちの１つが正方形として
形成され且つ他方が周囲の等しい長尺状の幅が最小の矩
形として形成される。正方形のコンデンサと矩形のコン
デンサとの間の面積差が段階的に分解されて２の羃のス
ケールを与える。
を提供する。 【解決手段】 本発明によれば、ラダーにおける各ステ
ップに対し差動対のコンデンサを使用する集積回路コン
デンサラダーが提供される。周囲が等しい正方形
（Ｃ6A）を矩形（Ｃ6B）と対構成とさせることにより、
端部要素及び角部要素の効果を相殺させることが可能で
ある。これは面積と複雑性とを増加させるが、スケーリ
ングの精度を著しく増加させる。これは、例えば、アレ
イ内の各ステップに対し対構成としたＭＯＳコンデンサ
を使用することによって行なわれ、偶数ステップの場合
には、これらのコンデンサのうちの１つが正方形として
形成され且つ他方が周囲の等しい長尺状の幅が最小の矩
形として形成される。正方形のコンデンサと矩形のコン
デンサとの間の面積差が段階的に分解されて２の羃のス
ケールを与える。
Description
【０００１】
【発明の属する技術分野】本発明はコンデンサアレイを
包含するアナログ集積回路に関するものであって、更に
詳細には、少なくとも１００：１の容量範囲を有するコ
ンデンサアレイに関するものである。
包含するアナログ集積回路に関するものであって、更に
詳細には、少なくとも１００：１の容量範囲を有するコ
ンデンサアレイに関するものである。
【０００２】
【従来の技術】集積回路コンデンサに関する公知の問題
は、それらの容量は形成した面積に対し直接的にスケー
ル即ち比例するものではないということである。端部に
おける容量はライン幅変動によって影響を受けると共
に、フリンジ電界効果によっても影響を受ける。このこ
とは非常に小さなアレイの場合には問題ではないが、ア
レイ内のコンデンサ数が増加するにしたがい益々問題と
なる。従って、２の羃によってスケールされる８個のコ
ンデンサからなるチェーンを構築せんとする場合には、
０１１１１１１１から１００００００への遷移は誤った
方向であるか、または過剰に大きなものであることを見
出す場合がある。
は、それらの容量は形成した面積に対し直接的にスケー
ル即ち比例するものではないということである。端部に
おける容量はライン幅変動によって影響を受けると共
に、フリンジ電界効果によっても影響を受ける。このこ
とは非常に小さなアレイの場合には問題ではないが、ア
レイ内のコンデンサ数が増加するにしたがい益々問題と
なる。従って、２の羃によってスケールされる８個のコ
ンデンサからなるチェーンを構築せんとする場合には、
０１１１１１１１から１００００００への遷移は誤った
方向であるか、または過剰に大きなものであることを見
出す場合がある。
【０００３】ＭＯＳコンデンサは単位面積当たりかなり
高い生の容量を与えるが、ＭＯＳコンデンサの容量は例
えばゲート酸化膜厚さ、基板ドーピング、使用されてい
る場合にはウエルドーピング、使用されている場合には
ＶＴドーピング、ライン幅変動（ポリシリコンにおける
もの及び活性区域におけるもの）、及び活性区域上にお
けるバードビークエンクローチメント（侵入）の程度に
おける変動、従って面積が活性区域パターンによって決
定されるコンデンサの容量における変動等の多数の処理
パラメータによって影響を受ける。更に、フィールド酸
化条件及び／又はチャンネルストップイオン注入におけ
る変動がバードビーク延長部下側に存在するドーピング
においてある程度の変動を発生する場合があり、このこ
ともＭＯＳコンデンサの周囲における容量に対する貢献
分にある程度の影響を有している。
高い生の容量を与えるが、ＭＯＳコンデンサの容量は例
えばゲート酸化膜厚さ、基板ドーピング、使用されてい
る場合にはウエルドーピング、使用されている場合には
ＶＴドーピング、ライン幅変動（ポリシリコンにおける
もの及び活性区域におけるもの）、及び活性区域上にお
けるバードビークエンクローチメント（侵入）の程度に
おける変動、従って面積が活性区域パターンによって決
定されるコンデンサの容量における変動等の多数の処理
パラメータによって影響を受ける。更に、フィールド酸
化条件及び／又はチャンネルストップイオン注入におけ
る変動がバードビーク延長部下側に存在するドーピング
においてある程度の変動を発生する場合があり、このこ
ともＭＯＳコンデンサの周囲における容量に対する貢献
分にある程度の影響を有している。
【０００４】このことは、特に、コンデンサラダーが非
常に一般的に使用されるアナログ・デジタル及びデジタ
ル・アナログ変換器（ＡＤＣ及びＤＡＣ）において問題
である。然しながら、同様の問題はその他の多くのアナ
ログ回路においても発生する場合がある。正確なコンデ
ンサラダーは、種々のテレコミュニケーション、ＲＦ及
びスイッチトキャパシタ回路にとって有用なものとなる
ことが可能なデジタル的に選択可能なリアクタンスを提
供する。
常に一般的に使用されるアナログ・デジタル及びデジタ
ル・アナログ変換器（ＡＤＣ及びＤＡＣ）において問題
である。然しながら、同様の問題はその他の多くのアナ
ログ回路においても発生する場合がある。正確なコンデ
ンサラダーは、種々のテレコミュニケーション、ＲＦ及
びスイッチトキャパシタ回路にとって有用なものとなる
ことが可能なデジタル的に選択可能なリアクタンスを提
供する。
【０００５】この問題を補償するために多くの試みがな
されている。例えば、１９９４年１２月１４日出願され
た米国特許出願第０８／３５６，０７５号は、コンデン
サの非線形性を補正する新規な方法を記載している。
尚、上記米国特許出願は引用によって本明細書に取込
む。
されている。例えば、１９９４年１２月１４日出願され
た米国特許出願第０８／３５６，０７５号は、コンデン
サの非線形性を補正する新規な方法を記載している。
尚、上記米国特許出願は引用によって本明細書に取込
む。
【０００６】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の点
検を解消し、コンデンサの非直線性を実効的に除去する
ことを可能としたハードウエア技術を提供することを目
的とする。
鑑みなされたものであって、上述した如き従来技術の点
検を解消し、コンデンサの非直線性を実効的に除去する
ことを可能としたハードウエア技術を提供することを目
的とする。
【０００７】
【課題を解決するための手段】本発明は、ラダーにおけ
る各ステップ即ち段階に対し差動対のコンデンサを使用
する回路アーキテクチュアを提供している。同一の周囲
を有する正方形と矩形とを対構成とすることにより、端
部要素及び角部要素の貢献分は相殺させることが可能で
ある。このことは、面積及び複雑性を追加するが、スケ
ーリングの精度を著しく向上させる（勿論、単位面積当
たりの絶対的な容量はいまだに処理変動に依存するもの
であるが、本発明は設計者が著しく増加した精度をもっ
て容量比を特定することを可能としている）。本発明
は、長尺状の薄いコンデンサは直線周囲長さに起因して
容量の貢献分において正に同一の変動を有しており、且
つ角部に依存する容量においては殆ど同一の変動を有し
ており、従ってより正方形のコンデンサの均一な中央区
域のみに起因する正味の容量が残されるという点に着目
したものである。これらの中央要素は形成した幾何学的
形状によって直接的に決定され、従って所望の割合によ
り正確に設計することが可能である。
る各ステップ即ち段階に対し差動対のコンデンサを使用
する回路アーキテクチュアを提供している。同一の周囲
を有する正方形と矩形とを対構成とすることにより、端
部要素及び角部要素の貢献分は相殺させることが可能で
ある。このことは、面積及び複雑性を追加するが、スケ
ーリングの精度を著しく向上させる（勿論、単位面積当
たりの絶対的な容量はいまだに処理変動に依存するもの
であるが、本発明は設計者が著しく増加した精度をもっ
て容量比を特定することを可能としている）。本発明
は、長尺状の薄いコンデンサは直線周囲長さに起因して
容量の貢献分において正に同一の変動を有しており、且
つ角部に依存する容量においては殆ど同一の変動を有し
ており、従ってより正方形のコンデンサの均一な中央区
域のみに起因する正味の容量が残されるという点に着目
したものである。これらの中央要素は形成した幾何学的
形状によって直接的に決定され、従って所望の割合によ
り正確に設計することが可能である。
【０００８】このことは、例えば、アレイ内の各ステッ
プに対して対構成としたＭＯＳコンデンサを使用するこ
とによって行なわれ、偶数ステップの場合には、これら
のコンデンサのうちの一つは正方形のものとして形成さ
れ、他方のものは同一の周囲を有する長尺状の最小幅の
矩形として形成される。正方形のコンデンサと細長のコ
ンデンサとの間の面積差は２の羃のスケールを与えるよ
うに段階的なものとされる（偶数ステップの場合には、
次の下位の差分対を折返すか、又は非整数寸法値を使用
することが可能である）。
プに対して対構成としたＭＯＳコンデンサを使用するこ
とによって行なわれ、偶数ステップの場合には、これら
のコンデンサのうちの一つは正方形のものとして形成さ
れ、他方のものは同一の周囲を有する長尺状の最小幅の
矩形として形成される。正方形のコンデンサと細長のコ
ンデンサとの間の面積差は２の羃のスケールを与えるよ
うに段階的なものとされる（偶数ステップの場合には、
次の下位の差分対を折返すか、又は非整数寸法値を使用
することが可能である）。
【０００９】種々の構成要素からなる容量を解析するた
めに異なる形状のコンデンサを使用することはテスト技
術において公知であるが、本発明は容量に対しての殆ど
の可変の貢献分のうちの幾つかを相殺するような態様で
異なる形状の回路の組合わせを使用している。
めに異なる形状のコンデンサを使用することはテスト技
術において公知であるが、本発明は容量に対しての殆ど
の可変の貢献分のうちの幾つかを相殺するような態様で
異なる形状の回路の組合わせを使用している。
【００１０】
【発明の実施の形態】図１はこのような差動対のコンデ
ンサの概略を示している。左側の要素Ｃ6Aは面積８１λ
2 （尚、λは最小の幾何学的形状）及び周囲３６λを有
している。右側要素Ｃ6Bはその面積が１７λ2 であり且
つ周囲が３６λである。その結果得られる差分的組合わ
せＣ6 は正味の実効面積６４λ2 及び周囲０λを有して
いる。最も面積を節約する態様で本発明を使用する態様
は、差分対の一方のコンデンサＣnAに対して正方形を使
用し、且つ該差分対の他方の要素に対して最小幅の直線
的容量ＣnBを使用することである。１側部がｎ＋１単位
である正方形はその面積がｎ2 ＋２Ｎ＋１であり且つそ
の周囲が４ｎ＋４である。同一の周囲は、幅が１単位で
あり且つ長さが（２ｎ＋１）単位である幅狭のコンデン
サＣnBによって得ることが可能であり、従って形成され
る面積は２ｎ＋１である。従って、これら２つの間の差
は、正味の実効面積がｎ2 であり且つ正味の実効周囲貢
献分が０である等価コンデンサを形成する。
ンサの概略を示している。左側の要素Ｃ6Aは面積８１λ
2 （尚、λは最小の幾何学的形状）及び周囲３６λを有
している。右側要素Ｃ6Bはその面積が１７λ2 であり且
つ周囲が３６λである。その結果得られる差分的組合わ
せＣ6 は正味の実効面積６４λ2 及び周囲０λを有して
いる。最も面積を節約する態様で本発明を使用する態様
は、差分対の一方のコンデンサＣnAに対して正方形を使
用し、且つ該差分対の他方の要素に対して最小幅の直線
的容量ＣnBを使用することである。１側部がｎ＋１単位
である正方形はその面積がｎ2 ＋２Ｎ＋１であり且つそ
の周囲が４ｎ＋４である。同一の周囲は、幅が１単位で
あり且つ長さが（２ｎ＋１）単位である幅狭のコンデン
サＣnBによって得ることが可能であり、従って形成され
る面積は２ｎ＋１である。従って、これら２つの間の差
は、正味の実効面積がｎ2 であり且つ正味の実効周囲貢
献分が０である等価コンデンサを形成する。
【００１１】この数値関係は全ての２の偶数個の羃に対
して有効なものであり、２の奇数個の羃の場合には、よ
り大きな寸法に対して非整数値を使用することが可能で
あり（設計ソフトウエア及びマスク製造がそのことを可
能とする場合）、又は（より簡単に）２つの差動コンデ
ンサを並列化させることが可能である。例えば、図１の
左側のコンデンサＣ6Aの２つのインスタンス（例）はコ
ンデンサＣ7Aを与えるために並列接続させることが可能
であり、且つ図１の右側のコンデンサＣ6Bの２つのイン
スタンス（例）はコンデンサＣ7Bを与えるために並列接
続させることが可能であり、且つコンデンサＣ7A及びＣ
7Bを差分的に接続させて実効的面積１２８λ2 を有する
コンデンサＣ7 を与えることが可能である。
して有効なものであり、２の奇数個の羃の場合には、よ
り大きな寸法に対して非整数値を使用することが可能で
あり（設計ソフトウエア及びマスク製造がそのことを可
能とする場合）、又は（より簡単に）２つの差動コンデ
ンサを並列化させることが可能である。例えば、図１の
左側のコンデンサＣ6Aの２つのインスタンス（例）はコ
ンデンサＣ7Aを与えるために並列接続させることが可能
であり、且つ図１の右側のコンデンサＣ6Bの２つのイン
スタンス（例）はコンデンサＣ7Bを与えるために並列接
続させることが可能であり、且つコンデンサＣ7A及びＣ
7Bを差分的に接続させて実効的面積１２８λ2 を有する
コンデンサＣ7 を与えることが可能である。
【００１２】差分対を並列化させる技術は非常に大きな
直線的な要素を使用することを回避するためのある程度
のレイアウトの柔軟性を与えている。更に、 ＣnA ＣnB ＣnB ＣnA のように２×２格子においてＡ及びＢコンデンサを交互
に配置することによって、ウエハ内のパラメータ変動を
更に正確に補償することが可能である（これは従来の設
計技術である）。
直線的な要素を使用することを回避するためのある程度
のレイアウトの柔軟性を与えている。更に、 ＣnA ＣnB ＣnB ＣnA のように２×２格子においてＡ及びＢコンデンサを交互
に配置することによって、ウエハ内のパラメータ変動を
更に正確に補償することが可能である（これは従来の設
計技術である）。
【００１３】大きなコンデンサから小さなコンデンサを
減算するために種々の回路技術を使用することが可能で
あり、実際に、これらの幾つかは既にトリミング型Ａ／
Ｄアレイにおいて使用されている。図２はこのような差
分的接続を非常に概略的に示している。Ａ及びＢコンデ
ンサアレイは同一のデジタル選択信号を受取り、従って
各々の選択したＡコンデンサは選択したＢコンデンサと
マッチングしている。差分処理ステージはオペアンプと
して非常に概略的に示してあるが、実際には、電圧、電
流又は電荷ドメインにおいて必要な減算を行なうために
多様な回路技術を使用することが可能である。例えば、
大型のコンデンサアレイにおける電荷の減算は正味の差
を発生するためにそれ自身使用することが可能である。
減算するために種々の回路技術を使用することが可能で
あり、実際に、これらの幾つかは既にトリミング型Ａ／
Ｄアレイにおいて使用されている。図２はこのような差
分的接続を非常に概略的に示している。Ａ及びＢコンデ
ンサアレイは同一のデジタル選択信号を受取り、従って
各々の選択したＡコンデンサは選択したＢコンデンサと
マッチングしている。差分処理ステージはオペアンプと
して非常に概略的に示してあるが、実際には、電圧、電
流又は電荷ドメインにおいて必要な減算を行なうために
多様な回路技術を使用することが可能である。例えば、
大型のコンデンサアレイにおける電荷の減算は正味の差
を発生するためにそれ自身使用することが可能である。
【００１４】勿論、コンデンサラダーに対して差動的接
続を使用することはわずかにより不便なものであるが、
このような接続部は補正アレイに対して既に一般的に使
用されている（変換器における重要な技術はエラーアレ
イ即ち補正アレイを使用することである。古典的な形態
においては、コンデンサのメインアレイはオフセット値
を格納する第二アレイによって並列化されている。理想
的には、回路が自己較正手順（例えば、パワーアップし
た時）を稼動することが可能であり、且つエラーアレイ
内に対応するオフセット電圧を格納することが可能なも
のである（これらの技術は以下に引用するＴａｎ ｅｔ
ａｌ．及びＨｅｓｔｅｒ ｅｔ ａｌ．の種々の文献
に記載されている）。これらの文献に記載されているよ
うに、このような回路はオフセットを表わす電荷値を格
納するために使用されるコンデンサからなる補正アレイ
を使用する。従って、このようなアレイは、事実上、主
要なコンデンサラダーにおけるコンデンサの各々に対し
て電荷の値によって表わされる較正調節を与える。これ
は単にコンデンサ値自身のより正確なスケーリングを与
える本発明とは著しく異なった考え方である。勿論、別
の実施例においては、本発明の下で差動（差分）コンデ
ンサ構成体と結合してエラー補正又は自己較正回路網を
使用することが可能である。
続を使用することはわずかにより不便なものであるが、
このような接続部は補正アレイに対して既に一般的に使
用されている（変換器における重要な技術はエラーアレ
イ即ち補正アレイを使用することである。古典的な形態
においては、コンデンサのメインアレイはオフセット値
を格納する第二アレイによって並列化されている。理想
的には、回路が自己較正手順（例えば、パワーアップし
た時）を稼動することが可能であり、且つエラーアレイ
内に対応するオフセット電圧を格納することが可能なも
のである（これらの技術は以下に引用するＴａｎ ｅｔ
ａｌ．及びＨｅｓｔｅｒ ｅｔ ａｌ．の種々の文献
に記載されている）。これらの文献に記載されているよ
うに、このような回路はオフセットを表わす電荷値を格
納するために使用されるコンデンサからなる補正アレイ
を使用する。従って、このようなアレイは、事実上、主
要なコンデンサラダーにおけるコンデンサの各々に対し
て電荷の値によって表わされる較正調節を与える。これ
は単にコンデンサ値自身のより正確なスケーリングを与
える本発明とは著しく異なった考え方である。勿論、別
の実施例においては、本発明の下で差動（差分）コンデ
ンサ構成体と結合してエラー補正又は自己較正回路網を
使用することが可能である。
【００１５】その他の多数の差分接続は以下の多くの文
献に記載されている。例えば、Ｌｅｅ「１２−ｂ６００
ｋｓ／ｓデジタル的に自己較正されたパイプライン型ア
ルゴリズムＡＤＣ（Ａ １２−ｂ ６００ ｋｓ／ｓ
ｄｉｇｉｔａｌｌｙ ｓｅｌｆ−ｃａｌｉｂｒａｔｅｄ
ｐｉｐｅｌｉｎｅｄ ａｌｇｏｒｉｔｈｍｉｃ ＡＤ
Ｃ）」２９ＩＥＥＥジャーナル・オブ・ソリッドステー
ト・サーキッツ５０９（１９９４）、Ｇｉｎｅｔｔｉ
ｅｔ ａｌ．「ＣＭＯＳ１３ビットサイクリックＲＳＤ
Ａ／Ｄ変換器（Ａ ＣＭＯＳ １３ ｂｉｔ ｃｙｃ
ｌｉｃ ＲＳＤＡ／Ｄ ｃｏｎｖｅｒｔｅｒ）」ＥＳＳ
ＣＩＲＣ’９１プロシーディングズ２４５、Ｙａｍａｄ
ａ ｅｔ ａｌ．「容量圧力センサ用スイッチトキャパ
シタインターフェース（Ａ ｓｗｉｔｃｈｅｄ−ｃａｐ
ａｃｉｔｏｒ ｉｎｔｅｒｆａｃｅ ｆｏｒ ｃａｐａ
ｃｉｔｉｖｅ ｐｒｅｓｓｕｒｅ ｓｅｎｓｏｒｓ）」
４１ＩＥＥＥトランズアクションズ・インストルメンテ
ーション・アンド・メジャメント８１（１９９２）、Ｅ
ｓａｓｃｈｉ ｅｔ ａｌ．「一般的な２リードワイヤ
検知システム（Ｃｏｍｍｏｎ ｔｗｏ ｌｅａｄ ｗｉ
ｒｅｓ ｓｅｎｓｉｎｇ ｓｙｓｔｅｍ）」トランスデ
ューサーズ’９１、３３０、Ｓｃｈｏｎｅｂｅｒｇ ｅ
ｔ ａｌ．「オンチップエレクトロニクス及びデジタル
較正能力を有するＣＭＯＳ集積化容量圧力変換器（ＣＭ
ＯＳ ｉｎｔｅｇｒａｔｅｄ ｃａｐａｃｉｔｉｖｅ
ｐｒｅｓｓｕｒｅ ｔｒａｎｓｄｕｃｅｒ ｗｉｔｈ
ｏｎ−ｃｈｉｐ ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ ｄ
ｉｇｉｔａｌ ｃａｌｉｂｒａｔｉｏｎ ｃａｐａｂｉ
ｌｉｔｙ）」、トランスデューサーズ’９１、３０４
（１９９１）、Ａｄａｍｓ ｅｔ ａｌ．「５次シグマ
・デルタＡ／Ｄ変換器の理論及び実際的適用（Ｔｈｅｏ
ｒｙ ａｎｄ ｐｒａｃｔｉｃａｌ ｉｍｐｌｅｍｅｎ
ｔａｔｉｏｎ ｏｆ ａ ｆｉｆｔｈ−ｏｒｄｅｒ ｓ
ｉｇｍａ−ｄｅｌｔａ Ａ／Ｄ ｃｏｎｖｅｒｔｅ
ｒ）」３９ジャーナル・オブ・ジィ・オーディオ・エン
ジニアリング・ソサエティ５１５（１９９１）、Ｔａｎ
ｅｔ ａｌ．「５Ｖ，１６ｂ １０ｍｕ ｓ差動ＣＭ
ＯＳ ＡＤＣ（Ａ ５Ｖ，１６ｂ １０ｍｕ ｓ ｄｉ
ｆｆｅｒｅｎｔｉａｌ ＣＭＯＳ ＡＤＣ）」、１９９
０、ＩＳＳＣＣダイジェスト１６６、Ｔａｎ ｅｔ ａ
ｌ．「高性能差動Ａ／Ｄ変換器用エラー補正技術（Ｅｒ
ｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｔｅｃｈｎｉｑｕｅｓ
ｆｏｒ ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ ｄｉｆｆ
ｅｒｅｎｔｉａｌ Ａ／Ｄ ｃｏｎｖｅｒｔｅｒｓ）」
２５ＩＥＥＥジャーナル・オブ・ソリッドステート・サ
ーキッツ１３１８（１９９０）、Ｍｏｒｒｉｓ ｅｔ
ａｌ．「ＣＭＯＳセルライブラリ用アプリケーション指
向型データ変換器（Ａｐｐｌｉｃａｔｉｏｎ−ｏｒｉｅ
ｎｔｅｄ ｄａｔａ ｃｏｎｖｅｒｔｅｒｓ ｆｏｒ
ａ ＣＭＯＳ ｃｅｌｌ ｌｉｂｒａｒｙ）」７ジャー
ナル・オブ・セミカスタムＩＣ２６（１９９０）、Ｒｅ
ｂｅｓｃｈｉｎｉ ｅｔ ａｌ．「シグマ・デルタ変調
を使用した１６ｂ１６０ｋＨｚＣＭＯＳＡ／Ｄ変換器
（Ａ １６−ｂ １６０ｋＨｚＣＭＯＳ Ａ／Ｄ ｃｏ
ｎｖｅｒｔｅｒ ｕｓｉｎｇ ｓｉｇｍａ−ｄｅｌｔａ
ｍｏｄｕｌａｔｉｏｎ）」２５ＩＥＥＥジャーナル・
オブ・ソリッドステートサーキッツ４３１（１９９
０）、Ｈｅｓｔｅｒ ｅｔ ａｌ．「レールからレール
への同相範囲及び非線形コンデンサ補償を有する完全に
差動的なＡＤＣ（Ｆｕｌｌｙ ｄｉｆｆｅｒｅｎｔａｌ
ＡＤＣ ｗｉｔｈ ｒａｉｌ−ｔｏ−ｒａｉｌ ｃｏ
ｍｍｏｎ−ｍｏｄｅ ｒａｎｇｅ ａｎｄ ｎｏｎｌｉ
ｎｅａｒ ｃａｐａｃｉｔｏｒ ｃｏｍｐｅｎｓａｔｉ
ｏｎ）」２５ＩＥＥＥジャーナル・オブ・ソリッドステ
ート・サーキッツ１７３（１９９０）、Ｕｅｎｏ ｅｔ
ａｌ．「高精度スイッチトキャパシタパイプライン型
アナログ・デジタル変換器（Ａｈｉｇｈ−ａｃｃｕｒａ
ｃｙ ｓｗｉｔｃｈｅｄ−ｃａｐａｃｉｔｏｒ ｐｉｐ
ｅｌｉｎｅｄ ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌ−
ｃｏｎｖｅｒｔｅｒ）」Ｇ７２トランズアクションズ・
オブ・ジィ・インスティチュード・オブ・エレクトロニ
クス、インフォメーション・アンド・コミュニケーショ
ン・エンジニアズ・Ｅ１２８５（１９８９）、Ｙｕｎｇ
ｅｔ ａｌ．「エラー補償Ａ／Ｄ変換技術（Ａｎ ｅ
ｒｒｏｒ−ｃｏｍｐｅｎｓａｔｉｏｎ Ａ／Ｄ ｃｏｎ
ｖｅｒｓｉｏｎ ｔｅｃｈｎｉｑｕｅ）」１９８９ＩＥ
ＥＥインターナショナル・シンポジウム・オン・サーキ
ッツ・アンド・システムズ２５８、Ｒａｍｅｔ「１３ビ
ット１６０ｋＨｚ差動的アナログ・デジタル変換器（Ａ
１３−ｂｉｔ， １６０ｋＨｚ， ｄｉｆｆｅｒｅｎ
ｔｉａｌ ａｎａｌｏｇ ｔｏ ｄｉｇｉｔａｌｃｏｎ
ｖｅｒｔｅｒ）」１９８９ＩＳＳＣＣダイジェスト２
０、Ｓａｉｄ「ラダー構造のシミュレーションに基づい
た新規なドリフトのない完全に差動的なスイッチトキャ
パシタフィルタ（Ｎｏｖｅｌ ｄｒｉｆｔ−ｆｒｅｅ−
ｆｕｌｌｙｄｉｆｆｅｒｅｎｔｉａｌ ｓｗｉｔｃｈｅ
ｄ ｃａｐａｃｉｔｏｒ ｆｉｌｔｅｒ ｂａｓｅｄ
ｏｎ ｔｈｅ ｓｉｍｕｌａｔｉｏｎ ｏｆ ｌａｄｄ
ｅｒ ｓｔｒｕｃｔｕｒｅｓ）」６６インターナショナ
ル・ジャーナル・オブ・エレクトロニクス８０１（１９
８９）、Ｄｏｅｒｎｂｅｒｇ ｅｔ ａｌ．「１０ビッ
ト５Ｍサンプル／ｓＣＭＯＳ２ステップフラッシュＡＤ
Ｃ（Ａ １０−ｂｉｔ ５−Ｍ ｓａｍｐｌｅ／ｓ Ｃ
ＭＯＳ ｔｗｏ−ｓｔｅｐ ｆｌａｓｈ ＡＤＣ）」２
４ＩＥＥＥジャーナル・オブ・ソリッドステート・サー
キッツ２４１（１９８９）、Ｓｏｎｇ ｅｔ ａｌ．
「１２ビット１Ｍサンプル／ｓコンデンサエラー平均化
パイプライン型Ａ／Ｄ変換器（Ａ １２−ｂｉｔ １−
Ｍｓａｍｐｌｅ／ｓ ｃａｐａｃｉｔｏｒ ｅｒｒｏｒ
−ａｖｅｒａｇｉｎｇ ｐｉｐｅｌｉｎｅｄ Ａ／Ｄ
ｃｏｎｖｅｒｔｅｒ）」２３ＩＥＥＥジャーナル・オブ
・ソリッドステート・サーキッツ１３２４（１９８
８）、Ｄｏｅｒｎｂｅｒｇ ｅｔ ａｌ．「１０ビット
５Ｍサンプル／秒ＣＭＯＳ２ステップフラッシュＡＤＣ
（Ａ １０−ｂｉｔ ５ Ｍｓａｍｐｌｅ／ｓｅｃ Ｃ
ＭＯＳ ２−ｓｔｅｐｆｌａｓｈ ＡＤＣ）」１９８８
カスタム・インテグレイテッド・サーキッツ・コンフェ
レンスペーパー１８．６、Ｐａｒｋ ｅｔ ａｌ．「容
量型圧力センサ用ＭＯＳスイッチトキャパシタ読取増幅
器（Ａ ＭＯＳ ｓｗｉｔｃｈｅｄ ｃａｐｉｃｉｔｏ
ｒ ｒｅａｄｏｕｔ ａｍｐｌｉｆｉｅｒ ｆｏｒ ｃ
ａｐａｃｉｔｉｖｅ ｐｒｅｓｓｕｒｅ ｓｅｎｓｏｒ
ｓ）」ＩＥＥＥ１９８３カスタム・インテグレイテッド
・サーキッツ・コンフェレンス３８０（１９８３）、Ｈ
ｅｓｔｅｒ ｅｔ ａｌ．「モノリシックデータ採取チ
ャンネル（Ａ ｍｏｎｏｌｉｔｈｉｃ ｄａｔａ ａｃ
ｑｕｉｓｉｔｉｏｎ ｃｈａｎｎｅｌ）」３１ＩＥＥＥ
トランズアクションズ・アクアスティックス、スピーチ
・アンド・シグナル・プロセシング３０５（１９８３）
等を参照すると良い。
献に記載されている。例えば、Ｌｅｅ「１２−ｂ６００
ｋｓ／ｓデジタル的に自己較正されたパイプライン型ア
ルゴリズムＡＤＣ（Ａ １２−ｂ ６００ ｋｓ／ｓ
ｄｉｇｉｔａｌｌｙ ｓｅｌｆ−ｃａｌｉｂｒａｔｅｄ
ｐｉｐｅｌｉｎｅｄ ａｌｇｏｒｉｔｈｍｉｃ ＡＤ
Ｃ）」２９ＩＥＥＥジャーナル・オブ・ソリッドステー
ト・サーキッツ５０９（１９９４）、Ｇｉｎｅｔｔｉ
ｅｔ ａｌ．「ＣＭＯＳ１３ビットサイクリックＲＳＤ
Ａ／Ｄ変換器（Ａ ＣＭＯＳ １３ ｂｉｔ ｃｙｃ
ｌｉｃ ＲＳＤＡ／Ｄ ｃｏｎｖｅｒｔｅｒ）」ＥＳＳ
ＣＩＲＣ’９１プロシーディングズ２４５、Ｙａｍａｄ
ａ ｅｔ ａｌ．「容量圧力センサ用スイッチトキャパ
シタインターフェース（Ａ ｓｗｉｔｃｈｅｄ−ｃａｐ
ａｃｉｔｏｒ ｉｎｔｅｒｆａｃｅ ｆｏｒ ｃａｐａ
ｃｉｔｉｖｅ ｐｒｅｓｓｕｒｅ ｓｅｎｓｏｒｓ）」
４１ＩＥＥＥトランズアクションズ・インストルメンテ
ーション・アンド・メジャメント８１（１９９２）、Ｅ
ｓａｓｃｈｉ ｅｔ ａｌ．「一般的な２リードワイヤ
検知システム（Ｃｏｍｍｏｎ ｔｗｏ ｌｅａｄ ｗｉ
ｒｅｓ ｓｅｎｓｉｎｇ ｓｙｓｔｅｍ）」トランスデ
ューサーズ’９１、３３０、Ｓｃｈｏｎｅｂｅｒｇ ｅ
ｔ ａｌ．「オンチップエレクトロニクス及びデジタル
較正能力を有するＣＭＯＳ集積化容量圧力変換器（ＣＭ
ＯＳ ｉｎｔｅｇｒａｔｅｄ ｃａｐａｃｉｔｉｖｅ
ｐｒｅｓｓｕｒｅ ｔｒａｎｓｄｕｃｅｒ ｗｉｔｈ
ｏｎ−ｃｈｉｐ ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ ｄ
ｉｇｉｔａｌ ｃａｌｉｂｒａｔｉｏｎ ｃａｐａｂｉ
ｌｉｔｙ）」、トランスデューサーズ’９１、３０４
（１９９１）、Ａｄａｍｓ ｅｔ ａｌ．「５次シグマ
・デルタＡ／Ｄ変換器の理論及び実際的適用（Ｔｈｅｏ
ｒｙ ａｎｄ ｐｒａｃｔｉｃａｌ ｉｍｐｌｅｍｅｎ
ｔａｔｉｏｎ ｏｆ ａ ｆｉｆｔｈ−ｏｒｄｅｒ ｓ
ｉｇｍａ−ｄｅｌｔａ Ａ／Ｄ ｃｏｎｖｅｒｔｅ
ｒ）」３９ジャーナル・オブ・ジィ・オーディオ・エン
ジニアリング・ソサエティ５１５（１９９１）、Ｔａｎ
ｅｔ ａｌ．「５Ｖ，１６ｂ １０ｍｕ ｓ差動ＣＭ
ＯＳ ＡＤＣ（Ａ ５Ｖ，１６ｂ １０ｍｕ ｓ ｄｉ
ｆｆｅｒｅｎｔｉａｌ ＣＭＯＳ ＡＤＣ）」、１９９
０、ＩＳＳＣＣダイジェスト１６６、Ｔａｎ ｅｔ ａ
ｌ．「高性能差動Ａ／Ｄ変換器用エラー補正技術（Ｅｒ
ｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｔｅｃｈｎｉｑｕｅｓ
ｆｏｒ ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ ｄｉｆｆ
ｅｒｅｎｔｉａｌ Ａ／Ｄ ｃｏｎｖｅｒｔｅｒｓ）」
２５ＩＥＥＥジャーナル・オブ・ソリッドステート・サ
ーキッツ１３１８（１９９０）、Ｍｏｒｒｉｓ ｅｔ
ａｌ．「ＣＭＯＳセルライブラリ用アプリケーション指
向型データ変換器（Ａｐｐｌｉｃａｔｉｏｎ−ｏｒｉｅ
ｎｔｅｄ ｄａｔａ ｃｏｎｖｅｒｔｅｒｓ ｆｏｒ
ａ ＣＭＯＳ ｃｅｌｌ ｌｉｂｒａｒｙ）」７ジャー
ナル・オブ・セミカスタムＩＣ２６（１９９０）、Ｒｅ
ｂｅｓｃｈｉｎｉ ｅｔ ａｌ．「シグマ・デルタ変調
を使用した１６ｂ１６０ｋＨｚＣＭＯＳＡ／Ｄ変換器
（Ａ １６−ｂ １６０ｋＨｚＣＭＯＳ Ａ／Ｄ ｃｏ
ｎｖｅｒｔｅｒ ｕｓｉｎｇ ｓｉｇｍａ−ｄｅｌｔａ
ｍｏｄｕｌａｔｉｏｎ）」２５ＩＥＥＥジャーナル・
オブ・ソリッドステートサーキッツ４３１（１９９
０）、Ｈｅｓｔｅｒ ｅｔ ａｌ．「レールからレール
への同相範囲及び非線形コンデンサ補償を有する完全に
差動的なＡＤＣ（Ｆｕｌｌｙ ｄｉｆｆｅｒｅｎｔａｌ
ＡＤＣ ｗｉｔｈ ｒａｉｌ−ｔｏ−ｒａｉｌ ｃｏ
ｍｍｏｎ−ｍｏｄｅ ｒａｎｇｅ ａｎｄ ｎｏｎｌｉ
ｎｅａｒ ｃａｐａｃｉｔｏｒ ｃｏｍｐｅｎｓａｔｉ
ｏｎ）」２５ＩＥＥＥジャーナル・オブ・ソリッドステ
ート・サーキッツ１７３（１９９０）、Ｕｅｎｏ ｅｔ
ａｌ．「高精度スイッチトキャパシタパイプライン型
アナログ・デジタル変換器（Ａｈｉｇｈ−ａｃｃｕｒａ
ｃｙ ｓｗｉｔｃｈｅｄ−ｃａｐａｃｉｔｏｒ ｐｉｐ
ｅｌｉｎｅｄ ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌ−
ｃｏｎｖｅｒｔｅｒ）」Ｇ７２トランズアクションズ・
オブ・ジィ・インスティチュード・オブ・エレクトロニ
クス、インフォメーション・アンド・コミュニケーショ
ン・エンジニアズ・Ｅ１２８５（１９８９）、Ｙｕｎｇ
ｅｔ ａｌ．「エラー補償Ａ／Ｄ変換技術（Ａｎ ｅ
ｒｒｏｒ−ｃｏｍｐｅｎｓａｔｉｏｎ Ａ／Ｄ ｃｏｎ
ｖｅｒｓｉｏｎ ｔｅｃｈｎｉｑｕｅ）」１９８９ＩＥ
ＥＥインターナショナル・シンポジウム・オン・サーキ
ッツ・アンド・システムズ２５８、Ｒａｍｅｔ「１３ビ
ット１６０ｋＨｚ差動的アナログ・デジタル変換器（Ａ
１３−ｂｉｔ， １６０ｋＨｚ， ｄｉｆｆｅｒｅｎ
ｔｉａｌ ａｎａｌｏｇ ｔｏ ｄｉｇｉｔａｌｃｏｎ
ｖｅｒｔｅｒ）」１９８９ＩＳＳＣＣダイジェスト２
０、Ｓａｉｄ「ラダー構造のシミュレーションに基づい
た新規なドリフトのない完全に差動的なスイッチトキャ
パシタフィルタ（Ｎｏｖｅｌ ｄｒｉｆｔ−ｆｒｅｅ−
ｆｕｌｌｙｄｉｆｆｅｒｅｎｔｉａｌ ｓｗｉｔｃｈｅ
ｄ ｃａｐａｃｉｔｏｒ ｆｉｌｔｅｒ ｂａｓｅｄ
ｏｎ ｔｈｅ ｓｉｍｕｌａｔｉｏｎ ｏｆ ｌａｄｄ
ｅｒ ｓｔｒｕｃｔｕｒｅｓ）」６６インターナショナ
ル・ジャーナル・オブ・エレクトロニクス８０１（１９
８９）、Ｄｏｅｒｎｂｅｒｇ ｅｔ ａｌ．「１０ビッ
ト５Ｍサンプル／ｓＣＭＯＳ２ステップフラッシュＡＤ
Ｃ（Ａ １０−ｂｉｔ ５−Ｍ ｓａｍｐｌｅ／ｓ Ｃ
ＭＯＳ ｔｗｏ−ｓｔｅｐ ｆｌａｓｈ ＡＤＣ）」２
４ＩＥＥＥジャーナル・オブ・ソリッドステート・サー
キッツ２４１（１９８９）、Ｓｏｎｇ ｅｔ ａｌ．
「１２ビット１Ｍサンプル／ｓコンデンサエラー平均化
パイプライン型Ａ／Ｄ変換器（Ａ １２−ｂｉｔ １−
Ｍｓａｍｐｌｅ／ｓ ｃａｐａｃｉｔｏｒ ｅｒｒｏｒ
−ａｖｅｒａｇｉｎｇ ｐｉｐｅｌｉｎｅｄ Ａ／Ｄ
ｃｏｎｖｅｒｔｅｒ）」２３ＩＥＥＥジャーナル・オブ
・ソリッドステート・サーキッツ１３２４（１９８
８）、Ｄｏｅｒｎｂｅｒｇ ｅｔ ａｌ．「１０ビット
５Ｍサンプル／秒ＣＭＯＳ２ステップフラッシュＡＤＣ
（Ａ １０−ｂｉｔ ５ Ｍｓａｍｐｌｅ／ｓｅｃ Ｃ
ＭＯＳ ２−ｓｔｅｐｆｌａｓｈ ＡＤＣ）」１９８８
カスタム・インテグレイテッド・サーキッツ・コンフェ
レンスペーパー１８．６、Ｐａｒｋ ｅｔ ａｌ．「容
量型圧力センサ用ＭＯＳスイッチトキャパシタ読取増幅
器（Ａ ＭＯＳ ｓｗｉｔｃｈｅｄ ｃａｐｉｃｉｔｏ
ｒ ｒｅａｄｏｕｔ ａｍｐｌｉｆｉｅｒ ｆｏｒ ｃ
ａｐａｃｉｔｉｖｅ ｐｒｅｓｓｕｒｅ ｓｅｎｓｏｒ
ｓ）」ＩＥＥＥ１９８３カスタム・インテグレイテッド
・サーキッツ・コンフェレンス３８０（１９８３）、Ｈ
ｅｓｔｅｒ ｅｔ ａｌ．「モノリシックデータ採取チ
ャンネル（Ａ ｍｏｎｏｌｉｔｈｉｃ ｄａｔａ ａｃ
ｑｕｉｓｉｔｉｏｎ ｃｈａｎｎｅｌ）」３１ＩＥＥＥ
トランズアクションズ・アクアスティックス、スピーチ
・アンド・シグナル・プロセシング３０５（１９８３）
等を参照すると良い。
【００１６】別のクラスの実施例においては、主要なコ
ンデンサに完全に正方形以外のアスペクト比を与えるこ
とが可能であり（特に大型のコンデンサの場合）及び／
又は二次的なコンデンサを１単位幅を超えるものとする
ことが可能である。後者の変形例は高精度の場合に便利
な場合があり、幾何学的形状に依存する電界の向上を最
もよく補償することを可能とする（何故ならば、１８０
度のベンドの容量は２個の９０度のベンドの容量の和に
必ずしも等しいものではない）。
ンデンサに完全に正方形以外のアスペクト比を与えるこ
とが可能であり（特に大型のコンデンサの場合）及び／
又は二次的なコンデンサを１単位幅を超えるものとする
ことが可能である。後者の変形例は高精度の場合に便利
な場合があり、幾何学的形状に依存する電界の向上を最
もよく補償することを可能とする（何故ならば、１８０
度のベンドの容量は２個の９０度のベンドの容量の和に
必ずしも等しいものではない）。
【００１７】注意すべきであるが、図１の正方形と矩形
からなる実施例は同一の周囲を与えるのみならず、Ａ及
びＢコンデンサにおいて同数のコーナー即ち角部をも与
えている。このことは角部における電界強調に起因する
効果に対する補償を与える。一方、大型の直線的コンデ
ンサＣnBに対して蛇行型を使用することも可能である
が、このことは周囲の補償が尚且つ十分な精度を与える
ことを確保するために試行錯誤又は三次元シミュレーシ
ョンが必要となる場合がある。幾何学的形状に依存する
電界の強調は多くの基本的な物理の教科書において説明
されているよく知られた現象であり、それは帯電された
物体の電界をその角部において増加させるものである。
このような幾何学的形状に基づく効果と接合湾曲及びド
ーピング分布依存性ＣＶ関係の詳細との相互作用は些細
なことではない。
からなる実施例は同一の周囲を与えるのみならず、Ａ及
びＢコンデンサにおいて同数のコーナー即ち角部をも与
えている。このことは角部における電界強調に起因する
効果に対する補償を与える。一方、大型の直線的コンデ
ンサＣnBに対して蛇行型を使用することも可能である
が、このことは周囲の補償が尚且つ十分な精度を与える
ことを確保するために試行錯誤又は三次元シミュレーシ
ョンが必要となる場合がある。幾何学的形状に依存する
電界の強調は多くの基本的な物理の教科書において説明
されているよく知られた現象であり、それは帯電された
物体の電界をその角部において増加させるものである。
このような幾何学的形状に基づく効果と接合湾曲及びド
ーピング分布依存性ＣＶ関係の詳細との相互作用は些細
なことではない。
【００１８】注意すべきことであるが、本発明技術はＭ
ＯＳコンデンサにのみ適用可能なものではなく、ポリシ
リコン対からなるコンデンサにおいても使用することが
可能である。このようなコンデンサは幾つかの処理変動
源に対してより影響を受にくいものであるが、ライン幅
変動及び（いずれのコンデンサの場合におけるごとく）
フリンジ電界効果に影響を受ける。本発明はこれらの効
果の両方を補償するものである。
ＯＳコンデンサにのみ適用可能なものではなく、ポリシ
リコン対からなるコンデンサにおいても使用することが
可能である。このようなコンデンサは幾つかの処理変動
源に対してより影響を受にくいものであるが、ライン幅
変動及び（いずれのコンデンサの場合におけるごとく）
フリンジ電界効果に影響を受ける。本発明はこれらの効
果の両方を補償するものである。
【００１９】ＣＭＯＳプロセスにおいて最大の精度とす
るためには、コンデンサは、好適には、ポリシリコン内
に画定し、且つそのポリシリコンをＰ＋及びＮ＋ソース
／ドレインイオン注入のいずれをも受けることのない活
性区域によって取囲む。許容可能なＣＶ依存性の限界内
において比容量を最大とさせるためにウエルの使用及び
ＶＴドーピングを選択することが可能である（ＭＯＳコ
ンデンサは、本来的に、電圧に関し幾らかの容量変動を
有している）。
るためには、コンデンサは、好適には、ポリシリコン内
に画定し、且つそのポリシリコンをＰ＋及びＮ＋ソース
／ドレインイオン注入のいずれをも受けることのない活
性区域によって取囲む。許容可能なＣＶ依存性の限界内
において比容量を最大とさせるためにウエルの使用及び
ＶＴドーピングを選択することが可能である（ＭＯＳコ
ンデンサは、本来的に、電圧に関し幾らかの容量変動を
有している）。
【００２０】別のクラスの実施例においては、最も小さ
なビットは差動的コンデンサ対を使用することは必要で
はない。何故ならば、ＬＳＢは全体的なエラー（それは
累積的なものである）に対して最も臨界的な貢献をする
ものではないからである。
なビットは差動的コンデンサ対を使用することは必要で
はない。何故ならば、ＬＳＢは全体的なエラー（それは
累積的なものである）に対して最も臨界的な貢献をする
ものではないからである。
【００２１】本発明によれば、集積回路コンデンサアレ
イが提供され、それは、同一の選択入力を受取り且つそ
れにしたがってコンデンサを選択的に接続及び切断すべ
く接続されている第一及び第二コンデンサアレイを有し
ており、前記第一アレイの個々のコンデンサの各々は前
記第二アレイにおける対応するコンデンサと同一の周囲
を有しており、且つ所望の比例的な容量比だけ前記対応
するコンデンサの面積とは異なる面積を有している。
イが提供され、それは、同一の選択入力を受取り且つそ
れにしたがってコンデンサを選択的に接続及び切断すべ
く接続されている第一及び第二コンデンサアレイを有し
ており、前記第一アレイの個々のコンデンサの各々は前
記第二アレイにおける対応するコンデンサと同一の周囲
を有しており、且つ所望の比例的な容量比だけ前記対応
するコンデンサの面積とは異なる面積を有している。
【００２２】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、当業者にとって明らかなように、上述した
具体的な回路に対してその他の回路要素を付加すること
が可能であり、又は置換させることも可能である。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、当業者にとって明らかなように、上述した
具体的な回路に対してその他の回路要素を付加すること
が可能であり、又は置換させることも可能である。
【図１】 コンデンサの差動対を示した概略図。
【図２】 線形化した正味の信号を与えるための２つの
並列なコンデンサアレイの差動接続の一例を示した概略
図。
並列なコンデンサアレイの差動接続の一例を示した概略
図。
Ｃ6A 正方形コンデンサアレイ Ｃ6B 直線型コンデンサアレイ
Claims (1)
- 【請求項１】 集積回路コンデンサアレイにおいて、 同一の選択入力を受取り且つそれにしたがってコンデン
サを選択的に接続及び切断すべく接続されている第一及
び第二コンデンサアレイが設けられており、 前記第一アレイの個々のコンデンサの各々は前記第二ア
レイにおける対応するコンデンサの周囲と等しい周囲を
有しており且つ所望の比例的容量割合だけ前記対応する
コンデンサの面積と異なる面積を有している、ことを特
徴とする集積回路コンデンサアレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US48809895A | 1995-06-07 | 1995-06-07 | |
| US488098 | 1995-06-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098237A true JPH098237A (ja) | 1997-01-10 |
Family
ID=23938323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8139856A Pending JPH098237A (ja) | 1995-06-07 | 1996-06-03 | 差分的等周囲対を使用した精密コンデンサラダー |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0747959A3 (ja) |
| JP (1) | JPH098237A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5949156A (en) * | 1995-06-07 | 1999-09-07 | Stmicroelectronics, Inc. | Precision capacitor ladder using differential equal-perimeter pairs |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5189595A (en) * | 1992-02-19 | 1993-02-23 | Silicon Systems, Inc. | Edge shrinkage compensated devices |
| JPH0774309A (ja) * | 1993-06-29 | 1995-03-17 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
-
1996
- 1996-05-13 EP EP96303325A patent/EP0747959A3/en not_active Withdrawn
- 1996-06-03 JP JP8139856A patent/JPH098237A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0747959A2 (en) | 1996-12-11 |
| EP0747959A3 (en) | 1997-07-02 |
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