JPH0982929A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0982929A JPH0982929A JP24036595A JP24036595A JPH0982929A JP H0982929 A JPH0982929 A JP H0982929A JP 24036595 A JP24036595 A JP 24036595A JP 24036595 A JP24036595 A JP 24036595A JP H0982929 A JPH0982929 A JP H0982929A
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- 239000004065 semiconductor Substances 0.000 title claims description 22
- 230000002265 prevention Effects 0.000 claims description 3
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 abstract description 37
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 abstract description 37
- 238000010586 diagram Methods 0.000 description 15
- 230000009977 dual effect Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 5
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】１チップ内に多電源で動作する論理回路を構成
できる多電源Ｇ／Ａを提供し、また電源電位を容易に変
更できる半導体集積回路を提供する。 【構成】Ｇ／Ａの内部論理回路領域にＲＯＷ毎に異なる
電源を供給する。またＲＯＷを構成するＮＷＥＬＬを複
数に分割し、分割したＮＷＥＬＬ毎に異なる電源を供給
する。多電源入力回路を電源切り替え信号により、容易
に切り替え可能とする電源回路部を有する。また上記電
源回路部を論理回路部に有する事により、論理論理回路
毎に変更可能とする。
できる多電源Ｇ／Ａを提供し、また電源電位を容易に変
更できる半導体集積回路を提供する。 【構成】Ｇ／Ａの内部論理回路領域にＲＯＷ毎に異なる
電源を供給する。またＲＯＷを構成するＮＷＥＬＬを複
数に分割し、分割したＮＷＥＬＬ毎に異なる電源を供給
する。多電源入力回路を電源切り替え信号により、容易
に切り替え可能とする電源回路部を有する。また上記電
源回路部を論理回路部に有する事により、論理論理回路
毎に変更可能とする。
Description
【０００１】
【産業上の利用分野】本発明は多電源の半導体集積回
路、特に多電源ゲートアレイ（Ｇ／Ａ）に関する。
路、特に多電源ゲートアレイ（Ｇ／Ａ）に関する。
【０００２】
【従来の技術】従来の多電源集積回路のＶＤＤ１とＶＤ
Ｄ２の２電源で動作する構成図を図７に示す。ＶＤＤ１
系の電源とＶＤＤ２系の電源とＶＳＳ、内部論理回路な
どで構成されていた。ＶＤＤ１系で論理動作する内部論
理回路、ＶＤＤ２系で動作する内部論理回路など、動作
する電源電位により内部論理回路が完全に分かれていた
（簡略化するため共通電位であるグランド配線を省略し
てある）。そのために半導体集積回路内においてそれぞ
れの電源電位の変更は不可能であり、電源電位変更の際
には外部からの供給電源電位を変更していた。
Ｄ２の２電源で動作する構成図を図７に示す。ＶＤＤ１
系の電源とＶＤＤ２系の電源とＶＳＳ、内部論理回路な
どで構成されていた。ＶＤＤ１系で論理動作する内部論
理回路、ＶＤＤ２系で動作する内部論理回路など、動作
する電源電位により内部論理回路が完全に分かれていた
（簡略化するため共通電位であるグランド配線を省略し
てある）。そのために半導体集積回路内においてそれぞ
れの電源電位の変更は不可能であり、電源電位変更の際
には外部からの供給電源電位を変更していた。
【０００３】また各内部論理回路内においての電源電位
は、１電位（ＶＤＤ１）のみとなっている。そのために
各内部論理回路毎に電源電位を変更することは不可能で
あった。
は、１電位（ＶＤＤ１）のみとなっている。そのために
各内部論理回路毎に電源電位を変更することは不可能で
あった。
【０００４】従来のＧ／Ａの内部論理回路領域は図５の
ような構成で、ＶＤＤ１及びＶＤＤ２の供給を行うＮウ
ェル（ＷＥＬＬ）とＶＳＳの供給を行うＰＷＥＬＬがそ
れぞれ交互に配列されている。横方向のＶＤＤ１、ＶＤ
Ｄ２及びＶＳＳの配線はＷＥＬＬ１列に付き１本を配線
し、縦方向のＶＤＤ１、ＶＤＤ２及びＶＳＳの配線は等
間隔に複数配線している。
ような構成で、ＶＤＤ１及びＶＤＤ２の供給を行うＮウ
ェル（ＷＥＬＬ）とＶＳＳの供給を行うＰＷＥＬＬがそ
れぞれ交互に配列されている。横方向のＶＤＤ１、ＶＤ
Ｄ２及びＶＳＳの配線はＷＥＬＬ１列に付き１本を配線
し、縦方向のＶＤＤ１、ＶＤＤ２及びＶＳＳの配線は等
間隔に複数配線している。
【０００５】従来の２電源Ｇ／Ａの場合、内部論理回路
領域中央部の領域５３にＶＤＤ１の単一電源で動作する
論理回路を構成し、内部論理回路領域の上辺の領域５１
と下辺の領域５２にレベルシフタを構成している。
領域中央部の領域５３にＶＤＤ１の単一電源で動作する
論理回路を構成し、内部論理回路領域の上辺の領域５１
と下辺の領域５２にレベルシフタを構成している。
【０００６】通常ロジック回路は内部論理回路領域のＮ
ＷＥＬＬとＰＷＥＬＬの対を１ＲＯＷとしたＲＯＷ単位
で構成する。
ＷＥＬＬとＰＷＥＬＬの対を１ＲＯＷとしたＲＯＷ単位
で構成する。
【０００７】レベルシフタはＶＤＤ１系のデータとＶＤ
Ｄ２系のデータをインターフェースするもので、２電源
動作を行うために必要となるロジック回路である。通常
のロジック回路と違い、内部論理回路領域の上辺と下辺
の第２の電源系ＶＤＤ２が供給されているＮＷＥＬＬを
使用し、ＶＤＤ１系ＮＷＥＬＬ、ＶＤＤ２系ＮＷＥＬＬ
及びＰＷＥＬＬで構成される。
Ｄ２系のデータをインターフェースするもので、２電源
動作を行うために必要となるロジック回路である。通常
のロジック回路と違い、内部論理回路領域の上辺と下辺
の第２の電源系ＶＤＤ２が供給されているＮＷＥＬＬを
使用し、ＶＤＤ１系ＮＷＥＬＬ、ＶＤＤ２系ＮＷＥＬＬ
及びＰＷＥＬＬで構成される。
【０００８】図６にＶＤＤ１とＶＤＤ２の２電源で動作
する従来のＧ／Ａの構成図を示す。内部論理回路領域上
辺にレベルシフタ６１、下辺にレベルシフタ６２、およ
び中央部にユーザー回路６３を構成し、電源配線６４に
よるＶＤＤ１と電源配線６５によりＶＤＤ２がレベルシ
フタ６１及び６２に供給され、ユーザー回路６３には配
線６４によりＶＤＤ１が供給されている。
する従来のＧ／Ａの構成図を示す。内部論理回路領域上
辺にレベルシフタ６１、下辺にレベルシフタ６２、およ
び中央部にユーザー回路６３を構成し、電源配線６４に
よるＶＤＤ１と電源配線６５によりＶＤＤ２がレベルシ
フタ６１及び６２に供給され、ユーザー回路６３には配
線６４によりＶＤＤ１が供給されている。
【０００９】ＶＤＤ１系のデータは直接Ｇ／Ａ外部とユ
ーザー回路６３の間で入出力を行い、ＶＤＤ２系のデー
タはレベルシフタ６１及び６２でインターフェースし、
Ｇ／Ａ外部とユーザー回路６３の間で入出力を行う。
ーザー回路６３の間で入出力を行い、ＶＤＤ２系のデー
タはレベルシフタ６１及び６２でインターフェースし、
Ｇ／Ａ外部とユーザー回路６３の間で入出力を行う。
【００１０】図７にＶＤＤ１とＶＤＤ２の２電源で動作
する従来のＧ／Ａの全体図を示す。ＶＤＤ１で動作する
内部論理回路、ＶＤＤ２で動作する内部論理回路と完全
に動作電源電位毎に分かれて構成されている。
する従来のＧ／Ａの全体図を示す。ＶＤＤ１で動作する
内部論理回路、ＶＤＤ２で動作する内部論理回路と完全
に動作電源電位毎に分かれて構成されている。
【００１１】
【発明が解決しようとする課題】しかし前述の従来技術
では、ユーザー回路は単一電源で構成され、レベルシフ
タによってＧ／Ａ外部との異電源インターフェースを行
うだけで、内部論理回路領域内に異なる電源で動作する
ユーザー回路を構成する事ができなかった。
では、ユーザー回路は単一電源で構成され、レベルシフ
タによってＧ／Ａ外部との異電源インターフェースを行
うだけで、内部論理回路領域内に異なる電源で動作する
ユーザー回路を構成する事ができなかった。
【００１２】従来の技術では、内部論理回路内で電源電
位を変更することが出来ずに、１種類の電源電位となっ
ていた。そのために内部論理回路内で特定の回路ブロッ
クの動作速度を犠牲にして低電圧で動作させ、全体の消
費電流を低く抑えるか、逆に特定の回路ブロックの動作
速度を確保すると、全体の消費電流が大きくなってい
た。
位を変更することが出来ずに、１種類の電源電位となっ
ていた。そのために内部論理回路内で特定の回路ブロッ
クの動作速度を犠牲にして低電圧で動作させ、全体の消
費電流を低く抑えるか、逆に特定の回路ブロックの動作
速度を確保すると、全体の消費電流が大きくなってい
た。
【００１３】また、同一の集積回路を複数の用途、複数
の電源電位で使用するときには入力電源の切り替え回路
部が、複雑なものとなっていた。
の電源電位で使用するときには入力電源の切り替え回路
部が、複雑なものとなっていた。
【００１４】そこで本発明はこのような問題点を解決す
るもので、その目的とするところは、１チップ内に多電
源で動作する論理回路を構成できる多電源Ｇ／Ａを提供
する事にある。
るもので、その目的とするところは、１チップ内に多電
源で動作する論理回路を構成できる多電源Ｇ／Ａを提供
する事にある。
【００１５】また本発明はこのよう問題点を解決するも
ので、１チップ内で電源電位を容易に変更可能な半導体
集積回路を提供することが目的である。
ので、１チップ内で電源電位を容易に変更可能な半導体
集積回路を提供することが目的である。
【００１６】また本発明はこのよう問題点を解決するも
ので、各論理回路毎に電源電位を容易に変更可能な半導
体集積回路を提供することが目的である。
ので、各論理回路毎に電源電位を容易に変更可能な半導
体集積回路を提供することが目的である。
【００１７】
【課題を解決するための手段】本発明の半導体集積回路
は、内部論理回路領域において、論理回路を構成するＲ
ＯＷと、複数の異なる電源系とからなり、ＲＯＷ毎に供
給される電源系が異なる事を特徴とする。
は、内部論理回路領域において、論理回路を構成するＲ
ＯＷと、複数の異なる電源系とからなり、ＲＯＷ毎に供
給される電源系が異なる事を特徴とする。
【００１８】本発明の半導体集積回路は、内部論理回路
領域内において、ＲＯＷを構成するＮＷＥＬＬが複数に
分割されている事を特徴とする。
領域内において、ＲＯＷを構成するＮＷＥＬＬが複数に
分割されている事を特徴とする。
【００１９】本発明の半導体集積回路は、ＲＯＷへの電
源供給を、異なる電源の縦方向の電源配線から行う事を
特徴とする。
源供給を、異なる電源の縦方向の電源配線から行う事を
特徴とする。
【００２０】本発明の半導体集積回路は、入力電源回路
部において、複数の入力電源と、複数の切り替え信号と
からなり、前述の複数の入力電源を複数の切り替え信号
により内部に供給する入力電源を任意に選択することを
特徴とする。
部において、複数の入力電源と、複数の切り替え信号と
からなり、前述の複数の入力電源を複数の切り替え信号
により内部に供給する入力電源を任意に選択することを
特徴とする。
【００２１】本発明の半導体集積回路は、各内部論理回
路において、前述の入力電源切り替え部を有しているこ
とを特徴とする。
路において、前述の入力電源切り替え部を有しているこ
とを特徴とする。
【００２２】本発明の半導体集積回路は、前述の入力電
源切り替え部において、電流流れ込み防止回路を有して
いる事を特徴とする。
源切り替え部において、電流流れ込み防止回路を有して
いる事を特徴とする。
【００２３】本発明の半導体集積回路は、内部論理回路
領域内において、異なる複数の電源を縦または横の方向
から供給することを特徴とする。
領域内において、異なる複数の電源を縦または横の方向
から供給することを特徴とする。
【００２４】本発明の半導体集積回路は、内部論理回路
領域内において、異なる複数の電源を縦かつ横の方向か
ら供給する事を特徴とする。
領域内において、異なる複数の電源を縦かつ横の方向か
ら供給する事を特徴とする。
【００２５】
【実施例】本発明の第１の実施例を図１に示す。図１に
おいては、内部論理回路領域にＲＯＷ単位でＶＤＤ１系
のユーザー回路１１、ＶＤＤ２系のユーザー回路１２、
およびレベルシフタ１３を構成し、電源配線１４により
ＶＤＤ１をユーザー回路１１とレベルシフタ１３に供給
し、電源配線１５によりＶＤＤ２をユーザー回路１２と
レベルシフタ１３に供給している。
おいては、内部論理回路領域にＲＯＷ単位でＶＤＤ１系
のユーザー回路１１、ＶＤＤ２系のユーザー回路１２、
およびレベルシフタ１３を構成し、電源配線１４により
ＶＤＤ１をユーザー回路１１とレベルシフタ１３に供給
し、電源配線１５によりＶＤＤ２をユーザー回路１２と
レベルシフタ１３に供給している。
【００２６】ユーザー回路１１及びユーザー回路１２
は、内部論理回路領域の上辺及び下辺に構成し、Ｇ／Ａ
外部のＶＤＤ１系データとＶＤＤ２系データの入出力を
行う。
は、内部論理回路領域の上辺及び下辺に構成し、Ｇ／Ａ
外部のＶＤＤ１系データとＶＤＤ２系データの入出力を
行う。
【００２７】レベルシフタ１３はユーザー回路１１とユ
ーザー回路１２の中間に構成し、ＶＤＤ１系データとＶ
ＤＤ２系データのインターフェースを行う。
ーザー回路１２の中間に構成し、ＶＤＤ１系データとＶ
ＤＤ２系データのインターフェースを行う。
【００２８】配線１４及び配線１５を内部論理回路領域
内に縦横に配線する事により、ユーザー回路１１とユー
ザー回路１２を個別に構成し、２電源が必要なレベルシ
フタ１３を内部論理回路内のどこにでも配置できるよう
になった。
内に縦横に配線する事により、ユーザー回路１１とユー
ザー回路１２を個別に構成し、２電源が必要なレベルシ
フタ１３を内部論理回路内のどこにでも配置できるよう
になった。
【００２９】また図１は、図２に示すように内部論理回
路領域の各ＲＯＷのＮＷＥＬＬにＶＤＤ１またはＶＤＤ
２の電源配線をどちらでも自由に配線できる構成であ
る。そのため、各ＲＯＷに供給する電源を自由に選択す
る事により、内部論理回路領域内に異なる電源系の回路
を混在する事ができる。
路領域の各ＲＯＷのＮＷＥＬＬにＶＤＤ１またはＶＤＤ
２の電源配線をどちらでも自由に配線できる構成であ
る。そのため、各ＲＯＷに供給する電源を自由に選択す
る事により、内部論理回路領域内に異なる電源系の回路
を混在する事ができる。
【００３０】また図１に於いて、ユーザー回路１１とユ
ーザー回路１２は同じ電源系の回路を１つにまとめた
が、これは同電源系の回路をＲＯＷ単位で分割し別々の
場所に配置した場合でも同様に対応する。レベルシフタ
１３に付いても内部論理回路領域内に自由に配置でき
る。
ーザー回路１２は同じ電源系の回路を１つにまとめた
が、これは同電源系の回路をＲＯＷ単位で分割し別々の
場所に配置した場合でも同様に対応する。レベルシフタ
１３に付いても内部論理回路領域内に自由に配置でき
る。
【００３１】また図１に於いて、ＶＤＤ１、ＶＤＤ２の
２つの電源を用いたが、これは３電源以上の電源供給を
行う場合に於いても同様に対応する。
２つの電源を用いたが、これは３電源以上の電源供給を
行う場合に於いても同様に対応する。
【００３２】本発明の第２の実施例を図３に示す。これ
は１つのＲＯＷのＮＷＥＬＬを２つに分割した構成で、
ＶＤＤ１系のユーザー回路３１を内部論理回路領域の左
上に、鍵状のＶＤＤ２系のユーザー回路３２を内部論理
回路領域の下側に、レベルシフタ３３を内部論理回路領
域の右上に各々構成されている。
は１つのＲＯＷのＮＷＥＬＬを２つに分割した構成で、
ＶＤＤ１系のユーザー回路３１を内部論理回路領域の左
上に、鍵状のＶＤＤ２系のユーザー回路３２を内部論理
回路領域の下側に、レベルシフタ３３を内部論理回路領
域の右上に各々構成されている。
【００３３】分割されたＮＷＥＬＬ単位でＶＤＤ１とＶ
ＤＤ２の電源供給が可能であるため、内部論理回路領域
の使用効率を上げる事ができる。
ＤＤ２の電源供給が可能であるため、内部論理回路領域
の使用効率を上げる事ができる。
【００３４】また図３の構成図は、１つのＲＯＷ内にユ
ーザー回路３１とユーザー回路３２の異電源系の回路が
混在する部分があるため、ＶＤＤ１とＶＤＤ２の両方の
電源を横方向に配線するよりも、縦方向に配線し電源の
供給をする方が効率よく電源の供給を行える。
ーザー回路３１とユーザー回路３２の異電源系の回路が
混在する部分があるため、ＶＤＤ１とＶＤＤ２の両方の
電源を横方向に配線するよりも、縦方向に配線し電源の
供給をする方が効率よく電源の供給を行える。
【００３５】また図３のＮＷＥＬＬは図４に示すように
３つ以上に分割する事が可能であり、ＮＷＥＬＬを３つ
以上に分割した場合であっても同様に対応する。よって
内部論理回路領域の使用効率が上がり、縦方向の電源配
線が有効になる。
３つ以上に分割する事が可能であり、ＮＷＥＬＬを３つ
以上に分割した場合であっても同様に対応する。よって
内部論理回路領域の使用効率が上がり、縦方向の電源配
線が有効になる。
【００３６】図８において、２電源Ｇ／Ａの構成図を示
す。本実施例では、ＶＤＤ１、ＶＤＤ２と２種類の電源
系のみ述べているが、２種類以上の電源でも同様であ
る。
す。本実施例では、ＶＤＤ１、ＶＤＤ２と２種類の電源
系のみ述べているが、２種類以上の電源でも同様であ
る。
【００３７】電源入力ＶＤＤ１と電源入力ＶＤＤ２、そ
のどちらかを選択する切り替え信号とから構成される。
切り替え信号の電位を任意に変更する事により、ＶＤＤ
１、ＶＤＤ２のどちらが選択され集積回路内部に供給さ
れる。
のどちらかを選択する切り替え信号とから構成される。
切り替え信号の電位を任意に変更する事により、ＶＤＤ
１、ＶＤＤ２のどちらが選択され集積回路内部に供給さ
れる。
【００３８】図９は、図８の入力電源回路部の詳細図で
ある。ＶＤＤ１とＶＤＤ２の電源を選択するために、切
り替え信号のＶＤＤ１側に制御用インバーター２６がは
いっている。この制御用インバーター２６により、ＶＤ
Ｄ１とＶＤＤ２の電源が選択される。またＶＤＤ１、Ｖ
ＤＤ２のそれぞれには切り替えスイッチ２５を入れてあ
り、ＶＤＤ１、ＶＤＤ２電源入力の選択が可能となって
いる。
ある。ＶＤＤ１とＶＤＤ２の電源を選択するために、切
り替え信号のＶＤＤ１側に制御用インバーター２６がは
いっている。この制御用インバーター２６により、ＶＤ
Ｄ１とＶＤＤ２の電源が選択される。またＶＤＤ１、Ｖ
ＤＤ２のそれぞれには切り替えスイッチ２５を入れてあ
り、ＶＤＤ１、ＶＤＤ２電源入力の選択が可能となって
いる。
【００３９】ＶＤＤ１またはＶＤＤ２の入力電源が、選
択された場合に高電位から低電位にたいして電流が流れ
込まないようにダイオード２７を接続させている。その
ダイオード２７の出力部からの入力電源を内部論理回路
に供給している。
択された場合に高電位から低電位にたいして電流が流れ
込まないようにダイオード２７を接続させている。その
ダイオード２７の出力部からの入力電源を内部論理回路
に供給している。
【００４０】図１０は、図９の電源回路部を各論理回路
部に入れた詳細図である。前記図９と同様な電源回路部
を有している。その電源回路部から出力された、電源を
論理回路に供給する構成となっている。
部に入れた詳細図である。前記図９と同様な電源回路部
を有している。その電源回路部から出力された、電源を
論理回路に供給する構成となっている。
【００４１】
【発明の効果】以上述べたように本発明によれば、供給
する複数の電源電位を内部論理回路領域内で任意に設定
できるため、各電源系で動作する複数の異電源系回路を
共有できるという効果がある。また、そのため論理回路
を柔軟性をもたせて構成する事が可能であり、論理回路
の小型化、及び内部論理回路の使用効率を上げるという
効果もある。
する複数の電源電位を内部論理回路領域内で任意に設定
できるため、各電源系で動作する複数の異電源系回路を
共有できるという効果がある。また、そのため論理回路
を柔軟性をもたせて構成する事が可能であり、論理回路
の小型化、及び内部論理回路の使用効率を上げるという
効果もある。
【００４２】また、速度を要求される論理回路部のみ高
電位、電流消費量の多い論理回路部のみ低電位を与える
ことが容易にできる効果がある。使用用途に従い速度、
電流消費料のどちらに重点を置くかにより、電源電位の
変更が可能となる効果がある。 半導体集積回路の動作
時、半動作時などの半導体集積回路の消費電流の違い
を、電源電位任意に変更出来るので、低消費電力型集積
回路の作成が可能になる効果がある。
電位、電流消費量の多い論理回路部のみ低電位を与える
ことが容易にできる効果がある。使用用途に従い速度、
電流消費料のどちらに重点を置くかにより、電源電位の
変更が可能となる効果がある。 半導体集積回路の動作
時、半動作時などの半導体集積回路の消費電流の違い
を、電源電位任意に変更出来るので、低消費電力型集積
回路の作成が可能になる効果がある。
【図１】本発明の第１の実施例を示す２電源Ｇ／Ａの構
成図。
成図。
【図２】本発明の第１の実施例に於けるＷＥＬＬの構成
図。
図。
【図３】本発明の第２の実施例を示す２電源Ｇ／Ａの構
成図。
成図。
【図４】本発明の第２の実施例に於けるＷＥＬＬの構成
図。
図。
【図５】従来例を示すＷＥＬＬの構成図。
【図６】従来例を示す２電源Ｇ／Ａの構成図。
【図７】従来例を示す２電源Ｇ／Ａの構成図。
【図８】本発明の第３の実施例を示す２電源Ｇ／Ａの構
成図。
成図。
【図９】本発明の第４の実施例を示す２電源Ｇ／Ａの電
源回路図。
源回路図。
【図１０】本発明の第５の実施例を示す２電源Ｇ／Ａの
内部論理回路図。
内部論理回路図。
１１、１２、３１、３２、６３ ユーザー回路 １３、３３、６１、６２ レベルシフタ １４、１５、３４、３５、６４、６５ 配線 ５１、５２、５３ 領域 ２０ ＶＤＤ１ ２１ ＶＤＤ２ ２２ 内部論理回路部 ２３ ＶＳＳ ２４ 電源切り替え信号 ２５ 切り替えスイッチ ２６ 制御用インバータ ２７ 電流流れ防止ダイオード ２８ 電源回路部 ２９ 論理回路部
Claims (7)
- 【請求項１】共通電位と各々異なる電位が供給される複
数の電源端子と、前記複数の電源端子のうちから所望の
電位を内部論理回路に供給する電源切換え選択回路とを
備えたことを特徴とする半導体集積回路。 - 【請求項２】前記内部論理回路は複数のベーシックセル
が列状に配列された第１のベーシックセル列と、複数の
ベーシックセルが列状に配列された第２のベーシックセ
ル列とを備え、前記内部論理回路領域に前記電源切換え
回路を配置したことを特徴とする請求項１記載の半導体
集積回路。 - 【請求項３】前記電源切り替え回路は、前記複数の電源
端子間に逆流防止ダイオードを備えることを特徴とする
請求項１または２いずれか記載の半導体集積回路。 - 【請求項４】前記第１のベーシックセル列と、前記第２
のベーシックセル列とはそれぞれ異なる電源切換え回路
を備え、前記第１のベーシックセル列と、前記第２のベ
ーシックセル列とはそれぞれ異なる電位を供給されるこ
とを特徴とする請求項３記載の半導体集積回路。 - 【請求項５】前記第１のベーシックセル列と、前記第２
のベーシックセル列とはそれぞれ異なるウェルに形成さ
れていることを特徴とする請求項４記載の半導体集積回
路。 - 【請求項６】前記第１のベーシックセル列に前記共通電
位と異なる第１の電位を供給する第１の電源配線と、前
記第２のベーシックセル列に前記共通電位と異なる第２
の電位を供給する第２の電源配線とを備え、前記第１の
電源配線と前記第２の電源配線とは直行して配置されて
いることを特徴とする請求項５記載の半導体集積回路。 - 【請求項７】前記第１のベーシックセル列に前記共通電
位と異なる第１の電位を供給する第１の電源配線と、前
記第２のベーシックセル列に前記共通電位と異なる第２
の電位を供給する第２の電源配線とを備え、前記第１の
電源配線と前記第２の電源配線とは略平行に配置されて
いることを特徴とする請求項６記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24036595A JPH0982929A (ja) | 1995-09-19 | 1995-09-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24036595A JPH0982929A (ja) | 1995-09-19 | 1995-09-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982929A true JPH0982929A (ja) | 1997-03-28 |
Family
ID=17058416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24036595A Pending JPH0982929A (ja) | 1995-09-19 | 1995-09-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982929A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001047019A1 (de) | 1999-12-20 | 2001-06-28 | Infineon Technologies Ag | Nichtflüchtige nor-halbleiterspeichereinrichtung und verfahren zu deren programmierung |
| US6501671B2 (en) | 2000-06-30 | 2002-12-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device enabling selective production of different semiconductor memory devices operating at different external power-supply voltages |
| WO2004075295A1 (ja) * | 2003-02-19 | 2004-09-02 | Hitachi, Ltd. | 半導体集積回路装置 |
| JP2006313893A (ja) * | 2005-04-08 | 2006-11-16 | Toshiba Corp | 半導体集積回路およびその遅延検査方法 |
-
1995
- 1995-09-19 JP JP24036595A patent/JPH0982929A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001047019A1 (de) | 1999-12-20 | 2001-06-28 | Infineon Technologies Ag | Nichtflüchtige nor-halbleiterspeichereinrichtung und verfahren zu deren programmierung |
| US6501671B2 (en) | 2000-06-30 | 2002-12-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device enabling selective production of different semiconductor memory devices operating at different external power-supply voltages |
| WO2004075295A1 (ja) * | 2003-02-19 | 2004-09-02 | Hitachi, Ltd. | 半導体集積回路装置 |
| JP2006313893A (ja) * | 2005-04-08 | 2006-11-16 | Toshiba Corp | 半導体集積回路およびその遅延検査方法 |
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