JPH098295A - 半導体装置 - Google Patents
半導体装置Info
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- JPH098295A JPH098295A JP7157273A JP15727395A JPH098295A JP H098295 A JPH098295 A JP H098295A JP 7157273 A JP7157273 A JP 7157273A JP 15727395 A JP15727395 A JP 15727395A JP H098295 A JPH098295 A JP H098295A
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- semiconductor device
- semiconductor
- photons
- protrusion
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体素子で発生したフォトンが
隣接する素子に影響を与えるのを防ぎ、信頼性が向上さ
せ、消費電力を低減し、高集積化を可能とすることを目
的とする。 【構成】 本発明は、半導体基板上に形成された半導体
素子を具備する半導体装置において、半導体素子の周囲
をとり囲むようフォトンを遮蔽する手段３３を配設した
ことを特徴とする。
隣接する素子に影響を与えるのを防ぎ、信頼性が向上さ
せ、消費電力を低減し、高集積化を可能とすることを目
的とする。 【構成】 本発明は、半導体基板上に形成された半導体
素子を具備する半導体装置において、半導体素子の周囲
をとり囲むようフォトンを遮蔽する手段３３を配設した
ことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係わり、
特にＭＯＳトランジスタのドレイン等で発生したフォト
ンが他のＭＯＳトランジスタに与える影響を極力減らし
た信頼性の高い半導体装置に関する。
特にＭＯＳトランジスタのドレイン等で発生したフォト
ンが他のＭＯＳトランジスタに与える影響を極力減らし
た信頼性の高い半導体装置に関する。
【０００２】
【従来の技術】ＰＮ接合に電圧を印加するとフォトンが
発生する。複数の半導体素子を同一半導体基板表面に形
成した集積回路においては、発生したフォトンが隣接す
る半導体素子に影響を与えるのを極力防ぐため、ＬＤＤ
（Lightly Doped Drain ）等の構造が提案されてきた
が、必ずしも十分なものとは言えなかった。このような
フォトンの発生は、周囲のＭＯＳトランジスタのサブス
レッショルド電流の増大につながる。特に、リングオシ
レータ及び内部昇圧回路を有する不揮発性半導体記憶装
置（例えばＥＥＰＲＯＭ）においては、このリングオシ
レータないし昇圧回路において、多大なフォトンが発生
し、これが他の周辺回路の非動作時の貫通電流の増大に
つながっていた。
発生する。複数の半導体素子を同一半導体基板表面に形
成した集積回路においては、発生したフォトンが隣接す
る半導体素子に影響を与えるのを極力防ぐため、ＬＤＤ
（Lightly Doped Drain ）等の構造が提案されてきた
が、必ずしも十分なものとは言えなかった。このような
フォトンの発生は、周囲のＭＯＳトランジスタのサブス
レッショルド電流の増大につながる。特に、リングオシ
レータ及び内部昇圧回路を有する不揮発性半導体記憶装
置（例えばＥＥＰＲＯＭ）においては、このリングオシ
レータないし昇圧回路において、多大なフォトンが発生
し、これが他の周辺回路の非動作時の貫通電流の増大に
つながっていた。
【０００３】
【発明が解決しようとする課題】このように、従来の半
導体装置においては、ＭＯＳトランジスタのドレイン等
におけるフォトンの発生は不可避であり、発生したフォ
トンが周囲の半導体素子に悪影響を与えることがあっ
た。
導体装置においては、ＭＯＳトランジスタのドレイン等
におけるフォトンの発生は不可避であり、発生したフォ
トンが周囲の半導体素子に悪影響を与えることがあっ
た。
【０００４】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、フォトン発生を抑える
のでなく、むしろ発生したフォトンを基板裏面側に放出
するとともにこれを吸収・遮蔽することにより、フォト
ンが隣接する半導体素子に与える影響を極力削減した半
導体装置を提供することにある。
ので、その目的とするところは、フォトン発生を抑える
のでなく、むしろ発生したフォトンを基板裏面側に放出
するとともにこれを吸収・遮蔽することにより、フォト
ンが隣接する半導体素子に与える影響を極力削減した半
導体装置を提供することにある。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に本発明の半導体装置は、半導体素子の周囲をとり囲む
ようにフォトンを遮蔽する手段を配設したことを特徴と
する。この半導体素子は、半導体基板より突出した半導
体柱の一部領域にドレインを、半導体基板表面にはソー
スを形成してなり、半導体柱の周りを絶縁膜を介してゲ
ート電極が取り囲み、ゲート電極はフォトンを遮蔽する
部材、例えば金属を含有する層により構成されている。
その結果、フォトンは遮蔽部材により反射及び吸収され
る。
に本発明の半導体装置は、半導体素子の周囲をとり囲む
ようにフォトンを遮蔽する手段を配設したことを特徴と
する。この半導体素子は、半導体基板より突出した半導
体柱の一部領域にドレインを、半導体基板表面にはソー
スを形成してなり、半導体柱の周りを絶縁膜を介してゲ
ート電極が取り囲み、ゲート電極はフォトンを遮蔽する
部材、例えば金属を含有する層により構成されている。
その結果、フォトンは遮蔽部材により反射及び吸収され
る。
【０００６】また、本発明では、別の例として、半導体
基板より突出した半導体柱の一部領域にドレインを、半
導体基板表面にはソースを形成してなり、半導体柱の周
りを絶縁膜を介してゲート電極が取り囲み、上述の手段
はゲート電極の周囲に配設されたフォトンを遮蔽する部
材であることを特徴とする半導体装置を提供する。この
部材はソースに電気的に接続されており、該ソースの導
出電極として用いられている。
基板より突出した半導体柱の一部領域にドレインを、半
導体基板表面にはソースを形成してなり、半導体柱の周
りを絶縁膜を介してゲート電極が取り囲み、上述の手段
はゲート電極の周囲に配設されたフォトンを遮蔽する部
材であることを特徴とする半導体装置を提供する。この
部材はソースに電気的に接続されており、該ソースの導
出電極として用いられている。
【０００７】また、本発明においては、さらに別の例と
して、半導体基板と、半導体基板表面に形成された第１
の突出部と、第１の突出部上に形成された第２の突出部
と、第１の突出部の周囲に第１の絶縁膜を介して形成さ
れた第１のゲート電極と、第２の突出部の周囲に第２の
絶縁膜を介して形成された第２のゲート電極とから構成
され、第１の突出部には第１導電型の第１の縦型ＭＯＳ
トランジスタが形成され、第２の突出部には第２導電型
の第２の縦型ＭＯＳトランジスタが形成され、第１及び
第２の縦型ＭＯＳトランジスタは第１の突出部と第２の
突出部との界面において電気的に接続されており、第１
もしくは第２のゲート電極はフォトンを遮蔽する部材に
より構成されていることを特徴とする半導体装置を提供
する。この第１のＭＯＳトランジスタはＰ型ＭＯＳトラ
ンジスタであり、第２ＭＯＳトランジスタはＮ型ＭＯＳ
トランジスタである。
して、半導体基板と、半導体基板表面に形成された第１
の突出部と、第１の突出部上に形成された第２の突出部
と、第１の突出部の周囲に第１の絶縁膜を介して形成さ
れた第１のゲート電極と、第２の突出部の周囲に第２の
絶縁膜を介して形成された第２のゲート電極とから構成
され、第１の突出部には第１導電型の第１の縦型ＭＯＳ
トランジスタが形成され、第２の突出部には第２導電型
の第２の縦型ＭＯＳトランジスタが形成され、第１及び
第２の縦型ＭＯＳトランジスタは第１の突出部と第２の
突出部との界面において電気的に接続されており、第１
もしくは第２のゲート電極はフォトンを遮蔽する部材に
より構成されていることを特徴とする半導体装置を提供
する。この第１のＭＯＳトランジスタはＰ型ＭＯＳトラ
ンジスタであり、第２ＭＯＳトランジスタはＮ型ＭＯＳ
トランジスタである。
【０００８】また、本発明においては、さらに別の例と
して、半導体基板上に複数個隣接して配置された突出部
と、突出部の周囲を第１の絶縁膜を介して取り囲みそれ
ぞれ電気的に独立して配置された複数の浮遊ゲートと、
複数の浮遊ゲートの周囲を第２の絶縁膜を介して取り囲
みそれぞれ電気的に接触して配置された共通制御ゲート
とから構成され、共通制御ゲートはフォトンを遮蔽する
部材により構成されていることを特徴とする半導体装置
を提供する。
して、半導体基板上に複数個隣接して配置された突出部
と、突出部の周囲を第１の絶縁膜を介して取り囲みそれ
ぞれ電気的に独立して配置された複数の浮遊ゲートと、
複数の浮遊ゲートの周囲を第２の絶縁膜を介して取り囲
みそれぞれ電気的に接触して配置された共通制御ゲート
とから構成され、共通制御ゲートはフォトンを遮蔽する
部材により構成されていることを特徴とする半導体装置
を提供する。
【０００９】また、本発明においては、さらに別の例と
して、半導体基板上に複数のＭＯＳトランジスタからな
る回路ブロックを形成してなる半導体装置において、回
路ブロックの周囲に溝を形成し、該溝内にフォトンを遮
蔽する部材を埋設することにより回路ブロック内で発生
したフォトンを回路ブロック外に漏泄しないよう構成し
たことを特徴とする半導体装置を提供する。同時に、半
導体基板上に複数のＭＯＳトランジスタからなる回路ブ
ロックを形成してなる半導体装置において、回路ブロッ
クの周囲に溝を形成し、該溝内にフォトンを遮蔽する部
材を埋設することにより回路ブロック外で発生したフォ
トンが回路ブロック内に侵入するのを防ぐよう構成した
ことを特徴とする半導体装置を提供する。
して、半導体基板上に複数のＭＯＳトランジスタからな
る回路ブロックを形成してなる半導体装置において、回
路ブロックの周囲に溝を形成し、該溝内にフォトンを遮
蔽する部材を埋設することにより回路ブロック内で発生
したフォトンを回路ブロック外に漏泄しないよう構成し
たことを特徴とする半導体装置を提供する。同時に、半
導体基板上に複数のＭＯＳトランジスタからなる回路ブ
ロックを形成してなる半導体装置において、回路ブロッ
クの周囲に溝を形成し、該溝内にフォトンを遮蔽する部
材を埋設することにより回路ブロック外で発生したフォ
トンが回路ブロック内に侵入するのを防ぐよう構成した
ことを特徴とする半導体装置を提供する。
【００１０】
【作用】本発明によれば、半導体素子においてフォトン
が発生したとしても、その周囲に配設されたフォトン遮
蔽部材が該フォトンを遮蔽するため、隣接する半導体素
子等に影響を与えることがなく、高信頼性、低消費電
力、高集積の半導体集積回路を構成することができる。
が発生したとしても、その周囲に配設されたフォトン遮
蔽部材が該フォトンを遮蔽するため、隣接する半導体素
子等に影響を与えることがなく、高信頼性、低消費電
力、高集積の半導体集積回路を構成することができる。
【００１１】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。 （第１の実施例）図１は本発明の第１の実施例にかかわ
る縦型ＭＯＳトランジスタの断面図である。半導体基板
上に形成された縦型ＭＯＳトランジスタはＳＧＴ（Surr
oundingGate Transistor ）構造をとっている。シリコ
ン単結晶からなるＰ型半導体基板３０は同一部材からな
る突出部３１（シリコン柱）を有し、この突出部３１の
側壁は酸化膜からなるゲート絶縁膜３２におおわれてい
る。さらに、この突出部３１はゲート絶縁膜３１を介し
てアルミニウムからなるゲート電極３３で囲まれてい
る。突出部３１の下部に近接して半導体基板３１表面に
はＮ型の不純物拡散領域（ソース）３４が形成され、突
出部３１の上部にはＮ型の不純物拡散領域（ドレイン）
３５が形成されている。
説明する。 （第１の実施例）図１は本発明の第１の実施例にかかわ
る縦型ＭＯＳトランジスタの断面図である。半導体基板
上に形成された縦型ＭＯＳトランジスタはＳＧＴ（Surr
oundingGate Transistor ）構造をとっている。シリコ
ン単結晶からなるＰ型半導体基板３０は同一部材からな
る突出部３１（シリコン柱）を有し、この突出部３１の
側壁は酸化膜からなるゲート絶縁膜３２におおわれてい
る。さらに、この突出部３１はゲート絶縁膜３１を介し
てアルミニウムからなるゲート電極３３で囲まれてい
る。突出部３１の下部に近接して半導体基板３１表面に
はＮ型の不純物拡散領域（ソース）３４が形成され、突
出部３１の上部にはＮ型の不純物拡散領域（ドレイン）
３５が形成されている。
【００１２】このＳＧＴの具体的な形状の一例は以下の
通りである。突出部の幅は０．５μｍ、高さは１．０μ
ｍであり、ゲート絶縁膜３２の膜厚は１０ｎｍ、ゲート
電極の膜厚は２００ｎｍである。半導体基板はボロンが
低濃度に拡散されており、ソース３４・ドレイン３５に
はヒ素が高濃度に拡散されている。
通りである。突出部の幅は０．５μｍ、高さは１．０μ
ｍであり、ゲート絶縁膜３２の膜厚は１０ｎｍ、ゲート
電極の膜厚は２００ｎｍである。半導体基板はボロンが
低濃度に拡散されており、ソース３４・ドレイン３５に
はヒ素が高濃度に拡散されている。
【００１３】以上のように構成されたＭＯＳトランジス
タをを動作させる際には、ドレイン３５に例えば５Ｖ程
度の電源電圧が印加されることがある。このとき、ドレ
インのＰＮ接合部においてフォトンが発生する。発生し
たフォトンはゲート絶縁膜３２と突出部３１との界面で
反射しつつ矢印３７のような経路で基板３０側に放出さ
れる。このように、シリコンからなる突出部３１とその
周りの絶縁膜３２は導波管の役割をしてフォトンを基板
方向（図中下方向）へと伝搬させる。この結果、隣接す
る半導体素子へのフォトンの影響はある程度減少する。
しかし、シリコンと酸化膜との界面での反射は必ずしも
十分ではなく、フォトンの入射角度等によっては、フォ
トンを透過させてしまうことがある。ここで、ゲート電
極３３が従来のようにポリシリコンで構成されていたな
らば、このフォトンを容易に透過させてしまい、隣接す
る半導体素子にフォトンが到達するのを防ぐことができ
ない。本発明においては、ゲート電極３３をフォトンを
吸収・遮蔽するアルミニウムにより構成したため、ゲー
ト絶縁膜３２を透過したフォトンは例えば部位３８、３
９等で吸収・遮蔽される。この結果、ドレイン３５で発
生したフォトンが隣接する素子に到達するのをほぼ完全
に防ぐことができる。
タをを動作させる際には、ドレイン３５に例えば５Ｖ程
度の電源電圧が印加されることがある。このとき、ドレ
インのＰＮ接合部においてフォトンが発生する。発生し
たフォトンはゲート絶縁膜３２と突出部３１との界面で
反射しつつ矢印３７のような経路で基板３０側に放出さ
れる。このように、シリコンからなる突出部３１とその
周りの絶縁膜３２は導波管の役割をしてフォトンを基板
方向（図中下方向）へと伝搬させる。この結果、隣接す
る半導体素子へのフォトンの影響はある程度減少する。
しかし、シリコンと酸化膜との界面での反射は必ずしも
十分ではなく、フォトンの入射角度等によっては、フォ
トンを透過させてしまうことがある。ここで、ゲート電
極３３が従来のようにポリシリコンで構成されていたな
らば、このフォトンを容易に透過させてしまい、隣接す
る半導体素子にフォトンが到達するのを防ぐことができ
ない。本発明においては、ゲート電極３３をフォトンを
吸収・遮蔽するアルミニウムにより構成したため、ゲー
ト絶縁膜３２を透過したフォトンは例えば部位３８、３
９等で吸収・遮蔽される。この結果、ドレイン３５で発
生したフォトンが隣接する素子に到達するのをほぼ完全
に防ぐことができる。
【００１４】また、上述のようなＳＧＴ構造において
は、その電流・電圧特性は平面型トランジスタのそれよ
りも優れている。例えば、図１４はサブスレッショルド
スイングを示しているが、ＳＧＴでは、約６０ｍＶ／ｄ
ｅｃａｄｅとほぼ理想的に近い値が得られ、通常の平面
型トランジスタよりも小さな値となる。なお、ＶＧはゲ
ートに印加する電圧、Ｉはソース・ドレイン間に流れる
電流を示しており、図１４はＶＧとＩとの関係を片対数
グラフにより表したものである。これは、図１５に示し
たようにＳＧＴのサイズが小さくなり、例えばシリコン
柱の直径が１μｍ以下になると、シリコン柱の内部が空
乏層９５により完全に空乏化されるためである。その結
果、ＳＧＴは平面トランジスタよりもサブスレッショル
ドスイングが小さくなることから、カットオフ特性が良
くなるだけでなく、また、基板バイアス効果がなくな
る。
は、その電流・電圧特性は平面型トランジスタのそれよ
りも優れている。例えば、図１４はサブスレッショルド
スイングを示しているが、ＳＧＴでは、約６０ｍＶ／ｄ
ｅｃａｄｅとほぼ理想的に近い値が得られ、通常の平面
型トランジスタよりも小さな値となる。なお、ＶＧはゲ
ートに印加する電圧、Ｉはソース・ドレイン間に流れる
電流を示しており、図１４はＶＧとＩとの関係を片対数
グラフにより表したものである。これは、図１５に示し
たようにＳＧＴのサイズが小さくなり、例えばシリコン
柱の直径が１μｍ以下になると、シリコン柱の内部が空
乏層９５により完全に空乏化されるためである。その結
果、ＳＧＴは平面トランジスタよりもサブスレッショル
ドスイングが小さくなることから、カットオフ特性が良
くなるだけでなく、また、基板バイアス効果がなくな
る。
【００１５】このＳＧＴの特徴はＳＯＩ（Silicon-on-I
nsulator）構造のトランジスタ特性に似ている。しか
し、ＳＯＩ構造では、ボディー効果（Body Effect ）を
緩和するための手段が必要である。すなわち、インパク
トイオン化によって発生したホールを吸収するためのボ
ディーコンタクト（Body Contact）、例えばＮチャネル
型ＭＯＳトランジスタであれば、Ｐ型の高濃度領域によ
るコンタクトを設けなくてはならない。これは、ＳＯＩ
構造のトランジスタの微細化を妨げていた。しかし、Ｓ
ＧＴ構造では、基板がボディーコンタクトの役目を果た
し、発生したホールは基板が吸収する。すなわち、ＳＧ
Ｔ構造は、ＳＯＩ構造のトランジスタの特徴を持つと同
時に、ボディーコンタクトが不要で微細化に好適であ
る。
nsulator）構造のトランジスタ特性に似ている。しか
し、ＳＯＩ構造では、ボディー効果（Body Effect ）を
緩和するための手段が必要である。すなわち、インパク
トイオン化によって発生したホールを吸収するためのボ
ディーコンタクト（Body Contact）、例えばＮチャネル
型ＭＯＳトランジスタであれば、Ｐ型の高濃度領域によ
るコンタクトを設けなくてはならない。これは、ＳＯＩ
構造のトランジスタの微細化を妨げていた。しかし、Ｓ
ＧＴ構造では、基板がボディーコンタクトの役目を果た
し、発生したホールは基板が吸収する。すなわち、ＳＧ
Ｔ構造は、ＳＯＩ構造のトランジスタの特徴を持つと同
時に、ボディーコンタクトが不要で微細化に好適であ
る。
【００１６】このようなＳＧＴ構造は、フォトンに対し
てもＳＯＩよりも耐性がある。それは、ＳＯＩ構造で
は、発生したフォトンは絶縁膜（Insulator ）上のシリ
コン膜を横方向に伝搬し、１つのトランジスタから発生
したフォトンはその周辺のトランジスタに伝搬し、その
電流・電圧特性に影響を及ぼすという点で、通常の平面
トランジスタと同様な問題があるからである。
てもＳＯＩよりも耐性がある。それは、ＳＯＩ構造で
は、発生したフォトンは絶縁膜（Insulator ）上のシリ
コン膜を横方向に伝搬し、１つのトランジスタから発生
したフォトンはその周辺のトランジスタに伝搬し、その
電流・電圧特性に影響を及ぼすという点で、通常の平面
トランジスタと同様な問題があるからである。
【００１７】なお、上述の例ではゲート電極３３をアル
ミニウムで構成したが、これは、フォトンを吸収する部
材であるタングステン、チタン、タングステンシリサイ
ド、チタンシリサイド等の金属を含有する導電性材料を
用いてもよい。
ミニウムで構成したが、これは、フォトンを吸収する部
材であるタングステン、チタン、タングステンシリサイ
ド、チタンシリサイド等の金属を含有する導電性材料を
用いてもよい。
【００１８】（第２の実施例）図２は本発明の第２の実
施例にかかわる縦型ＭＯＳトランジスタの断面図であ
る。第１の実施例と同様、半導体基板上に形成された縦
型ＭＯＳトランジスタはＳＧＴ構造をとっている。シリ
コン単結晶からなるＰ型半導体基板４０は同一部材から
なる突出部４１（シリコン柱）を有し、この突出部４１
の側壁は酸化膜からなるゲート絶縁膜４２におおわれて
いる。さらに、この突出部４１はゲート絶縁膜４１を介
して不純物を高濃度にドープしたポリシリコンからなる
ゲート電極４３で囲まれている。突出部４１の下部に近
接して半導体基板４０表面にはＮ型の不純物拡散領域
（ソース）４４が形成され、突出部４１の上部にはＮ型
の不純物拡散領域（ドレイン）４５が形成されている。
さらに、このドレイン電極４３を取り囲むように、フォ
トン吸収部材４６が形成されている。図２に示すよう
に、部材４６は隣接するＳＧＴ間に挿入されている。
施例にかかわる縦型ＭＯＳトランジスタの断面図であ
る。第１の実施例と同様、半導体基板上に形成された縦
型ＭＯＳトランジスタはＳＧＴ構造をとっている。シリ
コン単結晶からなるＰ型半導体基板４０は同一部材から
なる突出部４１（シリコン柱）を有し、この突出部４１
の側壁は酸化膜からなるゲート絶縁膜４２におおわれて
いる。さらに、この突出部４１はゲート絶縁膜４１を介
して不純物を高濃度にドープしたポリシリコンからなる
ゲート電極４３で囲まれている。突出部４１の下部に近
接して半導体基板４０表面にはＮ型の不純物拡散領域
（ソース）４４が形成され、突出部４１の上部にはＮ型
の不純物拡散領域（ドレイン）４５が形成されている。
さらに、このドレイン電極４３を取り囲むように、フォ
トン吸収部材４６が形成されている。図２に示すよう
に、部材４６は隣接するＳＧＴ間に挿入されている。
【００１９】以上のように構成されたＭＯＳトランジス
タを動作させるとドレインのＰＮ接合部においてフォト
ンが発生する。発生したフォトンはゲート絶縁膜４２と
突出部４１との界面で反射しつつ矢印４７のような経路
で基板４０側に放出される。このように、第１の実施例
と同様、シリコンからなる突出部４１とその周りの絶縁
膜４２は導波管の役割をしてフォトンを基板方向（図中
下方向）へと伝搬させる。この結果、隣接する半導体素
子へのフォトンの影響はある程度減少する。ここで、シ
リコンと酸化膜との界面での反射は必ずしも十分ではな
く、フォトンの入射角度等によっては、フォトンを透過
させてしまうが、部材４６はフォトンを吸収するアルミ
ニウムにより構成されているため、ゲート絶縁膜４２を
透過したフォトンは部材４６で吸収される。この結果、
ドレイン４５で発生したフォトンが隣接する素子に到達
するのをほぼ完全に防ぐことができる。
タを動作させるとドレインのＰＮ接合部においてフォト
ンが発生する。発生したフォトンはゲート絶縁膜４２と
突出部４１との界面で反射しつつ矢印４７のような経路
で基板４０側に放出される。このように、第１の実施例
と同様、シリコンからなる突出部４１とその周りの絶縁
膜４２は導波管の役割をしてフォトンを基板方向（図中
下方向）へと伝搬させる。この結果、隣接する半導体素
子へのフォトンの影響はある程度減少する。ここで、シ
リコンと酸化膜との界面での反射は必ずしも十分ではな
く、フォトンの入射角度等によっては、フォトンを透過
させてしまうが、部材４６はフォトンを吸収するアルミ
ニウムにより構成されているため、ゲート絶縁膜４２を
透過したフォトンは部材４６で吸収される。この結果、
ドレイン４５で発生したフォトンが隣接する素子に到達
するのをほぼ完全に防ぐことができる。
【００２０】また、第２の実施例においては、ゲート電
極４３は従来通りポリシリコンを用いることができると
いう利点もある。なお、上述の例では遮蔽部材４６をア
ルミニウムで構成したが、これは、フォトンを吸収する
部材であるタングステン、チタン等の材料を用いてもよ
いことは第１の実施例と同様である。
極４３は従来通りポリシリコンを用いることができると
いう利点もある。なお、上述の例では遮蔽部材４６をア
ルミニウムで構成したが、これは、フォトンを吸収する
部材であるタングステン、チタン等の材料を用いてもよ
いことは第１の実施例と同様である。
【００２１】（第３の実施例）図３は本発明の第３の実
施例にかかわる縦型ＭＯＳトランジスタの断面図であ
る。第２の実施例と同様の部位には同様の図番を付し、
詳細な構造の説明を省略する。第３の実施例において
は、上述したようにフォトン遮蔽部材４６はアルミニウ
ム、タングステン、チタン等の導電性部材により構成さ
れており、これがソース４４と電気的に接続されてい
る。このため、フォトン遮蔽部材４６をソースの導出電
極として用いることができる。このように構成すると、
上層の配線とのコンタクトが容易になるという効果があ
る。
施例にかかわる縦型ＭＯＳトランジスタの断面図であ
る。第２の実施例と同様の部位には同様の図番を付し、
詳細な構造の説明を省略する。第３の実施例において
は、上述したようにフォトン遮蔽部材４６はアルミニウ
ム、タングステン、チタン等の導電性部材により構成さ
れており、これがソース４４と電気的に接続されてい
る。このため、フォトン遮蔽部材４６をソースの導出電
極として用いることができる。このように構成すると、
上層の配線とのコンタクトが容易になるという効果があ
る。
【００２２】（第４の実施例）図４ないし図８に本発明
の第４の実施例を示す。第４の実施例は、縦型ＣＭＯＳ
インバータを形成する例である。
の第４の実施例を示す。第４の実施例は、縦型ＣＭＯＳ
インバータを形成する例である。
【００２３】図４は該ＣＭＯＳインバータの平面図、図
５は図４の５ａにおける断面図、図６は図４の５ｂにお
ける断面図、図７は図４の５ｃにおける断面図をそれぞ
れ示している。Ｐ型半導体基板１には第１の突出部１０
及びこの第１の突出部１０の一部上に形成された第２の
突出部１１が形成されている。第１の突出部１０の「つ
け根」にあたる領域及び基板１の表面領域にはＰ型高濃
度拡散領域２が形成されている。突出部１０は下から順
に高濃度Ｐ型拡散領域、Ｎ型拡散領域３、高濃度Ｐ型拡
散領域４、高濃度Ｎ型拡散領域５から構成される。突出
部１１は下から順に高濃度Ｎ型拡散領域５、Ｐ型拡散領
域６、高濃度Ｎ型拡散領域７から構成される。第１の突
出部１０の側壁には絶縁膜８1 を介してアルミニウムゲ
ート電極９1 が、第２の突出部１１の側壁には絶縁膜８
2 を介してアルミニウムゲート電極９2 がそれぞれ形成
されている。第１の突出部１０の上表面の第２の突出部
１１が形成されていない領域には高濃度Ｎ型拡散領域５
に接して電極１５が形成されている。さらに第２の突出
部１１の上表面には高濃度拡散領域７に接して電極１７
が形成されている。ゲート電極９2 及び９1 は一体に構
成され、上記構造から離れた位置で電極１４と接続され
る。また、Ｎ型高濃度拡散領域２も同様に上記構造から
離れた位置で電極１６と接続される。そして、以上のよ
うな構造体は層間絶縁膜１２でおおわれている。
５は図４の５ａにおける断面図、図６は図４の５ｂにお
ける断面図、図７は図４の５ｃにおける断面図をそれぞ
れ示している。Ｐ型半導体基板１には第１の突出部１０
及びこの第１の突出部１０の一部上に形成された第２の
突出部１１が形成されている。第１の突出部１０の「つ
け根」にあたる領域及び基板１の表面領域にはＰ型高濃
度拡散領域２が形成されている。突出部１０は下から順
に高濃度Ｐ型拡散領域、Ｎ型拡散領域３、高濃度Ｐ型拡
散領域４、高濃度Ｎ型拡散領域５から構成される。突出
部１１は下から順に高濃度Ｎ型拡散領域５、Ｐ型拡散領
域６、高濃度Ｎ型拡散領域７から構成される。第１の突
出部１０の側壁には絶縁膜８1 を介してアルミニウムゲ
ート電極９1 が、第２の突出部１１の側壁には絶縁膜８
2 を介してアルミニウムゲート電極９2 がそれぞれ形成
されている。第１の突出部１０の上表面の第２の突出部
１１が形成されていない領域には高濃度Ｎ型拡散領域５
に接して電極１５が形成されている。さらに第２の突出
部１１の上表面には高濃度拡散領域７に接して電極１７
が形成されている。ゲート電極９2 及び９1 は一体に構
成され、上記構造から離れた位置で電極１４と接続され
る。また、Ｎ型高濃度拡散領域２も同様に上記構造から
離れた位置で電極１６と接続される。そして、以上のよ
うな構造体は層間絶縁膜１２でおおわれている。
【００２４】図８は上述の構想体の等価回路であるり、
ＣＭＯＳインバータを構成する。突出部１０にはＰチャ
ネルＭＯＳトランジスタＱＰが、突出部１１にはＮチャ
ネルＭＯＳトランジスタＱＮが形成されている。
ＣＭＯＳインバータを構成する。突出部１０にはＰチャ
ネルＭＯＳトランジスタＱＰが、突出部１１にはＮチャ
ネルＭＯＳトランジスタＱＮが形成されている。
【００２５】ＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタとの接合部は上述の高濃度拡散領
域４、５の界面であり、これは高濃度のためオーミック
コンタクトとなる。
ルＭＯＳトランジスタとの接合部は上述の高濃度拡散領
域４、５の界面であり、これは高濃度のためオーミック
コンタクトとなる。
【００２６】本実施例においてはＰチャネルＭＯＳトラ
ンジスタを下部に（従って大きく）形成し、Ｎチャネル
ＭＯＳトランジスタを上部に（従って小さく）形成し
た。一般にホールの移動度は電子の移動度よりも低いた
め、ＰチャネルＭＯＳトランジスタの電流駆動能力はＮ
チャネルＭＯＳトランジスタのそれよりも低い。従っ
て、ＰチャネルＭＯＳトランジスタのチャネル幅を大き
くするのが望ましく、上にＮ型、下にＰ型を形成するの
が好適である。
ンジスタを下部に（従って大きく）形成し、Ｎチャネル
ＭＯＳトランジスタを上部に（従って小さく）形成し
た。一般にホールの移動度は電子の移動度よりも低いた
め、ＰチャネルＭＯＳトランジスタの電流駆動能力はＮ
チャネルＭＯＳトランジスタのそれよりも低い。従っ
て、ＰチャネルＭＯＳトランジスタのチャネル幅を大き
くするのが望ましく、上にＮ型、下にＰ型を形成するの
が好適である。
【００２７】以上のように構成することにより、小さな
領域にＣＭＯＳインバータを形成することが可能とな
り、高集積化に非常に適している。もちろん、ゲート電
極が第１の実施例に示したような、フォトンを吸収する
効果を有する。
領域にＣＭＯＳインバータを形成することが可能とな
り、高集積化に非常に適している。もちろん、ゲート電
極が第１の実施例に示したような、フォトンを吸収する
効果を有する。
【００２８】第４の実施例においては、ＣＭＯＳインバ
ータを例に取って説明したが、これに限られることな
く、ＮＡＮＤゲート、ＮＯＲゲート、ＣＭＯＳ転送ゲー
ト等各種の回路を構成することができる。
ータを例に取って説明したが、これに限られることな
く、ＮＡＮＤゲート、ＮＯＲゲート、ＣＭＯＳ転送ゲー
ト等各種の回路を構成することができる。
【００２９】（第５の実施例）図９ないし図１１に本発
明の第５の実施例を示す。これは浮遊ゲートを有する縦
型ＭＯＳトランジスタを複数個並べた不揮発性半導体メ
モリのメモリセルアレイである。
明の第５の実施例を示す。これは浮遊ゲートを有する縦
型ＭＯＳトランジスタを複数個並べた不揮発性半導体メ
モリのメモリセルアレイである。
【００３０】図９は本実施例の平面図、図１０は図９の
９ａにおける断面図である。Ｐ型半導体基板５０上に突
出部５１が複数個行列状に形成されている。この突出部
は行方向において列方向よりも近接して配置されてい
る。この突出部５１の周りには絶縁膜５２を介してポリ
シリコンからなる浮遊ゲート５３が形成されている。こ
の浮遊ゲート５３は各突起部において独立しており、近
接する突起部と接触することがない。さらに、この浮遊
ゲート５３の周りには、絶縁膜５４を介して、アルミニ
ウム、タングステンシリサイド等のフォトンを遮蔽する
部材からなる制御ゲート５５が形成されている。この制
御ゲート５５は行方向に隣接する突起部５１ごとに接触
しており、行方向に延在するワード線ＷＬを構成する。
さらに、突起部の下部周囲にはＮ型拡散領域からなるソ
ース５６が、突起部の上表面にはＮ型拡散両以下期から
なるドレイン５７が形成される。このドレイン５７を列
方向に並ぶ突起部毎に接続するとビット線ＢＬとなる。
９ａにおける断面図である。Ｐ型半導体基板５０上に突
出部５１が複数個行列状に形成されている。この突出部
は行方向において列方向よりも近接して配置されてい
る。この突出部５１の周りには絶縁膜５２を介してポリ
シリコンからなる浮遊ゲート５３が形成されている。こ
の浮遊ゲート５３は各突起部において独立しており、近
接する突起部と接触することがない。さらに、この浮遊
ゲート５３の周りには、絶縁膜５４を介して、アルミニ
ウム、タングステンシリサイド等のフォトンを遮蔽する
部材からなる制御ゲート５５が形成されている。この制
御ゲート５５は行方向に隣接する突起部５１ごとに接触
しており、行方向に延在するワード線ＷＬを構成する。
さらに、突起部の下部周囲にはＮ型拡散領域からなるソ
ース５６が、突起部の上表面にはＮ型拡散両以下期から
なるドレイン５７が形成される。このドレイン５７を列
方向に並ぶ突起部毎に接続するとビット線ＢＬとなる。
【００３１】図１１に上述の構造のメモリセルアレイの
等価回路を示す。以上のようにして、浮遊ゲートを有す
るＭＯＳトランジスタを複数個並べたメモリセルアレイ
が構成され、行方向にはワード線が、列方向にはビット
線が延在することとなる。そして、このワード線はマス
ク合わせ工程なく、セルフアラインで形成することがで
きる。また、非常に高密度にメモリセルを配置すること
ができ。さらに、図１０より判るよう、不揮発性メモリ
セルはオフセットゲート構造となるため、フラッシュメ
モリに用いたときの過剰消去の問題も生じない。
等価回路を示す。以上のようにして、浮遊ゲートを有す
るＭＯＳトランジスタを複数個並べたメモリセルアレイ
が構成され、行方向にはワード線が、列方向にはビット
線が延在することとなる。そして、このワード線はマス
ク合わせ工程なく、セルフアラインで形成することがで
きる。また、非常に高密度にメモリセルを配置すること
ができ。さらに、図１０より判るよう、不揮発性メモリ
セルはオフセットゲート構造となるため、フラッシュメ
モリに用いたときの過剰消去の問題も生じない。
【００３２】さらに、ワード線ＷＬがアルミニウム等に
より構成されているため、フォトンの吸収ないし遮蔽膜
として作用し、隣接するメモリセルないし周辺回路にフ
ォトンを放出することがない。従って、第１の実施例と
同様の効果も得られることは言うまでもない。
より構成されているため、フォトンの吸収ないし遮蔽膜
として作用し、隣接するメモリセルないし周辺回路にフ
ォトンを放出することがない。従って、第１の実施例と
同様の効果も得られることは言うまでもない。
【００３３】（第６の実施例）図１２に本発明の第６の
実施例を示す。これはＭＯＳトランジスタ等の半導体素
子の素子分離を溝掘り分離（トレンチアイソレーショ
ン）により行い、該溝内部にアルミニウム等のフォトン
遮蔽部材を埋設したものである。素子分離領域に溝を有
するＰ型半導体基板６０の素子領域にそれぞれＮないし
Ｐ型のウェル６６、６７を形成し、ゲート絶縁膜６１を
介してポリシリコンからなるゲート電極６２が形成され
ている。Ｐ型不純物領域６３、６４はそれぞれソース・
ドレインである。このようにして、Ｐ型ＭＯＳトランジ
スタ７１及びＮ型ＭＯＳトランジスタ７２が構成され
る。また、素子分離領域には絶縁膜７６に取り囲まれた
アルミニウムなどのフォトン遮蔽部材７５が埋設されて
いる。
実施例を示す。これはＭＯＳトランジスタ等の半導体素
子の素子分離を溝掘り分離（トレンチアイソレーショ
ン）により行い、該溝内部にアルミニウム等のフォトン
遮蔽部材を埋設したものである。素子分離領域に溝を有
するＰ型半導体基板６０の素子領域にそれぞれＮないし
Ｐ型のウェル６６、６７を形成し、ゲート絶縁膜６１を
介してポリシリコンからなるゲート電極６２が形成され
ている。Ｐ型不純物領域６３、６４はそれぞれソース・
ドレインである。このようにして、Ｐ型ＭＯＳトランジ
スタ７１及びＮ型ＭＯＳトランジスタ７２が構成され
る。また、素子分離領域には絶縁膜７６に取り囲まれた
アルミニウムなどのフォトン遮蔽部材７５が埋設されて
いる。
【００３４】このように、トレンチアイソレーションに
従来は単なる酸化物ないしポリシリコンが埋設されてい
たのをアルミニウムなどのフォトン遮蔽部材にかえるこ
とにより、ＭＯＳトランジスタ等の半導体素子で発生し
たフォトンが隣接する素子に向かうのを防ぐことができ
る。
従来は単なる酸化物ないしポリシリコンが埋設されてい
たのをアルミニウムなどのフォトン遮蔽部材にかえるこ
とにより、ＭＯＳトランジスタ等の半導体素子で発生し
たフォトンが隣接する素子に向かうのを防ぐことができ
る。
【００３５】（第７の実施例）図１３に第７の実施例を
示す。これはＥＥＰＲＯＭの全体回路構成を示したもの
である。すなわち、複数のメモリセルから構成されるメ
モリセルアレイ（例えば図９に示した不揮発性メモリセ
ルアレイ）８１、ワード線ＷＬを選択するロウデコード
回路８２、ビット線ＢＬのデータを増幅するセンスアン
プ回路８５、ビット線とセンスアンプとを選択的に接続
するカラムゲート回路８３、接続するビット線を選択す
るカラムデコード回路８４、クロックを発生させるリン
グオシレータ回路８６、発生したクロックを元に昇圧電
圧を発生させるチャージポンプ回路９０、出力バッファ
回路８７、アドレス入力端子８８、データ出力端子８９
等から構成される。その他、各種の周辺回路ないし制御
回路が付加されているが省略する。
示す。これはＥＥＰＲＯＭの全体回路構成を示したもの
である。すなわち、複数のメモリセルから構成されるメ
モリセルアレイ（例えば図９に示した不揮発性メモリセ
ルアレイ）８１、ワード線ＷＬを選択するロウデコード
回路８２、ビット線ＢＬのデータを増幅するセンスアン
プ回路８５、ビット線とセンスアンプとを選択的に接続
するカラムゲート回路８３、接続するビット線を選択す
るカラムデコード回路８４、クロックを発生させるリン
グオシレータ回路８６、発生したクロックを元に昇圧電
圧を発生させるチャージポンプ回路９０、出力バッファ
回路８７、アドレス入力端子８８、データ出力端子８９
等から構成される。その他、各種の周辺回路ないし制御
回路が付加されているが省略する。
【００３６】ここで、リングオシレータ８６やチャージ
ポンプ９０は定常的または断続的に動作しているため、
多数のフォトンを発生させる。従って、これらフォトン
を外部回路に流出させないため、図１２の溝分離等のフ
ォトン吸収部材を回路周辺に配置する。
ポンプ９０は定常的または断続的に動作しているため、
多数のフォトンを発生させる。従って、これらフォトン
を外部回路に流出させないため、図１２の溝分離等のフ
ォトン吸収部材を回路周辺に配置する。
【００３７】また、センスアンプ等にはフォトンが侵入
しないよう、同じく図１２のような溝分離でフォトン遮
蔽・吸収部材を回路周辺に配置する。以上のように構成
することにより、回路そのものをアルミニウムなどのフ
ォトン吸収部材が埋設された溝で分離するため、センス
アンプなどの高感度素子のマージンを低下させることな
く、同時にサブスレッショルド電流を抑えるため低消費
電力の半導体集積回路を提供することができる。
しないよう、同じく図１２のような溝分離でフォトン遮
蔽・吸収部材を回路周辺に配置する。以上のように構成
することにより、回路そのものをアルミニウムなどのフ
ォトン吸収部材が埋設された溝で分離するため、センス
アンプなどの高感度素子のマージンを低下させることな
く、同時にサブスレッショルド電流を抑えるため低消費
電力の半導体集積回路を提供することができる。
【００３８】以上、本発明の各種の実施例を説明した
が、本発明は、上記実施例に限定されることはなく、発
明の趣旨を逸脱しない限り、各種の変型が可能であるこ
とは言うまでもない。
が、本発明は、上記実施例に限定されることはなく、発
明の趣旨を逸脱しない限り、各種の変型が可能であるこ
とは言うまでもない。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
半導体素子で発生したフォトンが隣接する素子に影響を
与えるのを防ぐことができ、その結果、半導体集積回路
の信頼性が向上し、消費電力が低減し、高集積化が可能
なとなる。
半導体素子で発生したフォトンが隣接する素子に影響を
与えるのを防ぐことができ、その結果、半導体集積回路
の信頼性が向上し、消費電力が低減し、高集積化が可能
なとなる。
【図１】本発明の第１の実施例に関わる半導体装置の断
面図である。
面図である。
【図２】本発明の第２の実施例に関わる半導体装置の断
面図である。
面図である。
【図３】本発明の第３の実施例に関わる半導体装置の断
面図である。
面図である。
【図４】本発明の第４の実施例に関わる半導体装置の平
面図である。
面図である。
【図５】本発明の第４の実施例に関わる半導体装置の断
面図である。
面図である。
【図６】本発明の第４の実施例に関わる半導体装置の断
面図である。
面図である。
【図７】本発明の第４の実施例に関わる半導体装置の断
面図である。
面図である。
【図８】本発明の第４の実施例に関わる半導体装置の等
価回路図である。
価回路図である。
【図９】本発明の第５の実施例に関わる半導体装置の平
面図である。
面図である。
【図１０】本発明の第５の実施例に関わる半導体装置の
断面図である。
断面図である。
【図１１】本発明の第５の実施例に関わる半導体装置の
等価回路図である。
等価回路図である。
【図１２】本発明の第６の実施例に関わる半導体装置の
斜視図である。
斜視図である。
【図１３】本発明の第７の実施例に関わる半導体装置の
平面図である。
平面図である。
【図１４】本発明の実施例の効果を示す電流・電圧特性
図である。
図である。
【図１５】本発明の実施例に関わる半導体装置の断面図
である。
である。
３０ Ｐ型半導体基板 ３１ 突出部 ３２ ゲート絶縁膜 ３３ アルミニウムゲート電極 ３４ ソース ３５ ドレイン ３７ フォトンの移動経路 ３８、３９ フォトン遮蔽部位
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 29/78 ３７１ 29/788 29/792
Claims (14)
- 【請求項１】 半導体基板上に形成された半導体素子を
具備する半導体装置において、 前記半導体素子の周囲をとり囲むようフォトンを遮蔽す
る手段を配設したことを特徴とする半導体装置。 - 【請求項２】 前記半導体素子は、前記半導体基板より
突出した半導体柱の一部領域にドレインを、前記半導体
基板の表面にソースを形成してなり、前記半導体柱の周
りを絶縁膜を介してゲート電極が取り囲み、前記ゲート
電極はフォトンを遮蔽する手段により構成されているこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記半導体素子は、前記半導体基板より
突出した半導体柱の一部領域にドレインを、前記半導体
基板の表面にソースを形成してなり、前記半導体柱の周
りを絶縁膜を介してゲート電極が取り囲み、前記手段は
前記ゲート電極の周囲に配設されたフォトンを遮蔽する
部材であることを特徴とする請求項１記載の半導体装
置。 - 【請求項４】 前記部材は前記ソースに電気的に接続さ
れており、該ソースの導出電極として用いられているこ
とを特徴とする請求項３記載の半導体装置。 - 【請求項５】 前記フォトンを遮蔽する部材は金属材料
を含む層より構成されていることを特徴とする請求項２
ないし４記載の半導体装置。 - 【請求項６】 半導体基板と、 前記半導体基板表面に形成された第１の突出部と、 前記第１の突出部の一部上に形成された第２の突出部
と、 前記第１の突出部の周囲に第１の絶縁膜を介して形成さ
れた第１のゲート電極と、 前記第２の突出部の周囲に第２の絶縁膜を介して形成さ
れた第２のゲート電極とから構成され、前記第１の突出
部には第１導電型の第１の縦型ＭＯＳトランジスタが形
成され、前記第２の突出部には第２導電型の第２の縦型
ＭＯＳトランジスタが形成され、前記第１及び第２の縦
型ＭＯＳトランジスタは前記第１の突出部と前記第２の
突出部との界面において電気的に接続されており、前記
第１および第２のゲート電極はフォトンを遮蔽する部材
により構成されていることを特徴とする半導体装置。 - 【請求項７】 前記第１のＭＯＳトランジスタはＰ型Ｍ
ＯＳトランジスタであり、前記第２ＭＯＳトランジスタ
はＮ型ＭＯＳトランジスタであることを特徴とする請求
項６記載の半導体装置。 - 【請求項８】 前記第１もしくは第２のゲート電極はア
ルミニウム、タングステン、チタンの何れかより構成さ
れていることを特徴とする請求項６ないし７記載の半導
体装置。 - 【請求項９】 半導体基板上に複数個隣接して配置され
た突出部と、 前記突出部の周囲を第１の絶縁膜を介して取り囲みそれ
ぞれ電気的に独立して配置された複数の浮遊ゲートと、 前記複数の浮遊ゲートの周囲を第２の絶縁膜を介して取
り囲みそれぞれ電気的に接触して配置された共通制御ゲ
ートとから構成され、 前記共通制御ゲートはフォトンを遮蔽する部材により構
成されていることを特徴とする半導体装置。 - 【請求項１０】 前記共通制御ゲートは金属材料を含む
層より構成されていることを特徴とする請求項９記載の
半導体装置。 - 【請求項１１】 半導体基板上に複数のＭＯＳトランジ
スタからなる回路ブロックを形成してなる半導体装置に
おいて、 前記回路ブロックの周囲に溝を形成し、該溝内にフォト
ンを遮蔽する部材を埋設することにより前記回路ブロッ
ク内で発生したフォトンを前記回路ブロック外に漏泄し
ないよう構成したことを特徴とする半導体装置。 - 【請求項１２】 前記回路ブロックは高電圧を発生する
クロック発生回路およびチャージポンプ回路であること
を特徴とする請求項１１記載の半導体装置。 - 【請求項１３】 半導体基板上に複数のＭＯＳトランジ
スタからなる回路ブロックを形成してなる半導体装置に
おいて、 前記回路ブロックの周囲に溝を形成し、該溝内にフォト
ンを遮蔽する部材を埋設することにより前記回路ブロッ
ク外で発生したフォトンが前記回路ブロック内に侵入す
るのを防ぐよう構成したことを特徴とする半導体装置。 - 【請求項１４】 前記回路ブロックはセンスアンプ回路
であることを特徴とする請求項１３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15727395A JP3957774B2 (ja) | 1995-06-23 | 1995-06-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15727395A JP3957774B2 (ja) | 1995-06-23 | 1995-06-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098295A true JPH098295A (ja) | 1997-01-10 |
| JP3957774B2 JP3957774B2 (ja) | 2007-08-15 |
Family
ID=15646057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15727395A Expired - Lifetime JP3957774B2 (ja) | 1995-06-23 | 1995-06-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3957774B2 (ja) |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100759839B1 (ko) * | 2006-06-19 | 2007-09-18 | 삼성전자주식회사 | 수직 채널 반도체 장치 및 그 제조 방법 |
| JP2008112890A (ja) * | 2006-10-31 | 2008-05-15 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2009081389A (ja) * | 2007-09-27 | 2009-04-16 | Elpida Memory Inc | 半導体装置、半導体装置の製造方法並びにデータ処理システム |
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