JPH0982983A

JPH0982983A - 半導体装置および半導体装置の製造方法

Info

Publication number: JPH0982983A
Application number: JP7239707A
Authority: JP
Inventors: Kazuo Kuniyone; 和夫國米; Mamoru Miyawaki; 守宮脇
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-09-19
Filing date: 1995-09-19
Publication date: 1997-03-28

Abstract

(57)【要約】【課題】半導体装置の製造方法において、エッチング
量およびダイヤフラム厚の制御を行えて圧力センサ等の
ダイアフラムを薄く成形することを課題とする。【解決手段】半導体基板上に絶縁層を形成する工程
と、前記絶縁層上に半導体素子を形成する工程と、前記
半導体基板上もしくは前記絶縁層上に電子回路を形成す
る工程と、前記半導体素子と前記電子回路とを電気的に
接続する工程とからなる半導体装置の製造方法であっ
て、更に、前記半導体基板に前記絶縁層を形成した面よ
りエッチングを行って、前記半導体素子の形成されてい
る部分を含む前記絶縁層下の前記半導体基板の一部を除
去して、前記半導体素子の形成されている部分を含む前
記絶縁層下に空洞部を形成する工程とを含むことを特徴
とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
半導体装置の製造方法に関するものであり、特に自動
車、家電その他工業分野で用いられる半導体圧力センサ
や半導体加速度センサおよびそれらの製造方法に関する
ものである。

【０００２】

【従来の技術】圧力や加速度を電気信号に変換する圧力
センサや加速度センサは、従来より自動車分野で広く用
いられてきたが、自動車のエレクトロニクス化の進展に
伴ってその需要をさらに増大させてきた。１９７０年代
以降、排気ガス規制や低燃費を実現するために自動車エ
ンジンの電子制御化によって、例えばＭＡＰ（Manifold
Absolute Pressure）、大気圧、トランスミッションオ
イル圧、エンジンオイル圧などに多くの圧力センサが用
いられるようになってきた。さらに１９９０年代以降
は、自動車の安全性向上や環境保護などの観点から、走
行、駆動系の電子制御化や故障診断機能の装備などにこ
れらのセンサが用いられるようになってきた。例えばア
ンチロックブレーキシステムやアクティブサスペンショ
ンシステム、近年ではエアバッグシステムなどに加速度
センサが用いられるようになってきている。圧力センサ
はこの他、家電分野においては掃除機の吸塵制御、電子
血圧計の血圧および血管音検出、パッケージエアコンの
コンプレッサ制御や気圧計測、全自動洗濯機の水位制御
などに、水まわりの分野では全自動風呂の水位制御や水
道圧の測定などに、その他工業プラントのガス圧計測や
ダイバーズウォッチの水圧計測などにと、その応用範囲
はさらに広がってきている。加速度センサにおいても、
工業用設備の振動センサなどその用途を一層広げてきて
いる。

【０００３】半導体を用いて作製された圧力センサや加
速度センサは、半導体基板上にシリコン微細加工技術に
よって形成された薄肉部（ダイヤフラム）を可動部とし
て、ダイヤフラムの変位によって発生する応力をピエゾ
抵抗効果を利用した歪ゲージ抵抗の抵抗値変化に変換
し、これを電圧として出力する方式をとるのが一般的で
ある。ダイヤフラムの変位を電気信号に変換する方法と
してはこの他に静電容量を利用する方法があるが、現在
は上記のようにピエゾ抵抗を利用する方法が主流であ
る。また出力電圧は微弱でばらつきが大きいため、ハイ
ブリッド集積回路などによって増幅やばらつき補正を行
っている。

【０００４】半導体集積回路は、シリコンの微細加工技
術の発展により、高集積化、高性能化、低価格化を実現
してきた。このことはその他の半導体装置、例えば半導
体圧力センサや半導体加速度センサにおいても同様であ
る。

【０００５】図２３に一般的なＩＣ大気圧センサの断面
構造を示す。ここで、２０はｐ型シリコン基板、２１は
ｎ＋型埋込層、２２はｎ型エピタキシャル層、２３はｐ
＋型素子分離領域、２４はｐ型拡散層、２５はベース領
域、２６はコレクタ領域、２７はエミッタ領域、２８は
アルミニウム電極、２９はシリコン酸化膜（以下酸化
膜）、３０はシリコン窒化膜（以下窒化膜）、３１は薄
肉部（ダイヤフラム）である。図２３に示すＩＣ大気圧
センサは、ダイヤフラム３１の部分にセンサ部となるｐ
ｎ接合を用いた歪ゲージ抵抗が形成され、その周辺部分
に歪ゲージ抵抗からの信号処理回路の形成された、セン
サ部と信号処理回路部とを同一基板上に集積化した構造
をとっている。ここでは簡単に、信号処理回路部はｎｐ
ｎバイポーラ・トランジスタのみを示した。このような
ＩＣ大気圧センサは図２４に示す方法で作製される。こ
こで、３２はシリコン基板、３３はセンサ部、３４は信
号処理回路部、３１はダイヤフラムである。図２４にお
ける工程は以下の通りである。（ａ）シリコン基板３２
上にセンサ部３３および信号処理回路部３４を形成す
る。（ｂ）シリコン基板３２を裏面側よりエッチングし
て薄層化を行って、センサ部３３下にダイヤフラム３１
を形成する。センサ部３３および信号処理回路部３４の
形成方法は通常の半導体集積回路の作製工程により形成
する。

【０００６】ダイヤフラム３１を形成する方法として
は、現在フッ硝酸系溶液などの酸性溶液を用いた等方性
エッチングと、ＴＭＡＨ（テトラメチルアンモニウムハ
イドロキサイド）、ＥＤＰ（エチレンジアミンピロカテ
コール）、ヒドラジン水溶液、ＫＯＨ溶液（ＫＯＨ／イ
ソプロパノール、ＫＯＨ／ヒドラジン混合溶液など）な
どのアルカリ性溶液を用いた異方性エッチングとが主流
となっている。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
半導体圧力センサや半導体加速度センサでは、上述した
ようにシリコン基板３２の一方の主面側にセンサ部を形
成した後、他方の主面側からシリコン基板３２をエッチ
ングによって薄層化してダイヤフラム３１の形成を行っ
ていた。このため、半導体基板３２の両面にマスクパタ
ーンの露光を行わなければならず、基板両面のマスクパ
ターン合わせマージンを確保するためには、ダイヤフラ
ム３１の形成されるセンサ部３３と信号処理回路部３４
との間隔を大きくとらなければならない。

【０００８】また通常シリコンのエッチングでは開口部
の面積が底部の面積より大きくなるため、基板裏面に形
成するエッチングマスクは実際のセンサ部３３より開口
部の面積を大きくしなければならない。このこともセン
サ部３３と信号処理回路部３４との間隔を大きくとらな
ければならない原因となる。

【０００９】この他、ダイヤフラム３１の厚さは現状１
０〜１００μｍ程度であるが、シリコンのエッチング時
間で、エッチング量およびダイヤフラム厚の制御を行う
ため、この方法でさらに均一な薄層化を行うことは困難
である。これらの問題点はセンサ全体の微細化、小型化
をはかる上での課題となっている。

【００１０】この他、半導体基板１の両面にマスクパタ
ーンの露光を行うため、半導体基板３２の表面は保護膜
で覆われるが、シリコンウエハの搬送時やハンドリング
の際などに保護膜へキズが生じる場合がある。このキズ
はセンサ部３３や信号処理回路部３４などのデバイス形
成面側に生じた場合、適切なデバイス作製が行えないこ
とから、形成された半導体素子および電子回路におい
て、絶縁不良などを生じる原因となることがある。

【００１１】また、ダイヤフラム３１形成面側にキズな
どが生じた場合、エッチングマスク部にピンホールが生
じてダイヤフラム形成部３１以外のシリコン層が薄層化
されたり、ダイヤフラム部３１にクラックが発生して局
所的に弱い部分を生じることなどがある。これらは実際
の製造工程において製造歩留の低下などの課題となって
いる。

【００１２】

【課題を解決するための手段】本発明は半導体基板上に
形成された絶縁層上に作製される半導体素子と、上記半
導体基板上もしくは上記絶縁層上に形成された電子回路
とが電気的に接続されており、上記半導体基板におい
て、上記絶縁層を形成した面よりエッチングを行って、
上記半導体素子の形成されている部分を含む上記絶縁層
下に空洞部を設けたことを特徴とする半導体装置を提供
するものである。また半導体基板上に絶縁層を形成する
工程と、上記絶縁層上に半導体素子を形成する工程と、
上記半導体基板上もしくは上記絶縁層上に電子回路を形
成する工程と、上記半導体素子と上記電子回路とを電気
的に接続する工程と、上記半導体基板において、上記絶
縁層を形成した面よりエッチングを行って、上記半導体
素子の形成されている部分を含む上記絶縁層下の上記半
導体基板の一部を除去して、上記半導体素子の形成され
ている部分を含む上記絶縁層下に空洞部を形成する工程
とを含むことを特徴とする半導体装置の製造方法をとる
ことで、上記の課題を解決しようとするものである。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態につい
て、各実施例とともに図面を参照しつつ詳細に説明す
る。

【００１４】（実施例１）図１は本発明による半導体装
置の第１の実施例を示す断面図である。ここでシリコン
基板１上には酸化膜２および窒化膜３の積層された領域
がある。酸化膜２および窒化膜３上には単結晶シリコン
層４が形成されており、アルミニウム電極５が接続され
ている。単結晶シリコン層４とアルミニウム電極５とは
接続部分を除いて絶縁膜６で絶縁されている。酸化膜２
および窒化膜３上には開口部７が形成されており、酸化
膜２および窒化膜３において、単結晶シリコン層４の形
成されている部分の直下には空洞部が設けられており、
この部分がダイヤフラム８となる。シリコン基板１上の
酸化膜２および窒化膜３の形成されていない部分には電
子回路９および１０が形成されており、この電子回路９
および１０は単結晶シリコン層４とアルミニウム電極５
を通して電気的に接続されている。ここでは電子回路と
してｐＭＯＳトランジスタ９およびｎＭＯＳトランジス
タ１０のみを示している。全体としてダイヤフラム８
と、電子回路９および１０はパッシベーション膜１１で
覆われている。

【００１５】図２は本発明による半導体装置の第１の実
施例を示す平面図である。ここで符号１〜８は図１と同
一であり、１３は単結晶シリコン層４とアルミニウム電
極５とのコンタクト部である。図２の破線Ａ−Ａ′での
断面模造図が図１である。なお、図２では電子回路部分
９，１０は省略し、ダイヤフラム８部分を主に示してい
る。図１および図２に示す半導体装置はピエゾ抵抗式半
導体圧力センサである。上記構成において、外部から発
生した圧力によるダイヤフラム８の物理的変位により、
単結晶シリコン層４に応力が生じることで、単結晶シリ
コン層４の内部抵抗値が変化し、この内部抵抗値の変化
が電圧の変化として検出されて電子回路９，１０へ送ら
れて、増幅、温度補償、ばらつき補正などの信号処理が
行われて、圧力値が出力される。この半導体装置はピエ
ゾ抵抗式半導体加速度センサとして用いることも可能で
ある。

【００１６】図３は本実施例に示す半導体装置の製造方
法を表す工程図である。ここで符号１〜１１は図１と同
一であり、１２は非晶質シリコン層である。図３におけ
る工程は以下の通りである。（ａ）シリコン基板１上に
酸化膜２および窒化膜３を形成する。（ｂ）酸化膜２お
よび窒化膜３のパターニングを行って、シリコン基板１
の一部を露出した後、非晶質シリコン層１２を積層す
る。（ｃ）シリコン基板１の露出部より非晶質シリコン
層１２の再結晶化を行って、窒化膜３上に単結晶シリコ
ン層４を形成する。（ｄ）絶縁膜６を形成して、パター
ニングを行った後、アルミニウム電極５を形成する。
（ｅ）パッシベーション膜１１を形成した後、開口部７
を形成してシリコン基板１の一部を露出する。（ｆ）開
口部７より等方性エッチングを行って、シリコン基板１
の一部を除去し、ダイヤフラム８を形成する。なお、シ
リコン基板１上には単結晶シリコン層４の形成後に電子
回路９および１０を形成するが、図３においてはこの部
分は省略している。以上の工程によって図１に示す半導
体装置を得ることができる。

【００１７】図３に示す工程を用いて、具体的に上記の
半導体装置を作製した一例を以下に示す。面方位〈１０
０〉、直径１２５ｍｍ、厚さ６２５μｍ、比抵抗０．１
Ωｃｍのｐ型シリコンウエハのシリコン基板上に、熱酸
化によって酸化膜を、減圧ＣＶＤ法によって窒化膜を形
成する。ここで酸化膜の形成は酸素／水素混合気体（こ
こではＯ₂：Ｈ₂＝４：６）中で温度１０００℃、酸化
速度４．３ｎｍ／ｍｉｎの条件下で行って、厚さ０．８
μｍの酸化膜を形成した。また窒化膜の形成は温度８０
０℃、ＳｉＨ₄流量５ｓｃｃｍ、ＮＨ₃流量３００ｓｃ
ｃｍ、ＳｉＨ₄分圧０．３Ｔｏｒｒ、堆積速度７０ｎｍ
／ｍｉｎの条件下で行って、厚さ０．３μｍの窒化膜を
堆積した。次にＲＩＥ（リアクティブイオンエッチン
グ）によって酸化膜および窒化膜のパターニングを行
う。

【００１８】ｐ型シリコンウエハのシリコン基板の一部
を露出した後、減圧ＣＶＤ法によって非晶質シリコン層
を積層する。ここでは温度５７０℃、圧力１８Ｔｏｒ
ｒ、Ｓｉ₂Ｈ₆流量１０ｓｃｃｍ、Ｈ₂流量３ｓｌｍ、
堆積速度３０ｎｍ／ｍｉｎの条件下で行って、厚さ０．
２μｍの非晶質シリコン層を積層した。続いて非晶質シ
リコン層に直径５０μｍのアルゴンレーザのパルスビー
ムを照射して、ｐ型シリコンウエハの露出部より非晶質
シリコン層を溶融した後、再結晶化を行って、窒化膜上
に厚さ０．２μｍの単結晶シリコン層を形成する。さら
に厚さ１．０μｍの酸化膜を減圧ＣＶＤ法により積層し
て、ＲＩＥによってパターニングを行った後、アルミニ
ウム電極をスパッタ法により形成する。酸化膜の形成は
温度８００℃、Ｓｉ₂Ｈ₆流量３ｓｃｃｍ、Ｎ₂Ｏ流量
３００ｓｃｃｍ、Ｓｉ₂Ｈ₆分圧０．１５Ｔｏｒｒ、堆
積速度４５ｎｍ／ｍｉｎの条件下で行った。続いてパッ
シベーション膜として厚さ１．０μｍのＮＳＧ膜（Ｎｏ
ｎＳｉｌｉｃａｔｅＧｌａｓｓ）を積層した後、Ｒ
ＩＥによって開口部を形成してｐ型シリコンウエハの一
部を露出する。最後に開口部よりフッ硝酸系溶液による
等方性エッチングを行って、ｐ型シリコンウエハの一部
を除去し、単結晶シリコン層の形成された部分に厚さ
３．３μｍのダイヤフラムを形成する。ここではＨＦ：
ＨＮＯ₃：ＣＨ₃ＣＯＯＨ＝１：１２：１７の混合液を用
いた。

【００１９】上記の第１の実施例に示すピエゾ抵抗式半
導体圧力センサは、従来より小型で、より集積度の高い
半導体圧力センサである。また第１の実施例に示す工程
で作製することで、素子の形成とダイヤフラムの形成と
を半導体基板上で同一の主面側より行うことから、上記
した半導体圧力センサを作製できるとともに、半導体圧
力センサの製造歩留を向上することが可能となる。

【００２０】本実施例に示す半導体圧力センサの平面レ
イアウトについては、図２に限定されることなく、さま
ざまな形態をとることが可能である。図５〜図７にその
一例を示す。ここで符号１〜１３は図２と同一である。
またサイズについても、使用プロセスのルールに応じて
設定することが可能である。また本実施例では下から順
に酸化膜−窒化膜−単結晶シリコン層が形成されている
が、窒化膜−酸化膜−単結晶シリコン層の順に形成する
ことも可能である。

【００２１】本実施例に示す半導体圧力センサの製造方
法については、上記した具体例に限定されることなく、
さまざまな方法、条件を適用することが可能である。例
えば、非晶質シリコン層は上記した減圧ＣＶＤ法の他、
グロー放電法、アーク放電法、反応性スパッタ法、熱Ｃ
ＶＤ法、光ＣＶＤ法、プラズマＣＶＤ法、蒸着法などを
用いて積層することが可能である。積層条件としては、
例えばグロー放電法ではＳｉＨ₄，Ｓｉ₂Ｈ₆，ＳｉＣ
ｌ₄などを用いることが可能である。この場合、ＳｉＨ
₄では圧力０．５〜２．０Ｔｏｒｒ、温度２５０〜３５
０℃、グロー発振周波数５０〜４５０Ｈｚの範囲で非晶
質シリコン層を積層することが可能である。また、非
晶質シリコンの他、多結晶シリコンを堆積した後、再結
晶化を行うことも可能である。積層方法としては、常圧
ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法などを用い
ることが可能である。この場合、例えば減圧ＣＶＤ法で
は圧力０．１〜５．０Ｔｏｒｒ、温度５００〜９００℃
でＳｉＨ₄，Ｓｉ₂Ｈ₆，ＳｉＨ₂Ｃｌ₂などを水素ま
たは窒素で希釈して行うことが可能である。ＳｉＨ ₄を
窒素で希釈する場合、ＳｉＨ₄濃度は２０〜３０％の範
囲で行うことが可能である。またＳｉＨ₄の熱分解を利
用して多結晶シリコン層を積層する場合は、ＳｉＨ₄を
希釈する必要はない。

【００２２】単結晶シリコン層の形成は、本実施例では
アルゴンレーザのパルスビームを照射して行っている
が、ＣＷレーザビーム、Ｑスイッチパルスレーザビー
ム、電子線ビーム、エキシマレーザビームなどを用いる
ことも可能である。これは多結晶シリコン層の単結晶化
を行う場合にも同様に適用することが可能である。また
上記したレーザアニール固相成長法の他、熱処理による
固相成長法で非晶質シリコン層または多結晶シリコン層
の単結晶化を行うことも可能である。この場合、非晶質
シリコン層は温度５００〜１２００℃の範囲で、多結晶
シリコン層は温度８００〜１２００℃の範囲で、水素中
または窒素中で赤外線ランプまたはストリップヒータに
より加熱して、単結晶化を行うことが可能である。

【００２３】酸化膜の形成は上記した熱酸化の他、常圧
ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法を用いるこ
とが可能であり、ＣＶＤ法ではＴＥＯＳ（ｔａｔｒａｅ
ｔｈｏｘｙｓｉｌａｎｅ）を用いることも可能である。
また窒化膜の形成では熱窒化法、常圧ＣＶＤ法、減圧Ｃ
ＶＤ法、プラズマＣＶＤ法を用いることが可能である。
Ｓｉの等方性エッチングを行う溶液については、フッ硝
酸系溶液としてはＨＦ／ＨＮＯ₃／Ｈ₂Ｏ，ＨＦ／ＨＮ
Ｏ₃／ＣＨ₃ＣＯＯＨ，ＨＦ／ＨＮＯ₃，ＨＦ／ＨＮＯ
₃／Ｈ₂，ＨＦ／ＮＨＯ₃／ＮａＣｌＯ₂，ＨＦ／ＨＮ
Ｏ₃／ＣＨ₃ＣＯＯＨ／ＮａＣｌＯ₂，ＨＦ／ＨＮＯ₃
／ＨＣｌＯ₄，ＨＦ／ＨＮＯ₃／ＣＨ₃ＣＯＯＨ／ＨＣ
ｌＯ₄，ＨＦ／ＨＮＯ₃／Ｎａ₂ＨＰＯ₄，ＨＦ／ＨＮ
Ｏ₃／ＣＨ₃ＣＯＯＨ／Ｎａ₂ＨＰＯ₄などの混合液を
用いることが可能である。またフッ硝酸系溶液以外で
は、ＮＨ₄Ｆ／ＨＦ，ＮＨ₄Ｆ／Ｈ₂Ｏ₂，ＮＨ₄Ｆ／
Ｈ₂Ｏ₂／Ｈ₂Ｏなどの混合液を用いることが可能であ
る。この他円筒型プラズマエッチングによってもＳｉの
等方性エッチングを行うことが可能である。

【００２４】この他、図４に示すように非晶質シリコン
層または多結晶シリコン層の単結晶化を行うために露出
したｐ型シリコン基板部分を等方性エッチングを行う開
口部と共通化することも可能である。

【００２５】図４は本実施例に示す半導体装置の製造方
法を表す工程図の別の一例である。ここで符号１〜１２
は図３と同一である。図４における工程は以下の通りで
ある。（ａ）シリコン基板１上に酸化膜２および窒化膜
３を形成する。（ｂ）酸化膜２および窒化膜３のパター
ニングを行って、シリコン基板１の一部を露出した後、
非晶質シリコン層１２を積層する。（ｃ）シリコン基板
１の露出部より非晶質シリコン層１２の再結晶化を行っ
て、窒化膜３上に単結晶シリコン層４を形成する。
（ｄ）絶縁膜６を形成して、パターニングを行った後、
アルミニウム電極５を形成する。（ｅ）パッシベーショ
ン膜１１を形成した後、パターニングを行って、開口部
７を形成する。（ｄ）〜（ｅ）の工程において、非晶質
シリコン層１２の再結晶化を行うために露出させたシリ
コン基板１の一部は単結晶シリコン層４と連続してお
り、この部分が開口部７となる。（ｆ）開口部７より等
方性エッチングを行って、単結晶シリコン層４およびシ
リコン基板１の一部を除去し、ダイヤフラム８を形成す
る。なお、シリコン基板１上には単結晶シリコン層４の
形成後に電子回路９および１０を形成するが、図４にお
いてはこの部分は省略している。また図４ではダイヤフ
ラム８を中心に示しており、電子回路９の形成される部
分は省略している。図４に示す工程によって図１に示す
半導体装置を得ることができる。この場合、開口部の形
成位置を除いて図３と同様の工程であることから、図３
に示す工程に適用できる同様の条件、方法を用いること
が可能である。

【００２６】（実施例２）図８は本発明による半導体装
置の第２の実施例を示す平面図である。ここで符号１〜
１３は図２と同一である。図２ではダイヤフラム１個に
対して開口部７を１個設けているが、図８ではダイヤフ
ラム１個に対して開口部７を複数個（図８では４個）設
けている。これによりダイヤフラム８形成時に開口部１
個あたりのシリコン基板のエッチング量を少なくするこ
とができるため、より短時間で大面積のダイヤフラム８
の形成が可能となる。またシリコン基板１のエッチング
時に開口部７の１個の場合に空洞部底のシリコン基板１
の厚さが薄くなりすぎて、センサ全体の力学的構造が不
安定になることを、開口部７を複数個とすることで抑制
することが可能となる。図８によれば、他に単結晶シリ
コン層４はダイヤフラム８の中央部に配置され、その中
央部を分割することなく所定の間隔でアルミニウム電極
５と接続されている。本実施例は開口部数を除いて第１
の実施例と同様の構造をとる。従って本実施例に示す半
導体装置の製造方法は第１の実施例に示す半導体装置の
製造方法と同様であり、第１の実施例に示す同様の条件
を適用することができる。例えば、平面レイアウトにつ
いては図８に限定されることなく、さまざまな形態をと
ることが可能である。図９にその一例を示す。ここで符
号１〜１３は図８と同一である。図９によれば複数の開
口部７の中心側にＬの字形状の単結晶シリコン層４を４
分割して配置し、アルミニウム電極５を接続し、各単結
晶シリコン層４の抵抗値を検出する構成としている。

【００２７】（実施例３）図１０は本発明による半導体
装置の第３の実施例を示す平面図である。ここで符号１
〜１３は図２と同一である。図１０によれば、ダイアフ
ラム８上にシリコン基板１とその周囲に配置された単結
晶シリコン層４とをコンタクト部１３を介してアルミニ
ウム電極５で接続し、その周囲に開口部７を備えた構造
としている。

【００２８】図２では電子回路９，１０の内側に開口部
７およびダイヤフラム８が設けられているが、図１０で
は電子回路の周囲をエッチングで除去して、この部分を
ダイヤフラム８としている。これにより、例えばマトリ
ックス状にセンサを配置した場合、実施例１および２に
示す半導体装置と、本実施例３に示す半導体装置とでは
以下に示すような特徴の相違点がある。

【００２９】同一面積のチップ上に半導体装置を配置し
た場合、実施例１および２に示す半導体装置では、本実
施例３に示す半導体装置に比べて、センサ部分の集積度
を向上することが可能となる。一方、同一集積度でチッ
プ上に配置した場合、実施例３に示す半導体装置では、
実施例１乃至２に示す半導体装置に比べて、センサ部分
がより広い面積を覆うことが可能となる。本実施例はダ
イヤフラム８の位置を除いて第１の実施例と同様の構造
をとる。従って本実施例に示す半導体装置の製造方法は
第１の実施例に示す半導体装置の製造方法と同様であ
り、第１の実施例に示す各工程での各条件を同様に適用
することができる。

【００３０】また平面レイアウトについても図１０に限
定されることなく、さまざまな形態をとることが可能で
ある。図１１にその一例を示す。ここで符号１〜１３は
図８と同一である。図１１の場合、ダイヤフラム８の内
側にシリコン基板１が露出され、そのダイヤフラム８の
周囲に単結晶シリコン層４を４分割して配置し、シリコ
ン基板１と単結晶シリコン層４とをアルミニウム電極５
で接続して、圧力センサを構成している。

【００３１】（実施例４）図１２は本発明による半導体
装置の第４の実施例を示す断面図である。ここでシリコ
ン基板１上には窒化膜３および酸化膜２の積層された領
域がある。窒化膜３および酸化膜２上には単結晶シリコ
ン層４および電子回路９，１０が形成されている。単結
晶シリコン層４と電子回路９および１０とはアルミニウ
ム電極５を通して電気的に接続されている。ここでは電
子回路９，１０としてｐＭＯＳトランジスタ９およびｎ
ＭＯＳトランジスタ１０のみを示している。単結晶シリ
コン層４と電子回路９および１０とは、アルミニウム電
極５との接続部分を除いて絶縁膜６で絶縁されている。
酸化膜２および窒化膜３上には開口部７が形成されてお
り、酸化膜２および窒化膜３において、単結晶シリコン
層４の形成されている部分の直下には空洞部が設けられ
ており、この部分がダイヤフラム８となる。全体として
ダイヤフラム８と、電子回路９および１０はパッシベー
ション膜１１で覆われている。

【００３２】図１２に示す半導体装置は、ピエゾ抵抗式
半導体加速度センサである。上記構成において、外部か
らかかる加速度によるダイヤフラム８の物理的変位によ
り、単結晶シリコン層４に応力が生じることで、単結晶
シリコン層４の内部抵抗値が変化し、この内部抵抗値の
変化が電圧の変化として電子回路９，１０へ送られて、
増幅、温度補償、ばらつき補正などの信号処理が行われ
て、加速度値が出力される。この半導体装置はピエゾ抵
抗式半導体圧力センサとして用いることも可能である。

【００３３】図１３は本実施例に示す半導体装置の製造
方法を表す工程図である。ここで符号１〜１１は図１２
と同一であり、４０はＳＯＩ（Silicon On Insulator）
基板、４１は半導体素子、４２は電子回路、４３は開口
部、４４はダイヤフラムである。図１３による工程は以
下の通りである。（ａ）窒化膜３および酸化膜２上に単
結晶シリコン層４の形成されたＳＯＩ基板４０におい
て、（ｂ）単結晶シリコン層４上に半導体素子４１、電
子回路４２および開口部４３を形成する。（ｃ）窒化膜
３および酸化膜２上に開口部４３を形成する。（ｄ）開
口部４３よりエッチングを行って半導体素子４１の形成
された窒化膜３および酸化膜２下のシリコン基板１の一
部を除去し、ダイヤフラム４４を形成する。以上の工程
によって図１２に示す半導体装置を得ることができる。
なお、図示していないが、半導体素子４１と電子回路４
２とは電気的に接続されている。

【００３４】図１３に示す工程を用いて、具体的に上記
の半導体装置を作製した一例を以下に示す。窒化膜の厚
さ０．１μｍ、酸化膜の厚さ０．２μｍ、単結晶シリコ
ン層の厚さ０．２μｍのＳＯＩ基板を用意する。このＳ
ＯＩ基板４０は面方位〈１００〉、直径１２５ｍｍ、厚
さ６２５μｍ、比抵抗１０Ωｃｍのｐ型シリコン基板中
に窒素イオンおよび酸素イオンを注入して、窒化膜およ
び酸化膜をシリコン基板中に埋込形成して作製されたも
のである。このＳＯＩ基板において、単結晶シリコン層
上に厚さ０．８μｍの酸化膜をプラズマＣＶＤ法により
積層して、ＲＩＥによってパターニングを行った後、ア
ルミニウム電極をスパッタ法により形成する。酸化膜の
形成は温度８００℃、Ｓｉ₂Ｈ₆流量３ｓｃｃｍ，Ｎ₂
Ｏ流量３００ｓｃｃｍ，Ｓｉ₂Ｈ₆分圧０．１５Ｔｏｒ
ｒ、堆積速度４５ｎｍ／ｍｉｎの条件下で行った。続い
てパッシベーション膜として厚さ１．０μｍのＢＰＳＧ
膜（Borono-Phospho Silicate Glass）を積層する。

【００３５】次に、酸化膜および窒化膜をＲＩＥによっ
てパターニングを行って開口部を形成して、ＳＯＩ基板
下のｐ型シリコン基板の一部を露出する。最後に開口部
よりフッ硝酸系溶液による等方性エッチングを行って、
シリコン基板の一部を除去し、単結晶シリコン層の形成
された部分に厚さ２．３μｍのダイヤフラムを形成す
る。ここではＨＦ：ＨＮＯ₃：ＣＨ₃ＣＯＯＨ＝１：１
２：１７の混合液を用いた。

【００３６】第４の実施例に示すピエゾ抵抗式半導体加
速度センサは、従来より小型で、より集積度の高い半導
体加速度センサである。また第４の実施例に示す工程で
作製することで、素子の形成とダイヤフラムの形成とを
半導体基板上で同一の主面側より行うことから、上記し
た半導体加速度センサを作製できるとともに、半導体加
速度センサの製造歩留を向上することが可能となる。こ
の他、本実施例では電子回路が絶縁層上の単結晶半導体
層に形成されている。このＳＯＩ構造の電子回路を用い
ることで、電子回路の高速化、高集積化、小型化、信頼
性向上などが実現できる。

【００３７】本実施例で用いたＳＯＩ基板はイオン注入
法によって作製しているが、直接貼合法によって作製す
ることも可能である。例えば、シリコン基板上に窒化膜
および酸化膜をこの順に積層した後、この酸化膜と別の
シリコン基板とを貼り合わせて作製することもできる。
この場合、後述の第７の実施例に示す同様の条件、方法
を用いることが可能である。

【００３８】この他の本実施例の細部については、第１
の実施例に示す同様の条件、方法を適用することが可能
である。

【００３９】（実施例５）図１４は本発明による半導体
装置の第５の実施例を示す断面図である。ここで１４は
ＳＯＩ基板であり、第１の酸化膜１５上には第１の単結
晶シリコン層１６が形成されており、第１の単結晶シリ
コン層１６上には第２の酸化膜２および窒化膜３の積層
された領域がある。第２の酸化膜２および窒化膜３上に
は第２の単結晶シリコン層４が形成されており、アルミ
ニウム電極５が接続されている。第２の単結晶シリコン
層４とアルミニウム電極５とは接続部分を除いて絶縁膜
６で絶縁されている。第２の酸化膜２および窒化膜３上
には開口部７が形成されており、第２の単結晶シリコン
層４の形成されている部分の第２の酸化膜２および窒化
膜３の直下には空洞部が設けられており、この部分がダ
イヤフラム８となる。また、第１の単結晶シリコン層１
６には電子回路９および１０が形成されており、この電
子回路９および１０は第２の単結晶シリコン層４とアル
ミニウム電極５を通して電気的に接続されている。ここ
では電子回路としてｐＭＯＳトランジスタ９およびｎＭ
ＯＳトランジスタ１０のみを示している。全体としてダ
イヤフラム８と、電子回路９および１０はパッシベーシ
ョン膜１１で覆われている。

【００４０】図１４に示す半導体装置はピエゾ抵抗式半
導体圧力センサであり、その動作は第１の実施例に示す
半導体圧力センサと同様である。なお、この半導体装置
はピエゾ抵抗式半導体加速度センサとして用いることも
可能である。

【００４１】図１５は本実施例に示す半導体装置の製造
方法を表す工程図である。ここで２は第２の酸化膜、３
は窒化膜、４は第２の単結晶シリコン層、１２は非晶質
シリコン層、１４はＳＯＩ基板、１５は第１の酸化膜、
１６は第１の単結晶シリコン層、４１は半導体素子、４
２は電子回路、４３は開口部、４４はダイヤフラムであ
る。図１５における工程は以下の通りである。（ａ）第
１の酸化膜１５上に第１の単結晶シリコン層１６の形成
されたＳＯＩ基板１４において、（ｂ）第１の単結晶シ
リコン層１６上に窒化膜３および第２の酸化膜２を形成
する。（ｃ）パターニングを行った後、第１の単結晶シ
リコン層１６および第２の酸化膜２上に非晶質シリコン
層１２を形成する。（ｄ）非晶質シリコン層１２にアル
ゴンレーザを照射して、第１の単結晶シリコン層１６の
露出部より非晶質シリコン層１２の再結晶化を行って、
第２の酸化膜２上に第２の単結晶シリコン層４を形成す
る。（ｅ）第２の単結晶シリコン層４上に半導体素子４
１を、第１の単結晶シリコン層１６上に電子回路４２と
開口部４３を形成する。（ｆ）開口部４３よりエッチン
グを行って半導体素子４１の形成された窒化膜３および
第２の酸化膜２下の第１の単結晶シリコン層１６の一部
を除去し、ダイヤフラム４４を形成する。以上の工程に
よって図１４に示す半導体装置を得ることができる。

【００４２】図１５に示す工程を用いて、具体的に上記
の半導体装置を作製した一例を以下に示す。面方位〈１
００〉、直径１２５ｍｍ、厚さ６２５μｍ、比抵抗０．
１Ωｃｍ、酸化膜圧０．４μｍ、第１の単結晶シリコン
層厚１．０μｍのＳＯＩ基板上に、プラズマＣＶＤ法に
よって窒化膜を、減圧ＣＶＤ法によって第２の酸化膜を
形成する。ここで、窒化膜の形成は温度２００℃、圧力
０．２Ｔｏｒｒ、ＲＦ周波数１３．５６ＭＨｚ、ＳｉＨ
₄流量５ｓｃｃｍ、ＮＨ₃流量３００ｓｃｃｍ、堆積速
度３０ｎｍ／ｍｉｎの条件下で行って、厚さ０．３μｍ
の窒化膜を堆積した。また酸化膜の形成は温度８００
℃、ＳｉＨ₄流量５ｓｃｃｍ、Ｎ₂Ｏ流量２５０ｓｃｃ
ｍ、ＳｉＨ₄分圧０．３Ｔｏｒｒ、堆積速度３５ｎｍ／
ｍｉｎの条件下で行って、厚さ０．５μｍの酸化膜を形
成した。次に酸化膜および窒化膜をＲＩＥによってパタ
ーニングを行う。第１の単結晶シリコン層の一部を露出
した後、減圧ＣＶＤ法によって非晶質シリコン層を積層
する。ここでは温度５７０℃、圧力１８Ｔｏｒｒ、Ｓｉ
₂Ｈ₆流量１０ｓｃｃｍ、Ｈ₂流量３ｓｌｍ、堆積速度
３０ｎｍ／ｍｉｎの条件下で行って、厚さ０．２μｍの
非晶質シリコン層を積層した。続いて非晶質シリコン層
に直径３０μｍのアルゴンレーザのパルスビームを照射
して、第１の単結晶シリコン層の露出部より非晶質シリ
コン層を溶融した後、再結晶化を行って、酸化膜上に厚
さ０．２μｍの第２の単結晶シリコン層を形成する。さ
らに厚さ１．０μｍの酸化膜を減圧ＣＶＤ法により積層
して、ＲＩＥによってパターニングを行った後、アルミ
ニウム電極をスパッタ法により形成する。酸化膜の形成
は８００℃、Ｓｉ₂Ｈ₆流量３ｓｃｃｍ、Ｎ₂Ｏ流量３
００ｓｃｍｍ、Ｓｉ₂Ｈ₆分圧０．１５Ｔｏｒｒ、堆積
速度４５ｎｍ／ｍｉｎの条件下で行った。続いてパッシ
ベーション膜として厚さ１．５μｍのＮＳＧ膜（Non-Si
licate Glass）を積層した後、ＲＩＥによって開口部を
形成して第１の単結晶シリコン層の一部を露出する。最
後に開口部よりフッ硝酸系溶液による等方性エッチング
を行って、第１の単結晶シリコン層の一部を除去し、第
２の単結晶シリコン層の形成された部分に厚さ３．５μ
ｍのダイヤフラムを形成する。ここではＨＦ：ＨＮ
Ｏ₃：ＣＨ₃ＣＯＯＨ＝１：１４：２０の混合液を用い
た。

【００４３】第５の実施例に示すピエゾ抵抗式半導体圧
力センサは、従来より小型で、より集積度の高い半導体
圧力センサである。また第５の実施例に示す工程で作製
することで、素子の形成とダイヤフラムの形成とを半導
体基板上で同一の主面側より行うことから、上記した半
導体圧力センサを作製できるとともに、半導体圧力セン
サの製造歩留を向上することが可能となる。さらに本実
施例ではＳＯＩ構造の電子回路を用いることで、電子回
路の高速化、高集積化、小型化、信頼性向上などが実現
できる。また第１の酸化膜をエッチングストッパとして
用いるため、シリコン基板エッチング時に空洞部底のシ
リコン基板厚が薄くなりすぎて、センサ全体の力学的構
造が不安定になることを抑制することが可能となる。

【００４４】本実施例では第２の単結晶シリコン層４上
に半導体素子を、第１の単結晶シリコン層１６上に電子
回路を形成しているが、図１６に示すように、第２の単
結晶シリコン層４上に半導体素子および電子回路を形成
することも可能である。図１６は本実施例に示す半導体
装置の断面図の別の一例である。ここで、１はシリコン
基板、２は第２の酸化膜、３は窒化膜、１５は第１の酸
化膜、１６は第１の単結晶シリコン層、４１は半導体素
子、４２は電子回路、４３は開口部、４４はダイヤフラ
ムである。図１６では、シリコン基板１上に第１の酸化
膜１５が形成されており、第１の酸化膜１５上に第１の
単結晶シリコン層１６が形成されている。第１の単結晶
シリコン層１６上には第２の酸化膜２および窒化膜３が
形成されており、第２の酸化膜２上に半導体素子４１お
よび電子回路４２が形成されている。第２の酸化膜２お
よび窒化膜３上に設けられた開口部４３より第１の単結
晶シリコン層１６をエッチングして、ダイヤフラム４４
が形成されているが、空洞部は電子回路４２の直下には
設けず、半導体素子４１の直下のみに設けている。この
他、図１６で第１の単結晶シリコン層１６に電子回路４
２を設けることも可能である。図１６に示す工程は、電
子回路の形成位置を除いて図１５と同様の工程であるこ
とから、図１５に示す工程に適用できる同様の条件、方
法を用いることが可能である。

【００４５】この他の本実施例の細部については、第
１、第４の実施例に示す同様の条件、方法を適用するこ
とが可能である。

【００４６】（実施例６）図１７は本発明による半導体
装置の第６の実施例を示す断面図である。ここで１４は
ＳＯＩ基板であり、第１の酸化膜１５上には第１の単結
晶シリコン層１６が形成されており、第１の単結晶シリ
コン層１６上には第２の酸化膜２および窒化膜３の積層
された領域がある。第２の酸化膜２および窒化膜３上に
は第２の単結晶シリコン層４が形成されており、アルミ
ニウム電極５が接続されている。第２の単結晶シリコン
層４とアルミニウム電極５とは接続部分を除いて絶縁膜
６で絶縁されている。第２の酸化膜２および窒化膜３上
には開口部７が形成されており、第２の酸化膜２および
窒化膜３において、第２の単結晶シリコン層４の形成さ
れている部分の直下には空洞部が設けられており、この
部分がダイヤフラム８となる。第１の単結晶シリコン層
１６には電子回路９および１０が形成されており、この
電子回路９および１０は第２の単結晶シリコン層４とア
ルミニウム電極５を通して電気的に接続されている。電
子回路９および１０とはダイヤフラム８と、第３の酸化
膜１７によって素子分離されている。ここでは電子回路
としてｐＭＯＳトランジスタ９およびｎＭＯＳトランジ
スタ１０のみを示している。全体としてダイヤフラム８
と、電子回路９および１０はパッシベーション膜１１で
覆われている。

【００４７】図１７に示す半導体装置はピエゾ抵抗式半
導体加速度センサであり、その動作は第４の実施例に示
す半導体加速度センサと同様である。なお、この半導体
装置はピエゾ抵抗式半導体圧力センサとして用いること
も可能である。

【００４８】図１８は本実施例に示す半導体装置の製造
方法を表す工程図である。ここで符号２〜１６は図１５
と同一であり、１７は厚い酸化膜、１８は多結晶シリコ
ン層、１９は第３の酸化膜である。図１８による工程は
以下の通りである。（ａ）第１の酸化膜１５上には第１
の単結晶シリコン層１６の形成されたＳＯＩ基板１４に
おいて、（ｂ）第１の単結晶シリコン層１６上に厚い酸
化膜１７を形成して第１の単結晶シリコン層１６の領域
を分離する。（ｃ）平坦化を行って、厚い酸化膜１７の
下部のみを残して、第３の酸化膜１９とする。（ｄ）第
１の単結晶シリコン層１６上に第２の酸化膜２および窒
化膜３を形成する。（ｅ）パターニングを行った後、第
１の単結晶シリコン層１６および窒化膜３上に多結晶シ
リコン層１８を形成する。（ｆ）多結晶シリコン層１８
にアルゴンレーザを照射して、第１の単結晶シリコン層
１６の露出部より多結晶シリコン層１８の再結晶化を行
って、窒化膜３上に第２の単結晶シリコン層４を形成す
る。（ｇ）第２の単結晶シリコン層４上に半導体素子４
１を、第１の単結晶シリコン層１６上に電子回路４２と
開口部４３を形成する。（ｈ）開口部４３よりエッチン
グを行って半導体素子４１の形成された第２の酸化膜２
および窒化膜３下の第１の単結晶シリコン層１６の一部
を除去し、ダイヤフラム４４を形成する。以上の工程に
よって図１７に示す半導体装置を得ることができる。

【００４９】図１８に示す工程を用いて、具体的に上記
の半導体装置を作製した一例を以下に示す。面方位〈１
００〉、直径１２５ｍｍ、厚さ６２５μｍ、比抵抗１０
Ωｃｍ、酸化膜の厚さ０．８μｍ、第１の単結晶シリコ
ン層の厚さ１．０μｍのＳＯＩ基板上に、ＬＯＣＯＳ熱
酸化法によって厚さ２．０μｍの厚い酸化膜を形成する
とともに、第１の単結晶シリコン層を分離する。続いて
表面にＳＯＧ（Spin On Glass）を塗布した後、リフロ
ーを行って平坦化する。さらに酸化膜をＲＩＥによって
エッチングして、シリコン／酸化膜界面が露出したとこ
ろでエッチングを終了する。これで厚い酸化膜の下部の
みを残して、厚さ１．０μｍの第３の酸化膜を形成す
る。この後、減圧ＣＶＤ法によって酸化膜および窒化膜
を形成する。ここで酸化膜の形成は温度８００℃、Ｓｉ
Ｈ₄流量５ｓｃｃｍ、Ｎ₂Ｏ流量２５０ｓｃｃｍ、Ｓｉ
Ｈ₄分圧０．３Ｔｏｒｒ、堆積速度３５ｎｍ／ｍｉｎの
条件下で行って、厚さ０．５μｍの酸化膜を堆積した。
また窒化膜の形成は温度８００℃、ＳｉＨ₄流量５ｓｃ
ｃｍ、ＮＨ₃流量３００ｓｃｃｍ、ＳｉＨ₄分圧０．３
Ｔｏｒｒ、堆積速度７０ｎｍ／ｍｉｎの条件下で行っ
て、厚さ０．３μｍの窒化膜を堆積した。

【００５０】次に、酸化膜および窒化膜のパターニング
をＲＩＥによって行う。第１の単結晶シリコン層の一部
を露出した後、減圧ＣＶＤ法によって単結晶シリコン層
を積層する。ここでは温度６５６℃、圧力０．２５Ｔｏ
ｒｒ、ＳｉＨ₄およびＨ₂の混合気体中で、ＳｉＨ₄分
圧０．１５Ｔｏｒｒ、堆積速度３００ｎｍ／ｍｉｎの条
件下で行って、厚さ０．２μｍの単結晶シリコン層を積
層した。続いて多結晶シリコン層に直径５０μｍのエキ
シマレーザのパルスビームを照射して、第１の単結晶シ
リコン層の露出部より多結晶シリコン層の再結晶化を行
って、酸化膜上に厚さ０．２μｍの第２の単結晶シリコ
ン層を形成する。さらに厚さ１．０μｍの酸化膜をプラ
ズマＣＶＤ法により積層して、ＲＩＥによってパターニ
ングを行った後、アルミニウム電極をスパッタ法により
形成する。酸化膜の形成は温度８００℃、Ｓｉ₂Ｈ₆流
量３ｓｃｃｍ、Ｎ₂Ｏ流量３００ｓｃｃｍ、Ｓｉ₂Ｈ₆
分圧０．１５Ｔｏｒｒ、堆積速度４５ｎｍ／ｍｉｎの条
件下で行った。続いてパッシベーション膜として厚さ
１．０μｍのＢＰＳＧ膜（Borono-Phospho SilicateGla
ss）を積層した後、ＲＩＥによって開口部を形成して第
１の単結晶シリコン層の一部を露出する。最後に開口部
４３よりフッ硝酸系溶液による等方性エッチングを行っ
て、第１の単結晶シリコン層の一部を除去し、第２の単
結晶シリコン層の形成された部分に厚さ３．０μｍのダ
イヤフラムを形成する。ここではＨＦ：ＨＮＯ₃：ＣＨ
₃ＣＯＯＨ＝１：１２：１７の混合液を用いた。

【００５１】第６の実施例に示すピエゾ抵抗式半導体加
速度センサは、従来より小型で、より集積度の高い半導
体加速度センサである。また第６の実施例に示す工程で
作製することで、素子の形成とダイヤフラムの形成とを
半導体基板上で同一の主面側より行うことから、上記し
た半導体加速度センサを作製できるとともに、半導体加
速度センサの製造歩留を向上することが可能となる。さ
らに本実施例ではＳＯＩ構造の電子回路を用いること
で、電子回路の高速化、高集積化、小型化、信頼性向上
などが実現できる。また第１の酸化膜および第３の酸化
膜をエッチングストッパとして用いるため、シリコン基
板のエッチング時に空洞部底のシリコン基板厚が薄くな
りすぎることを抑制するとともに、第１の単結晶シリコ
ン層の側壁部（電子回路の側壁部）を保護して、センサ
全体の力学的構造を安定化することが可能となる。

【００５２】平坦化方法としては、本実施例ではＳＯＧ
のリフローを行って平坦化する方法を用いているが、こ
の他にＣＭＰ（Chemical Mechanical Polishing）など
を用いることが可能である。

【００５３】本実施例では第２の単結晶シリコン層上に
半導体素子を、第１の単結晶シリコン層上に電子回路を
形成しているが、図１９に示すように、窒化膜および酸
化膜上の第２の単結晶シリコン層に半導体素子および電
子回路を形成することも可能である。図１９は本実施例
に示す半導体装置の断面図の別の一例である。ここで、
１はシリコン基板、２は第２の酸化膜、３は窒化膜、１
５は第１の酸化膜、１６は第１の単結晶シリコン層、１
７は第３の酸化膜、４１は半導体素子、４２は電子回
路、４３は開口部、４４はダイヤフラムである。図１９
では、シリコン基板１上に第１の酸化膜１５が形成され
ており、第１の酸化膜１５上に第１の単結晶シリコン層
１６および第３の酸化膜１７が形成されている。第１の
単結晶シリコン層１６および第３の酸化膜１７上には第
２の酸化膜２および窒化膜３が形成されており、第２の
酸化膜２上に半導体素子４１および電子回路４２が形成
されている。第２の酸化膜２および窒化膜３上に設けら
れた開口部４３より第１の単結晶シリコン層１６をエッ
チングして、ダイヤフラム４４が形成されているが、電
子回路４２の直下には第３の酸化膜１７が形成されてい
るため、空洞部は半導体素子４１の直下のみに設けられ
ている。この他、図１９で第１の単結晶シリコン層１６
に電子回路４２を設けることも可能である。図１９に示
す工程は、電子回路の形成位置を除いて図１８と同様の
工程であることから、図１８に示す工程に適用できる同
様の条件、方法を用いることが可能である。

【００５４】この他の本実施例の細部については、第
１、第４、第５の実施例に示す同様の条件、方法を適用
することが可能である。

【００５５】（実施例７）図２０は本発明による半導体
装置の製造方法の第７の実施例を示す工程図である。こ
こで３５は第１のシリコン基板、３６は高濃度不純物
層、３７は第２のシリコン基板、３８は絶縁層、３９は
単結晶シリコン層、４０はＳＯＩ基板、４１は半導体素
子、４２は電子回路、４３は開口部、４４はダイヤフラ
ムである。図２０による工程は以下の通りである。
（ａ）第１のシリコン基板３５上に高濃度不純物層３６
を形成する。（ｂ）第１のシリコン基板３５と第２のシ
リコン基板３７上に形成した絶縁層３８とを貼り合わせ
る。（ｃ）熱処理を行って第１のシコン基板３５と絶縁
層３８とを完全に貼り合わせた後、第２のシリコン基板
３７を薄層化して絶縁層３８上に単結晶シリコン層３９
の形成されたＳＯＩ基板４０を作製する。（ｄ）単結晶
シリコン層３９をパターニングして半導体素子４１およ
び電子回路４２とを形成し、絶縁層３８上に開口部４３
を形成する。（ｅ）開口部４３よりエッチングを行って
高濃度不純物層３６を除去し、ダイヤフラム４４を形成
する。

【００５６】図２０に示す工程を用いて、具体的に上記
の半導体装置を作製した具体的一例を以下に示す。面方
位〈１００〉、直径１２５ｍｍ、厚さ６２５μｍ、比抵
抗０．５Ωｃｍの第１のｐ型シリコンウエハ上にイオン
注入法によってｐ＋型高濃度不純物層を形成する。ここ
ではホウ素イオンをドーズ量６×１０¹²ｃｍ^-2、加速電
圧４０ｋｅＶの条件下で注入して、厚さ０．５μｍのｐ
⁺型高濃度不純物を形成した。次にこのシリコンウエハ
のｐ⁺型高濃度不純物層を形成した面と、面方位〈１０
０〉、直径１２５ｍｍ、厚さ６２５μｍ、比抵抗２０Ω
ｃｍの第２のシリコンウエハ上に熱酸化によって形成さ
れた厚さ４００ｎｍの酸化膜とを窒素中で貼り合わせ
る。この後、貼り合わせたシリコンウエハを、窒素／酸
素混合気体中で、温度１１５０℃、５分間の熱処理を行
って両者を完全に貼り合わせる。続いて第２のシリコン
ウエハを厚さ５μｍまで研削した後、プラズマエッチン
グを行って第２のシリコンウエハを厚さ１．０μｍまで
積層化する。これにより、厚さ４００ｎｍの酸化膜上に
厚さ１．０μｍの単結晶シリコン層の形成されたＳＯＩ
基板が得られる。この後、通常のＬＳＩ製造プロセスを
用いて、単結晶シリコン層上に半導体素子および電子回
路を形成する。このとき半導体素子は酸化膜をはさん
で、ｐ⁺型高濃度不純物層上に位置している。また酸化
膜上には開口部が形成されており、ｐ⁺型高濃度不純物
層の一部を露出する。最後に開口部よりフッ硝酸系溶液
による等方性エッチングを行って、ｐ⁺型高濃度不純物
層を除去して、半導体素子の形成された部分にダイヤフ
ラムを形成する。ここではＨＦ：ＨＮＯ₃：ＣＨ₃ＣＯ
ＯＨ＝１：３：８の混合液を用いた。

【００５７】第７の実施例に示す工程を用いることで、
シリコン基板のエッチングを精度良く行うことができ
る。また電子回路をＳＯＩ構造とすることができるの
で、電子回路の高速化、高集積化、小型化、信頼性向上
などが実現することが可能である。

【００５８】上述のＳＯＩ基板は直接貼合法により作製
されており、ここでは第２のシリコン基板の薄層化を研
削研磨によって行っているが、この工程をエッチングに
よって行うことも可能である。例えばｐ型シリコンウエ
ハ上に単結晶シリコン層をエピタキシャル成長させた
後、単結晶シリコン層上に絶縁層を形成して、この絶縁
層と第１のシリコンウエハとを貼り合わせ、ｐ型シリコ
ンウエハをエッチングにより除去して、絶縁層上に単結
晶シリコン層を形成することも可能である。この場合、
エッチング液としてはＫＯＨ水溶液などを用いて行うこ
とが可能である。この他、シリコンウエハ上に形成され
たエッチストップ層上に単結晶シリコン層をエピタキシ
ャル成長させた後、単結晶シリコン層上に絶縁層を形成
して、この絶縁層と第１のシリコンウエハとを貼り合わ
せ、シリコンウエハおよびエッチストップ層をエッチン
グにより除去して、絶縁層上に単結晶シリコン層を形成
することも可能である。この場合、エッチストップ層と
してはホウ素イオン注入やエピタキシャル成長などで形
成した高濃度ｐ型シリコン層、シリコーンゲルマニウム
エピタキシャル層、多孔質シリコン層などを用いること
が可能である。この方法については第６の実施例に示す
同様の方法及び条件を適用することが可能である。

【００５９】この他の本実施例の細部については、第
１、第４〜第６の実施例に示す同様の条件、方法を適用
することが可能である。

【００６０】（実施例８）図２１は本発明による半導体
装置の製造方法の第８の実施例を示す工程図である。こ
こで符号３５〜４４は図２０と同一であり、４５は多孔
質シリコン層である。図２１による工程は以下の通りで
ある。（ａ）第１のｐ型シリコン基板３５上に多孔質シ
リコン層４５を形成する。（ｂ）第１のｐ型シリコン基
板３５と第２のシリコン基板３７上に形成した絶縁層３
８とを貼り合わせる。（ｃ）熱処理を行って第１のシリ
コン基板３５と絶縁層３８とを完全に貼り合わせた後、
第２のシリコン基板３７を薄層化して絶縁層３８上に単
結晶シリコン層３９の形成されたＳＯＩ基板４０を作製
する。（ｄ）単結晶シリコン層３９上に半導体素子４１
および電子回路４２と開口部４３とを形成する。（ｅ）
開口部４３よりエッチングを行って多孔質シリコン層４
５を除去し、ダイヤフラム４４を形成する。

【００６１】図２１に示す工程を用いて、具体的に上記
の半導体装置を作製した一例を以下に示す。面方位〈１
００〉、直径１２５ｍｍ、厚さ６２５μｍ、比抵抗０．
０１Ωｃｍの第１のｐ型シリコンウエハ上に陽極化成法
によって多孔質シリコン層を形成する。ここではＨＦ：
Ｃ₂Ｈ₅ＯＨ：Ｈ₂Ｏ＝１：１：１の化成液中で１．０
Ａ／ｃｍ²の直流電流を１４分間流して、厚さ１５μｍ
の多孔質シリコン層を形成した。次にこのシリコンウエ
ハ３５の多孔質シリコン層を形成した面と、面方位〈１
００〉、直径１２５ｍｍ、厚さ６２５μｍ、比抵抗２０
Ωｃｍの第２のシリコンウエハ上に熱酸化によって形成
された厚さ８００ｎｍの酸化膜とをアルゴン中で貼り合
わせる。この後、貼り合わせたシリコンウエハを酸素中
で、温度１１００℃、２時間の熱処理を行って両者を完
全に貼り合わせる。続いて第２のシリコンウエハを厚さ
５μｍまで研削した後、プラズマエッチングを行って第
２のｐ型シリコンウエハを厚さ１．０μｍまで薄層化す
る。これにより、厚さ８００ｎｍの酸化膜上に厚さ１．
０μｍの単結晶シリコン層の形成されたＳＯＩ基板０が
得られる。この後、通常のＬＳＩ製造プロセスを用い
て、単結晶シリコン層上に半導体素子および電子回路を
形成する。このとき半導体素子は酸化膜をはさんで、多
孔質シリコン層上に位置している。また酸化膜上には開
口部が形成されており、多孔質シリコン層の一部を露出
する。最後に開口部よりエッチングを行って、多孔質シ
リコン層を除去し、単結晶シリコン層の形成された部分
に厚さ３．０μｍのダイヤフラムを形成する。ここで
は、ＨＦ：Ｈ₂Ｏ₂＝１：５のフッ酸過水を用いた。

【００６２】第８の実施例に示す工程を用いることで、
シリコン基板のエッチングを精度良く行うことができ
る。また電子回路をＳＯＩ構造とすることができるの
で、電子回路の高速化、高集積化、小型化、信頼性向上
などが実現することが可能である。

【００６３】ＳＯＩ基板の作製は貼り合わせおよび研削
研磨によって行われているが、貼り合わせおよびエッチ
ングによって作製することも可能である。この方法につ
いては第７の実施例に示す同様の方法及び条件を適用す
ることが可能である。絶縁層としては窒化膜あるいは窒
化膜で覆われた酸化膜などを用いることが可能である。
多孔質シリコン層の選択エッチングについてはフッ酸過
水の他、フッ硝酸系溶液（例えばＨＦ：ＨＮＯ₃：ＣＨ
₃ＣＯＯＨ＝１：１２：１７など）を用いることが可能
である。この他、多孔質シリコン層を選択的に酸化し
て、フッ酸またはバッファードフッ酸などで除去するこ
とも可能である。

【００６４】この他の本実施例の細部については、第
１、第４〜第７の実施例に示す同様の条件、方法を適用
することが可能である。

【００６５】（実施例９）図２２は本発明による半導体
装置の製造方法の第９の実施例を示す工程図である。こ
こで符号３５〜４４は図２０と同一であり、４６は空洞
部となるトレンチ（Trench）である。図２２による工程
は以下の通りである。（ａ）第２のシリコン基板３７上
に半導体素子４１および電子回路４２を形成する。
（ｂ）半導体素子４１上および電子回路４２上に絶縁層
３８を形成した後、表面を平坦化する。（ｃ）第１のシ
リコン基板３５上にトレンチ４６を形成する。（ｄ）絶
縁層３８と第１のシリコン基板３５とを貼り合わせる。
このとき半導体素子４１の形成されている部分の絶縁層
下にトレンチ４６を配置する。（ｅ）熱処理を行って絶
縁層３８と第１のシリコン基板３５とを完全に貼り合わ
せた後、第２のシリコン基板３７を薄層化して絶縁層３
８上に半導体素子４１および電子回路４２を形成すると
ともに、トレンチ４６上にダイヤフラム４４を形成す
る。

【００６６】図２２に示す工程を用いて、具体的に上記
の半導体装置を作製した一例を以下に示す。面方位〈１
００〉、直径１２５ｍｍ、厚さ６２５μｍ、比抵抗３０
Ωｃｍの第２のシリコンウエハ上に通常のＬＳＩ製造プ
ロセスを用いて、半導体素子および電子回路を形成す
る。

【００６７】次に、この半導体素子および電子回路上に
絶縁層を形成した後、表面を平坦化する。ここでは常圧
ＣＶＤ法によって酸化膜を形成した後、リフローを行っ
て表面を平坦化し、さらにプラズマＣＶＤ法によって、
窒化膜および酸化膜を形成した。

【００６８】常圧ＣＶＤ法による酸化膜の形成は温度２
９０℃、ＴＥＯＳ流量３ｓｌｍ、Ｏ ₂／Ｏ₃流量７．５
ｓｌｍ、Ｏ₃濃度４．６％、Ｎ₂流量１８ｓｌｍ、堆積
速度３５０ｎｍ／ｍｉｎの条件下で行った。

【００６９】また窒化膜の形成は温度２００℃、圧力
０．２Ｔｏｒｒ、ＲＦ周波数１３．５６ＭＨｚ、ＳｉＨ
₄流量５ｓｃｃｍ、ＮＨ₃流量３００ｓｃｃｍ、堆積速
度３０ｎｍ／ｍｉｎの条件下で行って、厚さ０．３μｍ
の窒化膜を堆積した。

【００７０】プラズマＣＶＤ法による酸化膜形成は温度
２９０℃、圧力０．２Ｔｏｒｒ、ＳｉＨ₄／Ｎ₂Ｏ混合
気体中で、ＲＦ周波数１３．５６ＭＨｚのプラズマ放電
を行って、厚さ０．３μｍの酸化膜を堆積した。

【００７１】これにより半導体素子及び電子回路上に厚
さ０．８μｍの絶縁層を形成した。

【００７２】この後、面方位〈１００〉、直径１２５ｍ
ｍ、厚さ６２５μｍ、比抵抗２０Ωｃｍの第１のシリコ
ンウエハ上にＲＩＥを用いて深さ１．０μｍのトレンチ
４６を形成する。

【００７３】続いて第２のシリコンウエハ上に形成され
た絶縁層と、第１のシリコンウエハとを窒素／アルゴン
混合気体中で貼り合わせる。このとき半導体素子は絶縁
層をはさんで、トレンチ上に位置している。

【００７４】この後、貼り合わせたシリコンウエハを酸
素中で、温度１１８０℃、５分間の熱処理を行って両者
を完全に貼り合わせる。さらに第２のシリコンウエハを
研削研磨する。このとき絶縁層の半導体素子と電子回路
とを分離する部分を研磨ストッパとして、半導体素子お
よび電子回路を残す。これにより、厚さ８００ｎｍの酸
化膜上に厚さ１．０μｍの単結晶シリコン層の形成され
たＳＯＩ基板が得られる。

【００７５】この後、通常のＬＳＩ製造プロセスを用い
て、単結晶シリコン層上に半導体素子および電子回路を
形成する。このとき半導体素子は酸化膜をはさんで、多
孔質シリコン層上に位置している。また酸化膜上には開
口部が形成されており、多孔質シリコン層の一部を露出
する。最後に開口部よりフッ硝酸系溶液による等方性エ
ッチングを行って、多孔質シリコン層を除去し、単結晶
シリコン層の形成された部分に厚さ３．０μｍのダイヤ
フラムを形成する。ここではＨＦ：Ｈ₂Ｏ₂＝１：５の
フッ酸過水を用いた。

【００７６】第９の実施例に示す工程を用いることで、
絶縁層上に開口部を設ける必要がないので、センサ部お
よびセンサ全体を小型化できるとともに、センサ部およ
びセンサ全体のレイアウトをより自由に設計することが
可能となる。また電子回路をＳＯＩ構造とすることがで
きるので、電子回路の高速化、高集積化、小型化、信頼
性向上などが実現することが可能である。

【００７７】平坦化方法としては第６の実施例に示すよ
うに、ＳＯＧのリフローや、ＣＭＰなどを用いることが
可能である。

【００７８】この他の本実施例の細部については、第
１、第４〜第８の実施例に示す同様の条件、方法を適用
することが可能である。

【００７９】

【発明の効果】以上説明したように、半導体基板上に形
成された絶縁層上に作製される半導体素子と、半導体基
板上もしくは絶縁層上に形成された電子回路とが電気的
に接続されており、半導体基板において、絶縁層を形成
した面よりエッチングを行って、半導体素子の形成され
ている部分を含む絶縁層下に空洞部を設けることで、従
来より小型で、より集積度の高い半導体装置を提供する
ことが可能となる。この半導体装置により、圧力センサ
や加速度センサとして、感度の向上したセンサを得るこ
とができる。

【００８０】また素子の形成とダイヤフラムの形成とを
半導体基板上で同一の主面側より行うことができるの
で、製造工程において裏面側の加工工程をなくすことが
でき、上記した効果を有する半導体装置を作製でき、半
導体装置の製造歩留を向上することが可能となる。これ
らのことは、半導体装置のさらなる小型化、高性能化、
低価格化を実現できる効果がある。

【図面の簡単な説明】

【図１】本発明による半導体装置の第１の実施例を示す
断面図である。

【図２】本発明による半導体装置の第１の実施例を示す
平面図である。

【図３】本発明の第１の実施例に示す半導体装置の製造
方法を表す工程図である。

【図４】本発明の第１の実施例に示す半導体装置の製造
方法を表す工程図の別の一例である。

【図５】本発明による半導体装置の第１の実施例を示す
平面図の別の一例である。

【図６】本発明による半導体装置の第１の実施例を示す
平面図の別の一例である。

【図７】本発明による半導体装置の第１の実施例を示す
平面図の別の一例である。

【図８】本発明による半導体装置の第２の実施例を示す
平面図である。

【図９】本発明による半導体装置の第２の実施例を示す
平面図の別の一例である。

【図１０】本発明による半導体装置の第３の実施例を示
す平面図である。

【図１１】本発明による半導体装置の第３の実施例を示
す平面図の別の一例である。

【図１２】本発明による半導体装置の第４の実施例を示
す断面図である。

【図１３】本発明の第４の実施例に示す半導体装置の製
造方法を表す工程図である。

【図１４】本発明による半導体装置の第５の実施例を示
す断面図である。

【図１５】本発明の第５の実施例に示す半導体装置の製
造方法を表す工程図である。

【図１６】本発明による半導体装置の第５の実施例を示
す断面図の別の一例である。

【図１７】本発明による半導体装置の第６の実施例を示
す断面図である。

【図１８】本発明の第６の実施例に示す半導体装置の製
造方法を表す工程図である。

【図１９】本発明による半導体装置の第６の実施例を示
す断面図の別の一例である。

【図２０】本発明による半導体装置の製造方法の第７の
実施例を示す工程図である。

【図２１】本発明による半導体装置の製造方法の第８の
実施例を示す工程図である。

【図２２】本発明による半導体装置の製造方法の第９の
実施例を示す工程図である。

【図２３】一般的なＩＣ大気圧センサの構造を示す断面
図である。

【図２４】一般的なＩＣ大気圧センサの構造を示す断面
図である。

【符号の説明】

１シリコン基板２（第２の）シリコン酸化膜３シリコン窒化膜４（第２の）単結晶シリコン層５アルミニウム電極６絶縁膜７開口部８ダイヤフラム９電子回路（ｐＭＯＳトランジスタ）１０電子回路（ｎＭＯＳトランジスタ）１１パッシベーション膜１２非晶質シリコン層１３コンタクト部１４ＳＯＩ基板１５第１のシリコン酸化膜１６第１の単結晶シリコン層１７第３のシリコン酸化膜１８多結晶シリコン層２０ｐ型シリコン基板２１ｎ＋型埋込層２２ｎ型エピタキシャル層２３ｐ＋型素子分離領域２４ｐ型拡散層２５ベース領域２６コレクタ領域２７エミッタ領域２８アルミニウム電極２９シリコン酸化膜３０シリコン窒化膜３１ダイヤフラム３２シリコン基板３３センサ部３４信号処理部３５第１の（ｐ型）シリコン基板３６高濃度不純物層３７第２のシリコン基板３８絶縁層３９単結晶シリコン層４０ＳＯＩ基板４１半導体素子４２電子回路４３開口部４４ダイヤフラム４５多孔質シリコン層４６トレンチ

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された絶縁層上に作
製される半導体素子と、前記半導体基板上もしくは前記
絶縁層上に形成された電子回路とが電気的に接続された
半導体装置において、前記半導体基板に、前記絶縁層を形成した面よりエッチ
ングを行って、前記半導体素子の形成されている部分を
含む前記絶縁層下に空洞部を設けたことを特徴とする半
導体装置。
【請求項２】半導体基板上に絶縁層を形成する工程
と、前記絶縁層上に半導体素子を形成する工程と、前記
半導体基板上もしくは前記絶縁層上に電子回路を形成す
る工程と、前記半導体素子と前記電子回路とを電気的に
接続する工程と、前記半導体基板に前記絶縁層を形成し
た面よりエッチングを行って、前記半導体素子の形成さ
れている部分を含む前記絶縁層下の前記半導体基板の一
部を除去して、前記半導体素子の形成されている部分を
含む前記絶縁層下に空洞部を形成する工程とを含むこと
を特徴とする半導体装置の製造方法。
【請求項３】半導体基板上に高濃度不純物層を形成す
る工程と、前記半導体基板上および前記高濃度不純物層
上に絶縁層を形成する工程と、前記高濃度不純物層上に
形成された前記絶縁層上に半導体素子を形成する工程
と、前記半導体基板上または前記絶縁層上に電子回路を
形成する工程と、前記電子回路と前記半導体素子とを電
気的に接続する工程と、前記半導体基板上および前記高
濃度不純物層上の前記絶縁層を形成した面よりエッチン
グを行って、前記高濃度不純物層を除去して、前記半導
体素子の形成されている部分を含む前記絶縁層下に空洞
部分を形成する工程とを含むことを特徴とする半導体装
置の製造方法。
【請求項４】半導体基板上に多孔質半導体層を形成す
る工程と、前記半導体基板上および前記多孔質半導体層
上に絶縁層を形成する工程と、前記多孔質半導体層上に
形成された前記絶縁層上に半導体素子を形成する工程
と、前記半導体基板上または前記絶縁層上に電子回路を
形成する工程と、前記電子回路と前記半導体素子とを電
気的に接続する工程と、前記半導体基板上および前記多
孔質半導体層上の前記絶縁層を形成した面よりエッチン
グを行って、前記多孔質半導体層を除去して、前記半導
体素子の形成されている部分を含む前記絶縁層下に空洞
部を形成する工程とを含むことを特徴とする半導体装置
の製造方法。
【請求項５】前記エッチングは前記絶縁層上に形成さ
れた開口部より行うことを特徴とする請求項２乃至４の
うちいずれか１項に記載の半導体装置の製造方法。
【請求項６】第１の基板上に半導体素子および電子回
路を形成する工程と、前記半導体素子および前記電子回
路上に絶縁層を形成する工程と、第２の半導体基板上に
空洞部を形成する工程と、前記絶縁層と前記第２の半導
体基板とを貼り合わせて、前記半導体素子の形成されて
いる部分を含む前記絶縁層下に空洞部を設ける工程とを
含むことを特徴とする半導体装置の製造方法。
【請求項７】前記空洞部を設けることで、前記半導体
基板上に厚さの異なる領域を形成することを特徴とする
請求項２乃至６のうちいずれか１項に記載の半導体装置
の製造方法。
【請求項８】半導体基板上に絶縁層を形成し、前記絶
縁層上に半導体素子を形成し、前記半導体基板上もしく
は前記絶縁層上に電子回路を形成し、前記半導体素子と
前記電子回路とを電気的に接続した半導体装置におい
て、前記半導体基板に前記絶縁層を形成した面よりエッチン
グを行って、前記半導体素子の形成されている部分を含
む前記絶縁層下の前記半導体基板の一部を除去して、前
記半導体素子の形成されている部分を含む前記絶縁層下
に空洞部を形成したことを特徴とする半導体装置。
【請求項９】半導体基板上に高濃度不純物層を形成
し、前記半導体基板上および前記高濃度不純物層上に絶
縁層を形成し、前記高濃度不純物層上に形成された前記
絶縁層上に半導体素子を形成し、前記半導体基板上また
は前記絶縁層上に電子回路を形成し、前記電子回路と前
記半導体素子とを電気的に接続した半導体装置におい
て、前記半導体基板上および前記高濃度不純物層上の前記絶
縁層を形成した面よりエッチングを行って、前記高濃度
不純物層を除去して、前記半導体素子の形成されている
部分を含む前記絶縁層下に形成した空洞部を備えたこと
を特徴とする半導体装置。
【請求項１０】半導体基板上に形成した多孔質半導体
層と、前記半導体基板上および前記多孔質半導体層上に
形成した絶縁層と、前記多孔質半導体層上に形成された
前記絶縁層上に形成した半導体素子と、前記半導体基板
上または前記絶縁層上に形成した電子回路とを備え、前
記電子回路と前記半導体素子とを電気的に接続した半導
体装置において、前記半導体基板上および前記多孔質半導体層上の前記絶
縁層を形成した面よりエッチングを行って、前記多孔質
半導体層を除去して、前記半導体素子の形成されている
部分を含む前記絶縁層下に形成した空洞部を備えたこと
を特徴とする半導体装置。
【請求項１１】基板上に形成した半導体素子および電
子回路と、前記半導体素子および前記電子回路上に形成
した絶縁層とを備えた第１の基板と、半導体基板上に形
成した空洞部を備えた第２の半導体基板とで、前記絶縁
層と前記第２の半導体基板とを貼り合わせた半導体装置
であって、前記半導体素子の形成されている部分を含む前記絶縁層
下に前記空洞部を設けたことを特徴とする半導体装置。
【請求項１２】前記エッチングは前記絶縁層上に形成
された開口部より行うことを特徴とする請求項１及び８
乃至１０のうちいずれか１項に記載の半導体装置。