JPH0982986A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0982986A JPH0982986A JP23367195A JP23367195A JPH0982986A JP H0982986 A JPH0982986 A JP H0982986A JP 23367195 A JP23367195 A JP 23367195A JP 23367195 A JP23367195 A JP 23367195A JP H0982986 A JPH0982986 A JP H0982986A
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Abstract
グ損失のトレードオフを改善する。 【解決手段】高濃度ｎ形半導体基板をｎ+ バッファ層２
とし、この表面にｎ - 層１を形成し、ｎ- 層１の表面層
にｐ- 層５を形成し、この表面にｎ- 層１に達するトレ
ンチ溝１０を形成し、このトレンチ溝１０の側壁や底面
にホウ素を気相拡散し、ｐ+ 領域６を形成し、ｐ- 層５
上、ｐ+ 領域６上に表面電極３、ｎ+バッファ層２上に
裏面電極４を形成する。
Description
用いられるダイオードなどの半導体装置に関する。
低オン電圧で、且つ、高速性が要求される。数十Ｖの低
耐圧素子ではショットキーダイオードがこの特性を兼ね
備えているが、高耐圧化するとシリコン厚みの増大のた
め、オン電圧（順電圧降下ともいう）が大幅に増加する
と共に、ショットキー接合ゆえに漏れ電流が大幅に増大
する。このためショットキーダイオードは一般には高耐
圧素子としては使用されない。高耐圧素子としては、伝
導度変調（正孔と電子の注入により、半導体の伝導度を
低下させること）を利用してオン電圧を低下させるｐｉ
ｎダイオード（構造としてはｐｎ- ｎ+ である）が良く
知られている。
の素子断面図に電圧を印加した状態を示し、同図（ａ）
は順バイアス時の図、同図（ｂ）は逆バイアス時の図を
示す。このｐｉｎダイオードはｐ層８、ｎ- 層１、ｎ+
バッファ層２の３層で構成され、ｐ層８上とｎ+ バッフ
ァ層２上に表面電極３と裏面電極４が形成される。同図
（ａ）において、ｐｉｎダイオードを順バイアスする
と、ｐ層８から正孔、ｎ + バッファ層２から電子がｎ-
層１に注入され、矢印で示した電流が流れる。このオン
状態ではｎ- 層１では熱平衡状態でのキャリア（正孔と
電子）の量より多くなり、所謂、伝導度変調が起こり、
オン電圧を低下させる。しかし、オン状態で蓄積された
キャリア量が多いため、逆回復過程で、大きな逆回復電
流が流れる。これを小さく抑制するために、通常、ダイ
オード内にライフタイムキラーを導入している。しか
し、ライフタイムキラーの導入はオン電圧を増大させ
る。このように、ｐｉｎダイオードではオン電圧と、逆
回復電流はトレードオフの関係にあり、またスイッチン
グ損失は逆回復電流に依存するため、オン電圧とスイッ
チング損失もトレードオフの関係にある。同図（ｂ）に
おいて、ｐｉｎダイオードを逆バイアスすると、ｎ- 層
１に空乏層が拡がる。空乏層端がｎ+ バッファ層２に達
すると空乏層はｎ+ バッファ層２内では殆ど拡がらない
ため、ｎ+ バッファ層２を設けることで、ｎ- 層１の厚
さを小さくでき、オン電圧の低下に役立つ。また、ｐ層
８の濃度が比較的高いため、ｐ層８内の空乏層の拡がり
は小さい。
ードオフを改善するために、ｐｉｎダイオードのｐ層８
の濃度を低下させ、正孔がｎ- 層１に注入されるのを抑
制し、伝導度変調の度合いを小さくして、ｐ層８とｎ-
層１の接合であるｐｎ接合付近のキャリアの濃度を下げ
る。またライフタイムキラーを積極的に導入しないこと
で、キャリアのライフタイムを長いまま保ち、オン電圧
を増大させない。この両者を成立させて、オン電圧を増
大させずに、逆回復電流を小さくし、且つ、ソフトリカ
バリー化（逆回復電流が滑らかに減少すること）と低ス
イッチング損失化を図ったｐ- ｉｎダイオードが開発さ
れている。
ダイオードは逆バイアス時にｐ- 層にも空乏層が拡が
り、空乏層が表面電極に達する、所謂、パンチスルー現
象により高耐圧化には限度がある。これを改善するため
にｐ+ ウェル９を設けたｐ- ｉｎダイオードが開発され
ている。
オード（従来例（２））の素子断面図に電圧を印加した
状態を示し、同図（ａ）は順バイアス時の図、同図
（ｂ）は逆バイアス時の図を示す。このｐ- ｉｎダイオ
ードは図８のｐｉｎダイオードのｐ層８に相当する層を
ｐ- 層５と島状のｐ+ ウェル９で形成している。ｐ+ ウ
ェル９を設けた構造により、同図（ａ）のように順バイ
アス時にはｐ- 層５から正孔、ｎ+ バッファ層２から電
子が注入され、電流はｐ- 層５からｎ+ バッファ層２に
向かって流れる。このとき、ｐ+ ウェル９とｎ- 層１で
のｐｎ接合のえん層電圧（電流が流れはじめる電圧）が
ｐ- 層５とｎ- 層１でのｐｎ接合のえん層電圧より大
きいため、ｐ+ ウェル９からの正孔の注入はない。電流
はｐ+ ウェル９の下を横方向にも流れ、横方向の抵抗と
電流の積で決まる電圧がえん層電圧より大きくなると、
ｐ+ ウェル９からも正孔の注入が起こる。この構造では
横方向の抵抗が大きいため、比較的小さい電流でｐ+ ウ
ェル９からも正孔の注入が起こり、スイッチイング損失
が大きくなる。また、同図（ｂ）のように逆バイアス時
には、ｐ+ ウェル９で挟まれたｎ- 層の空乏層が拡が
り、このｎ- 層をピンチオフさせることで、空乏層がｎ
- 層側に大きく拡がり、ｐ- 層でのパンチスルー現象が
防止され、高耐圧が維持される。耐圧確保上、このｐ+
ウェル９の深さは約１５μｍ以上必要であるが、この深
さではｐ+ ウェル９の横幅が広く、前記の横方向の抵抗
が大きく、ｐ+ ウェル９からの正孔の注入が小さな電流
でも生じる。さらにｐ+ ウェル９からの正孔の注入がな
い状態では導通面積が低下し、オン電圧が大きくなる。
当然、この深さを浅くするとｐ- 層でのパンチスルー現
象が起きやすくなり、耐圧低下を招くという問題が生ず
る。
漏れ電流が小さく、オン電圧とスイッチング損失の両者
を低減できる半導体装置を提供することにある。
めに、高濃度第一導電形半導体層上に、低濃度第一導電
形半導体層を形成し、低濃度第一導電形半導体層の表面
層に低濃度第二導電形半導体層が形成され、低濃度第二
半導体層の表面から低濃度第一導電形半導体層に達する
複数個のトレンチ溝を選択的に形成し、トレンチ溝の表
面層に高濃度第二導電形半導体領域を形成するとよい。
このトレンチ溝の平面上の形状がストライプ状、または
セル状とするとよい。
度第一導電形半導体層を形成し、低濃度第一導電形半導
体層の表面層に低濃度第二導電形半導体層が形成され、
低濃度第二導電形半導体層の近傍の低濃度第一導電形半
導体層内に、複数個、埋め込まれた高濃度第二導電形半
導体領域を選択的に形成するとよい。トレンチ溝に高濃
度第二導電形半導体領域を形成するか、もしくは埋め込
んで高濃度第二導電形半導体領域を形成することで、高
濃度第二導電形半導体領域に挟まれた低濃度第一導電形
半導体層に拡がる空乏層を低電圧でもピンチオフできる
ようにする。こうすることで、低濃度第二導電形半導体
層内に拡がる空乏層が表面電極に達する、所謂パンチス
ルー現象を抑え、高耐圧化が達成できる。また、ライフ
タイムキラーを導入せずに導通時のキャリア濃度を低減
することで、低オン電圧化と低スイッチング損失化の両
者が達成できる。
ける素子断面図である。高濃度ｎ形半導体基板をｎ+ バ
ッファ層２とし、この表面にｎ- 層１をエピタキシャル
成長などで形成し、ｎ- 層１の表面層にイオン注入また
はエピタキシャル成長でｐ- 層５を形成する。この表面
にｎ- 層１に達するトレンチ溝１０を形成し、このトレ
ンチ溝１０の側壁や底面にホウ素を気相拡散し、ｐ+ 領
域６を作り込む。このｐ+ 領域６の拡散深さは数μｍ以
内とし、活性領域に対するｐ+ 領域６の面積比率の増加
を抑える。ｐ- 層５上、ｐ+ 領域６上に表面電極３、ｎ
+ バッファ層２上に裏面電極４を形成する。これらの電
極材料としてはオーミック接続するものを選定する。こ
のトレンチ溝１０にｐ+ 領域６を形成することで、従来
素子であるｐ+ ウェルを設けたｐ- ｉｎダイオードのｐ
+ ウェルと比較して、ｐ+ 領域６の底部の幅（ｐ+ ウェ
ルの横幅に相当）を小さく、且つ、ｐ+ 領域６の表面か
ら底部までの距離（ｐ+ ウェルの深さに相当）を大きく
できる。従って、ｐ+ 領域６の底部の横方向の抵抗が小
さく、且つ、ｐ+ 領域６で挟まれたｎ- 層１でのピンチ
オフが低電圧で確実に起こる素子とすることができる。
尚、低濃度ｎ形半導体基板をｎ- 層１とし、一方の主面
にｐ- 層５を形成し、他方の主面に拡散等でｎ+ バッフ
ァ層２を形成してもよい。
（ａ）はストライプ状のパターン図、同図（ｂ）はセル
状のパターン図を示す。いずれの場合もトレンチ溝１０
の回りにｐ+ 領域６が形成されている。またセル状の場
合のセルの配置はこの図では三角形配置であるが四角
形、六角形等の配置もある。図３は第１実施例の素子に
電圧を印加した図で、同図（ａ）は順バイアス時の図、
同図（ｂ）は逆バイアス時の図を示す。図２のように、
トレンチ溝の表面パターンはストライプ状（縞状）また
はセル状（島状）にする。ストライプ状の場合、溝幅が
狭すぎると図示されていない溝パターンの先端部でｐ+
領域６の曲率がきつくなり耐圧が低下し、逆に広すぎる
と溝直下の電流分による電圧降下でｐ + 領域６からｎ-
層１への正孔の注入が起こるため、溝幅は１〜１５μｍ
程度と見込まれる。トレンチ溝１０の深さは、浅すぎる
とｐ+ 領域６に挟まれたｎ- 層１でピンチオフが十分起
こらず漏れ電流が増加する。そのため、ｐ+ 領域６の深
さは約３μｍ以上が必要である。またｐ+ 領域６で挟ま
れたｐ- 層５の幅は耐圧とオン電圧の設定で変わるが、
ｎ- 層１の比抵抗に依存する空乏層の伸びと比べて、こ
の幅が広すぎるとピンチオフが十分行われなず、漏れ電
流が増大することになる。またトレンチ溝１０にｐ+ 領
域６を形成することで、オン状態時には電流はｐ- 層５
とｎ- 層１の接合で流れ、両者の層での不純物濃度が低
いために、ライフタイムキラーを導入せずともキャリア
の注入が抑えられる。そのため、逆回復電流が小さいに
もかかわらず、ライフタイムキラーを導入していないた
め、低オン電圧化が図れる。
断面図を示す。図１との違いは表面層のトレンチ溝１０
にｐ+ 領域６を形成する代わりに、ｎ- 層１に埋め込み
型のｐ+ 領域７を形成する点である。この埋め込み型の
ｐ+ 領域７はｐ- 層５と接続させず電気的に浮いた状態
にしている。図５は第２実施例の素子に電圧を印加した
図で、同図（ａ）は順バイアス時の図、同図（ｂ）は逆
バイアス時の図を示す。埋め込み型のｐ+ 領域７はｐ-
層５と接続させず電気的に浮いた状態であるためｐ+ 領
域７からの正孔の注入は基本的に起こらない。また例え
電気的に接続した場合でもｐ+ 領域７を電流が回り込む
際の電圧降下は小さいため、ｐ+ 領域７からの正孔の注
入は起こらない。逆バイアス時には、ｐ+ 領域７はｐ-
層５に近接しているので、ｎ- 層１に拡がる空乏層でほ
とんどアノード電位と等しくなり、またｐ+ 領域７で挟
まれたｎ- 層１は低電圧でピンチオフし、高耐圧を維持
できる。この埋め込み型のｐ+ 領域７を有するダイオー
ドは前記のトレンチ溝１０を有するダイオードと同様の
効果が得られる。
ードの逆回復電流波形図を示す。この発明のダイオード
（トレンチ溝型の実施例（１）、埋め込み型の実施例
（２））は逆回復電流Ｉrrが小さく、また従来ダイオー
ド（従来例（１）のｐｉｎ型の従来例（１）、ｐ+ ウェ
ル型の従来例（２））と比べ、逆回復電流の減少率ｄｉ
／ｄｔが小さく、低スイッチング損失でソフトリカバリ
ーとなっている。このソフトリカバリー波形になるとい
うことは回路配線のインダクタンスとｄｉ／ｄｔとの積
で発生する回路内サージ電圧が小さいことを意味し、こ
のことはサージ電圧による素子破壊が起きにくく、使い
勝手がよい素子であることを意味する。
ードの逆バイアス時の電圧─電流曲線図を示す。逆バイ
アス時には、従来例（２）のｐ+ ウェル型のダイオード
と比べ、トレンチ溝型（実施例（１））および埋め込み
型（実施例（２））のダイオードではｎ- 層１がピンチ
オフし易くなり、漏れ電流レベルは従来例（２）のｐ +
ウェル型のダイオードより小さく、従来例（１）のｐｉ
ｎダイオード並に小さくできる。
埋め込み型のダイオードにおいて、オン状態時に、電流
が流れるのはｐ- 層、ｎ- 層のｐｎ接合であり、ライフ
タイムキラーを導入せずにキャリアの注入が抑制される
ため、伝導度変調の度合いが比較的小さいにもかかわら
ず、ライフタイムが長いため、オン電圧を小さくでき
る。また逆回復過程では、注入されるキャリアが抑制さ
れるため、蓄積キャリアの量が少なく、従って、逆回復
電流と逆回復電流の減少率ｄｉ／ｄｔも小さくできる。
そのため、スイッチング損失が小さく、ソフトリカバリ
ーな素子が得られる。一方、逆バイアス時には、従来の
ｐ+ ウェルのあるダイオードと比べ、ピンチオフが確実
に起きるため、漏れ電流はｐｉｎダイオード並に小さく
できる。
のパターン図、（ｂ）はセル状のパターン図
（ａ）は順バイアス時の図、（ｂ）は逆バイアス時の図
（ａ）は順バイアス時の図、（ｂ）は逆バイアス時の図
復電流波形図
イアス時の電圧─電流曲線図
図に電圧を印加した状態を示し、同図（ａ）は順バイア
ス時の図、同図（ｂ）は逆バイアス時の図
例（２））の素子断面図に電圧を印加した状態を示し、
同図（ａ）は順バイアスした時の図、同図（ｂ）は逆バ
イアスした時の図
Claims (3)
- 【請求項１】高濃度第一導電形半導体層上に、低濃度第
一導電形半導体層が形成され、低濃度第一導電形半導体
層の表面層に低濃度第二導電形半導体層が形成され、低
濃度第二導電形半導体層の表面から低濃度第一導電形半
導体層に達する複数個のトレンチ溝が選択的に形成さ
れ、トレンチ溝の表面層に高濃度第二導電形半導体領域
が形成されることを特徴とする半導体装置。 - 【請求項２】トレンチ溝の平面上の形状がストライプ
状、またはセル状であることを特徴とする請求項１記載
の半導体装置。 - 【請求項３】高濃度第一導電形半導体層上に、低濃度第
一導電形半導体層を形成し、低濃度第一導電形半導体層
の表面層に低濃度第二導電形半導体層が形成され、低濃
度第二導電形半導体層の近傍の低濃度第一導電形半導体
層内に、複数個、埋め込まれた高濃度第二導電形半導体
領域が選択的に形成されることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23367195A JP3456065B2 (ja) | 1995-09-12 | 1995-09-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23367195A JP3456065B2 (ja) | 1995-09-12 | 1995-09-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982986A true JPH0982986A (ja) | 1997-03-28 |
| JP3456065B2 JP3456065B2 (ja) | 2003-10-14 |
Family
ID=16958714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23367195A Expired - Fee Related JP3456065B2 (ja) | 1995-09-12 | 1995-09-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3456065B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005012150A (ja) * | 2003-06-20 | 2005-01-13 | Semiconductor Res Found | 静電誘導ダイオード |
| JP2006339527A (ja) * | 2005-06-03 | 2006-12-14 | Denso Corp | 半導体装置およびその製造方法 |
| US7276771B2 (en) | 1997-06-02 | 2007-10-02 | Fuji Electric Co., Ltd. | Diode and method for manufacturing the same |
| CN103618006A (zh) * | 2013-10-30 | 2014-03-05 | 国家电网公司 | 一种快恢复二极管及其制造方法 |
| US9059236B2 (en) | 2012-11-06 | 2015-06-16 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1995
- 1995-09-12 JP JP23367195A patent/JP3456065B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7276771B2 (en) | 1997-06-02 | 2007-10-02 | Fuji Electric Co., Ltd. | Diode and method for manufacturing the same |
| DE19824514B4 (de) * | 1997-06-02 | 2010-02-11 | Fuji Electric Co., Ltd., Kawasaki | Diode |
| JP2005012150A (ja) * | 2003-06-20 | 2005-01-13 | Semiconductor Res Found | 静電誘導ダイオード |
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| US9059236B2 (en) | 2012-11-06 | 2015-06-16 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US9337189B2 (en) | 2012-11-06 | 2016-05-10 | Kabushiki Kaisha Toshiba | Semiconductor device |
| CN103618006A (zh) * | 2013-10-30 | 2014-03-05 | 国家电网公司 | 一种快恢复二极管及其制造方法 |
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| Publication number | Publication date |
|---|---|
| JP3456065B2 (ja) | 2003-10-14 |
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