JPH098310A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH098310A JPH098310A JP15058395A JP15058395A JPH098310A JP H098310 A JPH098310 A JP H098310A JP 15058395 A JP15058395 A JP 15058395A JP 15058395 A JP15058395 A JP 15058395A JP H098310 A JPH098310 A JP H098310A
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- threshold voltage
- doping
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Abstract
(57)【要約】
【目的】 ＭＩＳトランジスタの製造方法に係り、特
に、閾値電圧が高くなることなくパンチスルーを防止で
き、熱工程による閾値電圧の変動が小さい半導体装置の
製造方法を提供する。 【構成】 半導体層に、第１の導電型を有する第１の不
純物をドープする第１の不純物ドーピング工程と、第１
の不純物がドープされた半導体層を熱処理し、半導体層
中の第１の不純物の濃度をほぼ均一にする熱処理工程
と、熱処理した半導体層に、第２の導電型を有する第２
の不純物をドープする第２の不純物ドーピング工程と、
第１の不純物及び第２の不純物がドープされた半導体層
をチャネル領域とするＭＩＳトランジスタを形成するト
ランジスタ形成工程とを有する。
に、閾値電圧が高くなることなくパンチスルーを防止で
き、熱工程による閾値電圧の変動が小さい半導体装置の
製造方法を提供する。 【構成】 半導体層に、第１の導電型を有する第１の不
純物をドープする第１の不純物ドーピング工程と、第１
の不純物がドープされた半導体層を熱処理し、半導体層
中の第１の不純物の濃度をほぼ均一にする熱処理工程
と、熱処理した半導体層に、第２の導電型を有する第２
の不純物をドープする第２の不純物ドーピング工程と、
第１の不純物及び第２の不純物がドープされた半導体層
をチャネル領域とするＭＩＳトランジスタを形成するト
ランジスタ形成工程とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＩＳトランジスタの
製造方法、特に、短チャネル効果を抑制し、熱プロセス
による閾値電圧の変動を小さくできる半導体装置の製造
方法に関する。
製造方法、特に、短チャネル効果を抑制し、熱プロセス
による閾値電圧の変動を小さくできる半導体装置の製造
方法に関する。
【０００２】
【従来の技術】ＬＳＩの高集積化に伴い、素子の微細化
による短チャネル効果が問題となっている。短チャネル
効果を抑制するためには、チャネル領域の不純物濃度を
増加してソース−ドレイン拡散層間のパンチスルーを防
止することが望ましい。しかしながら、チャネル領域の
不純物濃度を単に増加しただけでは閾値電圧までもが増
大してしまうため、高い電流駆動能力を得ることができ
ない。
による短チャネル効果が問題となっている。短チャネル
効果を抑制するためには、チャネル領域の不純物濃度を
増加してソース−ドレイン拡散層間のパンチスルーを防
止することが望ましい。しかしながら、チャネル領域の
不純物濃度を単に増加しただけでは閾値電圧までもが増
大してしまうため、高い電流駆動能力を得ることができ
ない。
【０００３】そこで、チャネル領域の基板内部ではパン
チスルーを防止するために不純物濃度を高くし、一方、
基板表面では閾値電圧の増加を抑えるために不純物濃度
を低くすることが一般に行われている。例えば、半導体
基板の導電型と逆導電型のドーパントを基板表面側に導
入する、いわゆるカウンタードーピング法によりこのよ
うな不純物プロファイルが形成されている。カウンター
ドーピング法は、パンチスルーを防止するために基板の
不純物濃度を増加した際に、半導体基板の導電型と逆導
電型のドーパントを基板表面側に導入してキャリアを補
償することにより、基板表面側のキャリア濃度を低減
し、閾値電圧の増加を抑える方法である。
チスルーを防止するために不純物濃度を高くし、一方、
基板表面では閾値電圧の増加を抑えるために不純物濃度
を低くすることが一般に行われている。例えば、半導体
基板の導電型と逆導電型のドーパントを基板表面側に導
入する、いわゆるカウンタードーピング法によりこのよ
うな不純物プロファイルが形成されている。カウンター
ドーピング法は、パンチスルーを防止するために基板の
不純物濃度を増加した際に、半導体基板の導電型と逆導
電型のドーパントを基板表面側に導入してキャリアを補
償することにより、基板表面側のキャリア濃度を低減
し、閾値電圧の増加を抑える方法である。
【０００４】このようにして短チャネル効果を抑制しつ
つ、所望の閾値電圧を有する半導体装置が構成されてい
た。
つ、所望の閾値電圧を有する半導体装置が構成されてい
た。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
一般的な半導体装置では、パンチスルーを防止するため
に導入する不純物は、基板内部にピークをもって不均一
に分布しているため、その分布は、後工程の熱処理によ
って大幅に変化する。これにより、不純物の熱拡散が表
面付近の不純物濃度にまで影響し、閾値電圧が変動する
といった問題があった。
一般的な半導体装置では、パンチスルーを防止するため
に導入する不純物は、基板内部にピークをもって不均一
に分布しているため、その分布は、後工程の熱処理によ
って大幅に変化する。これにより、不純物の熱拡散が表
面付近の不純物濃度にまで影響し、閾値電圧が変動する
といった問題があった。
【０００６】また、後工程の熱プロセスが変化すれば閾
値電圧が変化するので、熱処理条件のばらつき等により
所望の閾値電圧が得られないといった問題があった。ま
た、熱プロセスが異なるごとに不純物導入量等を最適化
する必要があるといった問題があった。本発明の目的
は、閾値電圧を高くすることなくパンチスルーを防止で
き、熱工程による閾値電圧の変動が小さい半導体装置の
製造方法を提供することにある。
値電圧が変化するので、熱処理条件のばらつき等により
所望の閾値電圧が得られないといった問題があった。ま
た、熱プロセスが異なるごとに不純物導入量等を最適化
する必要があるといった問題があった。本発明の目的
は、閾値電圧を高くすることなくパンチスルーを防止で
き、熱工程による閾値電圧の変動が小さい半導体装置の
製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的は、半導体層
に、第１の導電型を有する第１の不純物をドープする第
１の不純物ドーピング工程と、前記第１の不純物がドー
プされた前記半導体層を熱処理し、前記半導体層中の前
記第１の不純物の濃度をほぼ均一にする熱処理工程と、
熱処理した前記半導体層に、第２の導電型を有する第２
の不純物をドープする第２の不純物ドーピング工程と、
前記第１の不純物及び前記第２の不純物がドープされた
前記半導体層をチャネル領域とするＭＩＳトランジスタ
を形成するトランジスタ形成工程とを有することを特徴
とする半導体装置の製造方法によって達成される。
に、第１の導電型を有する第１の不純物をドープする第
１の不純物ドーピング工程と、前記第１の不純物がドー
プされた前記半導体層を熱処理し、前記半導体層中の前
記第１の不純物の濃度をほぼ均一にする熱処理工程と、
熱処理した前記半導体層に、第２の導電型を有する第２
の不純物をドープする第２の不純物ドーピング工程と、
前記第１の不純物及び前記第２の不純物がドープされた
前記半導体層をチャネル領域とするＭＩＳトランジスタ
を形成するトランジスタ形成工程とを有することを特徴
とする半導体装置の製造方法によって達成される。
【０００８】また、上記の半導体装置の製造方法におい
て、前記第１の不純物ドーピング工程では、前記第１の
不純物のドープ量を増加することにより前記ＭＩＳトラ
ンジスタの短チャネル効果を低減し、前記第２の不純物
ドーピング工程では、前記第２の不純物のドープ量を増
加することにより前記ＭＩＳトランジスタの閾値電圧を
所望の値まで低下することが望ましい。
て、前記第１の不純物ドーピング工程では、前記第１の
不純物のドープ量を増加することにより前記ＭＩＳトラ
ンジスタの短チャネル効果を低減し、前記第２の不純物
ドーピング工程では、前記第２の不純物のドープ量を増
加することにより前記ＭＩＳトランジスタの閾値電圧を
所望の値まで低下することが望ましい。
【０００９】また、上記の半導体装置の製造方法におい
て、前記半導体層は、ＳＯＩ基板におけるＳＯＩ層であ
ることが望ましい。また、上記の半導体装置の製造方法
において、前記熱処理工程では、前記第１の不純物の拡
散定数をＤ、熱処理時間をｔ、ＳＯＩ層の膜厚をｔSiと
したときに、２√（Ｄｔ）がｔSiよりも大きくなる温度
と時間により熱処理することが望ましい。
て、前記半導体層は、ＳＯＩ基板におけるＳＯＩ層であ
ることが望ましい。また、上記の半導体装置の製造方法
において、前記熱処理工程では、前記第１の不純物の拡
散定数をＤ、熱処理時間をｔ、ＳＯＩ層の膜厚をｔSiと
したときに、２√（Ｄｔ）がｔSiよりも大きくなる温度
と時間により熱処理することが望ましい。
【００１０】
【作用】本発明によれば、半導体層に、第１の導電型を
有する第１の不純物をドープする第１の不純物ドーピン
グ工程と、第１の不純物がドープされた半導体層を熱処
理し、半導体層中の第１の不純物の濃度をほぼ均一にす
る熱処理工程と、熱処理した半導体層に、第２の導電型
を有する第２の不純物をドープする第２の不純物ドーピ
ング工程と、第１の不純物及び第２の不純物がドープさ
れた半導体層に、ＭＩＳトランジスタを形成するトラン
ジスタ形成工程とにより半導体装置を製造すれば、後工
程の熱処理による閾値電圧の変動を小さくすることがで
きる。
有する第１の不純物をドープする第１の不純物ドーピン
グ工程と、第１の不純物がドープされた半導体層を熱処
理し、半導体層中の第１の不純物の濃度をほぼ均一にす
る熱処理工程と、熱処理した半導体層に、第２の導電型
を有する第２の不純物をドープする第２の不純物ドーピ
ング工程と、第１の不純物及び第２の不純物がドープさ
れた半導体層に、ＭＩＳトランジスタを形成するトラン
ジスタ形成工程とにより半導体装置を製造すれば、後工
程の熱処理による閾値電圧の変動を小さくすることがで
きる。
【００１１】また、第１の不純物ドーピング工程におい
て、第１の不純物のドープ量を増加することによりＭＩ
Ｓトランジスタの短チャネル効果を低減し、第２の不純
物ドーピング工程において、第２の不純物のドープ量を
増加することによりＭＩＳトランジスタの閾値電圧を所
望の値まで低下すれば、閾値電圧を高くすることなく短
チャネル効果を防止できる。
て、第１の不純物のドープ量を増加することによりＭＩ
Ｓトランジスタの短チャネル効果を低減し、第２の不純
物ドーピング工程において、第２の不純物のドープ量を
増加することによりＭＩＳトランジスタの閾値電圧を所
望の値まで低下すれば、閾値電圧を高くすることなく短
チャネル効果を防止できる。
【００１２】また、上記の半導体装置の製造方法におい
て、ＳＯＩ基板のＳＯＩ層に第１の不純物をドープすれ
ば、熱処理工程において第１の不純物を容易に均一にす
ることができる。また、熱処理工程において、第１の不
純物の拡散定数をＤ、熱処理時間をｔ、ＳＯＩ層の膜厚
をｔSiとしたときに、２√（Ｄｔ）がｔSiよりも大きく
なる温度と時間により熱処理すれば、ＳＯＩ層中の第１
の不純物の分布をほぼ均一にすることができる。
て、ＳＯＩ基板のＳＯＩ層に第１の不純物をドープすれ
ば、熱処理工程において第１の不純物を容易に均一にす
ることができる。また、熱処理工程において、第１の不
純物の拡散定数をＤ、熱処理時間をｔ、ＳＯＩ層の膜厚
をｔSiとしたときに、２√（Ｄｔ）がｔSiよりも大きく
なる温度と時間により熱処理すれば、ＳＯＩ層中の第１
の不純物の分布をほぼ均一にすることができる。
【００１３】
【実施例】始めに、本発明による半導体装置の製造方法
の原理を図１乃至図６を用いて説明する。図１は数値解
析に用いた半導体装置の構造を示す図、図２は従来の半
導体装置における閾値電圧のゲート長依存性を数値解析
により求めた結果を示すグラフ、図３はチャネル領域の
不純物分布を示すグラフ、図４は閾値電圧とカウンター
ドープ層の深さとの関係を示すグラフ、図５は閾値電圧
とカウンタードープ層の中心部までの距離との関係を示
すグラフ、図６は閾値電圧とカウンタードープ層の幅と
の関係を示すグラフである。
の原理を図１乃至図６を用いて説明する。図１は数値解
析に用いた半導体装置の構造を示す図、図２は従来の半
導体装置における閾値電圧のゲート長依存性を数値解析
により求めた結果を示すグラフ、図３はチャネル領域の
不純物分布を示すグラフ、図４は閾値電圧とカウンター
ドープ層の深さとの関係を示すグラフ、図５は閾値電圧
とカウンタードープ層の中心部までの距離との関係を示
すグラフ、図６は閾値電圧とカウンタードープ層の幅と
の関係を示すグラフである。
【００１４】図１に示す半導体装置はＳＯＩ基板上に形
成されたＮ型のＭＯＳＦＥＴである。シリコン基板１０
上には、膜厚が４００ｎｍの埋め込み酸化膜１２が形成
されている。埋め込み酸化膜１２上には、膜厚が１００
ｎｍのＳＯＩ層１４が形成されている。ＳＯＩ層１４に
は、ソース拡散層１６及びドレイン拡散層１８が独立し
て形成されている。ＳＯＩ層１４上には、膜厚が４ｎｍ
のゲート絶縁膜２０が形成されている。ゲート絶縁膜２
０上には、多結晶シリコンからなるゲート電極２２が形
成されている。なお、ソース拡散層１６、ドレイン拡散
層１８及びゲート電極２２のドナー濃度ＮDは１０20ｃ
ｍ-3とする。
成されたＮ型のＭＯＳＦＥＴである。シリコン基板１０
上には、膜厚が４００ｎｍの埋め込み酸化膜１２が形成
されている。埋め込み酸化膜１２上には、膜厚が１００
ｎｍのＳＯＩ層１４が形成されている。ＳＯＩ層１４に
は、ソース拡散層１６及びドレイン拡散層１８が独立し
て形成されている。ＳＯＩ層１４上には、膜厚が４ｎｍ
のゲート絶縁膜２０が形成されている。ゲート絶縁膜２
０上には、多結晶シリコンからなるゲート電極２２が形
成されている。なお、ソース拡散層１６、ドレイン拡散
層１８及びゲート電極２２のドナー濃度ＮDは１０20ｃ
ｍ-3とする。
【００１５】図１の半導体装置において、チャネル領域
２４のアクセプタ濃度ＮAを変化したときの閾値電圧Ｖ
thのゲート長Ｌg依存性を図２に示す。図中実線はドレ
イン電圧を０．０５Ｖ、点線はドレイン電圧を１Ｖとし
た場合における依存性を示している。なお、本実施例に
おいて閾値電圧Ｖthは、ドレイン電流ＩDとゲート幅Ｗg
との積が１μＡ・μｍとなるときのゲート電圧Ｖgとし
て定義した。
２４のアクセプタ濃度ＮAを変化したときの閾値電圧Ｖ
thのゲート長Ｌg依存性を図２に示す。図中実線はドレ
イン電圧を０．０５Ｖ、点線はドレイン電圧を１Ｖとし
た場合における依存性を示している。なお、本実施例に
おいて閾値電圧Ｖthは、ドレイン電流ＩDとゲート幅Ｗg
との積が１μＡ・μｍとなるときのゲート電圧Ｖgとし
て定義した。
【００１６】図示するように、チャネル領域２４のアク
セプタ濃度ＮAが１×１０17ｃｍ-3の場合には、チャネ
ル長Ｌgの短チャネル化に伴う閾値電圧Ｖthの低下が顕
著であるが、アクセプタ濃度ＮAを増加するとともに閾
値電圧Ｖthの低下が抑えられる。アクセプタ濃度ＮAが
２×１０18ｃｍ-3の場合には、ゲート長Ｌgを０．０７
５μｍまで短くしても、ドレイン電圧Ｖdが１Ｖのとき
の閾値電圧Ｖthの低下を０．３Ｖ以下に抑えることがで
きる。ゲート長Ｌgが０．１μｍの場合には、閾値電圧
の低下を０．１Ｖ以下にまで抑えることができる。
セプタ濃度ＮAが１×１０17ｃｍ-3の場合には、チャネ
ル長Ｌgの短チャネル化に伴う閾値電圧Ｖthの低下が顕
著であるが、アクセプタ濃度ＮAを増加するとともに閾
値電圧Ｖthの低下が抑えられる。アクセプタ濃度ＮAが
２×１０18ｃｍ-3の場合には、ゲート長Ｌgを０．０７
５μｍまで短くしても、ドレイン電圧Ｖdが１Ｖのとき
の閾値電圧Ｖthの低下を０．３Ｖ以下に抑えることがで
きる。ゲート長Ｌgが０．１μｍの場合には、閾値電圧
の低下を０．１Ｖ以下にまで抑えることができる。
【００１７】なお、アクセプタ濃度ＮAを更に増加すれ
ば、閾値電圧Ｖthの低下を更に抑制することができる。
しかし、チャネル領域２４の濃度が高すぎると、ドレイ
ン拡散層１８とチャネル領域２４とにより形成されるｐ
ｎ接合においてトンネル電流が流れたり、逆方向耐圧が
低下するといった問題が生ずるため、デバイス設計に当
たってはこの点を考慮する必要がある。
ば、閾値電圧Ｖthの低下を更に抑制することができる。
しかし、チャネル領域２４の濃度が高すぎると、ドレイ
ン拡散層１８とチャネル領域２４とにより形成されるｐ
ｎ接合においてトンネル電流が流れたり、逆方向耐圧が
低下するといった問題が生ずるため、デバイス設計に当
たってはこの点を考慮する必要がある。
【００１８】一方、チャネル領域２４のアクセプタ濃度
ＮAの増加とともに閾値電圧Ｖthは増加する。チャネル
領域２４のアクセプタ濃度ＮAが２×１０18ｃｍ-3の場
合には、閾値電圧Ｖthは約０．９Ｖであり、ディープサ
ブミクロンデバイスにおける閾値電圧としてはより低い
ことが好ましい。そこで、チャネル領域２４にカウンタ
ードーピングを行い、閾値電圧Ｖthの調整を行う。
ＮAの増加とともに閾値電圧Ｖthは増加する。チャネル
領域２４のアクセプタ濃度ＮAが２×１０18ｃｍ-3の場
合には、閾値電圧Ｖthは約０．９Ｖであり、ディープサ
ブミクロンデバイスにおける閾値電圧としてはより低い
ことが好ましい。そこで、チャネル領域２４にカウンタ
ードーピングを行い、閾値電圧Ｖthの調整を行う。
【００１９】図３（ａ）に示すように、チャネル領域２
４のアクセプタ濃度ＮAを２×１０1 8ｃｍ-3一定とし
て、表面から深さｄcまでに均一な濃度のカウンタード
ープ層を、単位面積当たりのドナー総量ΦDを７．５×
１０12ｃｍ-2として形成した場合の、閾値電圧Ｖthと深
さｄcとの関係を図４に示す。図示するように、深さｄc
が浅いほどに閾値電圧Ｖthは低下する。
４のアクセプタ濃度ＮAを２×１０1 8ｃｍ-3一定とし
て、表面から深さｄcまでに均一な濃度のカウンタード
ープ層を、単位面積当たりのドナー総量ΦDを７．５×
１０12ｃｍ-2として形成した場合の、閾値電圧Ｖthと深
さｄcとの関係を図４に示す。図示するように、深さｄc
が浅いほどに閾値電圧Ｖthは低下する。
【００２０】図３（ｂ）に示すように、カウンタードー
プ層の幅ｄwを一定として基板表面からカウンタードー
プ層の中心までの距離Ｒpを変化した場合には、図５に
示すように、距離Ｒpが増加するに従って閾値電圧Ｖth
も増加する。ところが、距離Ｒpを一定としてカウンタ
ードープ層の幅ｄwを変化した場合には、図６に示すよ
うに、閾値電圧Ｖthはカウンタードープ層の幅ｄwには
ほとんど依存せず、カウンタードープ層のドナー総量Φ
Dにのみ依存する。
プ層の幅ｄwを一定として基板表面からカウンタードー
プ層の中心までの距離Ｒpを変化した場合には、図５に
示すように、距離Ｒpが増加するに従って閾値電圧Ｖth
も増加する。ところが、距離Ｒpを一定としてカウンタ
ードープ層の幅ｄwを変化した場合には、図６に示すよ
うに、閾値電圧Ｖthはカウンタードープ層の幅ｄwには
ほとんど依存せず、カウンタードープ層のドナー総量Φ
Dにのみ依存する。
【００２１】カウンタードープ層の濃度分布を図３
（ｂ）に示すような矩形近似ではなく、図３（ｃ）に示
すようなガウス分布で近似した場合にも、図中○で示す
ように、カウンタードープ層の幅２ΔＲp（ΔＲpはガウ
ス分布の標準偏差）には依存しない。このように、チャ
ネル領域２４のアクセプタ濃度ＮAを一定とした場合
に、チャネル領域にカウンタードーピングをすると、閾
値電圧Ｖthの絶対値は距離Ｒpとドナー総量ΦDとによっ
てのみ決定され、不純物分布の広がり（カウンタードー
プ層の幅ｄw、又はガウス分布の標準偏差ΔＲp）が変化
しても閾値電圧Ｖthは変動しないことが判る。
（ｂ）に示すような矩形近似ではなく、図３（ｃ）に示
すようなガウス分布で近似した場合にも、図中○で示す
ように、カウンタードープ層の幅２ΔＲp（ΔＲpはガウ
ス分布の標準偏差）には依存しない。このように、チャ
ネル領域２４のアクセプタ濃度ＮAを一定とした場合
に、チャネル領域にカウンタードーピングをすると、閾
値電圧Ｖthの絶対値は距離Ｒpとドナー総量ΦDとによっ
てのみ決定され、不純物分布の広がり（カウンタードー
プ層の幅ｄw、又はガウス分布の標準偏差ΔＲp）が変化
しても閾値電圧Ｖthは変動しないことが判る。
【００２２】次に、上記の現象を解析モデルを用いて検
証する。図７は本実施例に用いた解析モデルの概略を示
す図、図８はカウンタードープ層のドナー総量とカウン
タードープ層の中心部までの距離との関係を示すグラ
フ、図９は本実施例による半導体装置における閾値電圧
のゲート長依存性を数値解析により求めた結果を示すグ
ラフである。
証する。図７は本実施例に用いた解析モデルの概略を示
す図、図８はカウンタードープ層のドナー総量とカウン
タードープ層の中心部までの距離との関係を示すグラ
フ、図９は本実施例による半導体装置における閾値電圧
のゲート長依存性を数値解析により求めた結果を示すグ
ラフである。
【００２３】バックグラウンドのアクセプタ濃度がＮB
の基板を用い、基板表面から深さｄnの領域に、ドナー
濃度がＮD（ｘ1）であるカウンタードープ層を形成する
（図７）。カウンタードープ層が形成されている領域を
Ｉ、それより深い領域をIIとし、それぞれの領域ごとに
一次元のポアソン方程式を解くことにより、閾値電圧Ｖ
thは次のように示すことができる。
の基板を用い、基板表面から深さｄnの領域に、ドナー
濃度がＮD（ｘ1）であるカウンタードープ層を形成する
（図７）。カウンタードープ層が形成されている領域を
Ｉ、それより深い領域をIIとし、それぞれの領域ごとに
一次元のポアソン方程式を解くことにより、閾値電圧Ｖ
thは次のように示すことができる。
【００２４】
【数１】
【００２５】ここで、Ｗ0はカウンタードープ層を形成
していない状態で閾値電圧Ｖth相当の電圧をゲート電極
に印加した際に形成される空乏層幅であり、 Ｗ0＝√（２φfεSi／ｑＮB）として表される。
していない状態で閾値電圧Ｖth相当の電圧をゲート電極
に印加した際に形成される空乏層幅であり、 Ｗ0＝√（２φfεSi／ｑＮB）として表される。
【００２６】式（１）に示すように、閾値電圧Ｖthは、
距離Ｒpとドナー総量ΦDとによってのみ決定されてお
り、図６に示した結果とよく一致している。このことか
ら、上述の解析モデルによる結果が正しいことが判る。
式（１）を、ＱDについて解くと、
距離Ｒpとドナー総量ΦDとによってのみ決定されてお
り、図６に示した結果とよく一致している。このことか
ら、上述の解析モデルによる結果が正しいことが判る。
式（１）を、ＱDについて解くと、
【００２７】
【数２】
【００２８】となる。式（２）をもとにして求めた、距
離Ｒpとドナー総量ΦDとの関係を図８に示す。図示する
ように、閾値電圧Ｖthが与えられれば、一定の関係のも
とで距離Ｒpとドナー総量ΦDとを決定することができ
る。閾値電圧Ｖthを０．４Ｖとするためには、例えば、
距離Ｒpを１５ｎｍとしてドナー総量ΦDを４．５×１０
12ｃｍ -2としてもよいし、例えば、距離Ｒpを２５ｎｍ
としてドナー総量ΦDを７×１０ 12ｃｍ-2としてもよ
い。
離Ｒpとドナー総量ΦDとの関係を図８に示す。図示する
ように、閾値電圧Ｖthが与えられれば、一定の関係のも
とで距離Ｒpとドナー総量ΦDとを決定することができ
る。閾値電圧Ｖthを０．４Ｖとするためには、例えば、
距離Ｒpを１５ｎｍとしてドナー総量ΦDを４．５×１０
12ｃｍ -2としてもよいし、例えば、距離Ｒpを２５ｎｍ
としてドナー総量ΦDを７×１０ 12ｃｍ-2としてもよ
い。
【００２９】図９に示すように、上記いずれの条件でも
長チャネル側の閾値電圧Ｖthはほぼ０．４Ｖにすること
ができるが、カウンタードーピングによる短チャネル効
果への影響が異なっている。距離Ｒpを２５ｎｍとして
ドナー総量ΦDを７×１０12ｃｍ-2とした実施例１と、
バックグラウンドのアクセプタ濃度ＮBを５×１０17ｃ
ｍ-3としてカウンタードーピングを行わない比較例１と
比較すると、実施例１の方がわずかに閾値電圧Ｖthの低
下を抑えられるが、短チャネル効果を十分に抑制するこ
とは困難である。
長チャネル側の閾値電圧Ｖthはほぼ０．４Ｖにすること
ができるが、カウンタードーピングによる短チャネル効
果への影響が異なっている。距離Ｒpを２５ｎｍとして
ドナー総量ΦDを７×１０12ｃｍ-2とした実施例１と、
バックグラウンドのアクセプタ濃度ＮBを５×１０17ｃ
ｍ-3としてカウンタードーピングを行わない比較例１と
比較すると、実施例１の方がわずかに閾値電圧Ｖthの低
下を抑えられるが、短チャネル効果を十分に抑制するこ
とは困難である。
【００３０】一方、距離Ｒpを１５ｎｍとしてドナー総
量ΦDを４．５×１０12ｃｍ-2とした実施例２では、バ
ックグラウンドのアクセプタ濃度ＮBを２×１０18ｃｍ
-3としてカウンタードーピングを行わない比較例２とほ
ぼ等しい程度まで短チャネル効果を抑制することができ
る。このように、短チャネル効果を抑えるためには、距
離Ｒpをできるだけ小さくすることが望ましい。
量ΦDを４．５×１０12ｃｍ-2とした実施例２では、バ
ックグラウンドのアクセプタ濃度ＮBを２×１０18ｃｍ
-3としてカウンタードーピングを行わない比較例２とほ
ぼ等しい程度まで短チャネル効果を抑制することができ
る。このように、短チャネル効果を抑えるためには、距
離Ｒpをできるだけ小さくすることが望ましい。
【００３１】このように、チャネル領域２４のアクセプ
タ濃度ＮBを一定とした場合に、チャネル領域にカウン
タードーピングをすると、閾値電圧Ｖthの絶対値は距離
Ｒpとドナー総量ΦDとによってのみ決定され、不純物分
布の広がりが変化しても閾値電圧Ｖthは変動しないこと
が検証された。このような現象は、半導体プロセス上き
わめて重要な意味をもつ。即ち、カウンタードープ層を
イオン注入により行えば、距離Ｒpは、注入イオンの投
影飛程として注入エネルギーにより制御することがで
き、不純物分布の広がりである標準偏差ΔＲpがその後
の熱処理によって変化した場合にも、閾値電圧Ｖthの変
動を抑えることが可能となるからである。
タ濃度ＮBを一定とした場合に、チャネル領域にカウン
タードーピングをすると、閾値電圧Ｖthの絶対値は距離
Ｒpとドナー総量ΦDとによってのみ決定され、不純物分
布の広がりが変化しても閾値電圧Ｖthは変動しないこと
が検証された。このような現象は、半導体プロセス上き
わめて重要な意味をもつ。即ち、カウンタードープ層を
イオン注入により行えば、距離Ｒpは、注入イオンの投
影飛程として注入エネルギーにより制御することがで
き、不純物分布の広がりである標準偏差ΔＲpがその後
の熱処理によって変化した場合にも、閾値電圧Ｖthの変
動を抑えることが可能となるからである。
【００３２】従って、チャネル領域２４のアクセプタ濃
度ＮAを高濃度且つ一定にすることができれば、熱工程
の影響による閾値電圧の変動が小さく、パンチスルーを
防止できる半導体装置を製造することが可能となる。次
に、発明の一実施例による半導体装置の製造方法を図１
０及び図１１を用いて説明する。
度ＮAを高濃度且つ一定にすることができれば、熱工程
の影響による閾値電圧の変動が小さく、パンチスルーを
防止できる半導体装置を製造することが可能となる。次
に、発明の一実施例による半導体装置の製造方法を図１
０及び図１１を用いて説明する。
【００３３】図１０は本実施例による半導体装置の製造
方法を示す工程断面図、図１１は本実施例による半導体
装置における不純物分布を示すグラフである。埋め込み
酸化膜１２上に膜厚約１００ｎｍのＳＯＩ層１４が形成
されたＳＯＩ基板のＳＯＩ層１４に、素子分離膜２６を
形成する（図１０（ａ））。次いで、Ｎ型のＭＯＳトラ
ンジスタを形成する領域に、例えば、総量２×１０ 13ｃ
ｍ-3のボロン（Ｂ）イオンを加速エネルギー２０ｋｅＶ
で注入する（図１０（ｂ））。注入したＢは、ＳＯＩ層
１４中において、図１１（ａ）に示すようにガウス分布
状に分布する。
方法を示す工程断面図、図１１は本実施例による半導体
装置における不純物分布を示すグラフである。埋め込み
酸化膜１２上に膜厚約１００ｎｍのＳＯＩ層１４が形成
されたＳＯＩ基板のＳＯＩ層１４に、素子分離膜２６を
形成する（図１０（ａ））。次いで、Ｎ型のＭＯＳトラ
ンジスタを形成する領域に、例えば、総量２×１０ 13ｃ
ｍ-3のボロン（Ｂ）イオンを加速エネルギー２０ｋｅＶ
で注入する（図１０（ｂ））。注入したＢは、ＳＯＩ層
１４中において、図１１（ａ）に示すようにガウス分布
状に分布する。
【００３４】続いて、熱処理により注入したＢを拡散
し、ＳＯＩ層１４中のボロン濃度が均一になるようにす
る（図１１（ｂ））。このときの熱処理条件は、Ｂの拡
散係数をＤ、時間をｔとしたときに、２√（Ｄｔ）がＳ
ＯＩ層１４の膜厚ｔSiよりも厚くなるように設定するこ
とが望ましい。このようにして熱処理条件を設定すれ
ば、ＳＯＩ層１４中の不純物濃度がほぼ一定であるとみ
なせるほどに均一になるからである。
し、ＳＯＩ層１４中のボロン濃度が均一になるようにす
る（図１１（ｂ））。このときの熱処理条件は、Ｂの拡
散係数をＤ、時間をｔとしたときに、２√（Ｄｔ）がＳ
ＯＩ層１４の膜厚ｔSiよりも厚くなるように設定するこ
とが望ましい。このようにして熱処理条件を設定すれ
ば、ＳＯＩ層１４中の不純物濃度がほぼ一定であるとみ
なせるほどに均一になるからである。
【００３５】例えば、温度が１０００℃であれば６０分
程度の熱処理を行えばよいし、温度が９００℃であれば
４００分程度の熱処理を行えばよい。拡散定数Ｄは、導
入する不純物により、熱処理温度により異なるので、適
宜熱処理時間を設定することが望ましい。また、不純物
濃度を均一にするためには、拡散定数Ｄが大きい不純
物、例えば、Ｐ型不純物ではＢが、Ｎ型不純物ではＰ
（燐）が望ましい。
程度の熱処理を行えばよいし、温度が９００℃であれば
４００分程度の熱処理を行えばよい。拡散定数Ｄは、導
入する不純物により、熱処理温度により異なるので、適
宜熱処理時間を設定することが望ましい。また、不純物
濃度を均一にするためには、拡散定数Ｄが大きい不純
物、例えば、Ｐ型不純物ではＢが、Ｎ型不純物ではＰ
（燐）が望ましい。
【００３６】この熱処理により、注入したＢがＳＯＩ層
１４中に均一に分布すれば、バックグラウンドのアクセ
プタ濃度ＮBは２×１０18ｃｍ-3となる。このようにし
て、注入量とＳＯＩ層１４膜厚とにより一意的にバック
グラウンドのアクセプタ濃度ＮBを設定することが可能
となる。次いで、イオン注入法によりカウンタードーピ
ングを行う。例えば、総量４×１０12ｃｍ-3のアンチモ
ン（Ｓｂ）イオンを加速エネルギー２６ｋｅＶでイオン
注入する（図１０（ｃ））。イオン注入法によれば、注
入エネルギーを変化することにより、投影飛程、即ち距
離Ｒpを任意に変化することができるので、図８に示す
グラフを用いて注入量を設定することができる。
１４中に均一に分布すれば、バックグラウンドのアクセ
プタ濃度ＮBは２×１０18ｃｍ-3となる。このようにし
て、注入量とＳＯＩ層１４膜厚とにより一意的にバック
グラウンドのアクセプタ濃度ＮBを設定することが可能
となる。次いで、イオン注入法によりカウンタードーピ
ングを行う。例えば、総量４×１０12ｃｍ-3のアンチモ
ン（Ｓｂ）イオンを加速エネルギー２６ｋｅＶでイオン
注入する（図１０（ｃ））。イオン注入法によれば、注
入エネルギーを変化することにより、投影飛程、即ち距
離Ｒpを任意に変化することができるので、図８に示す
グラフを用いて注入量を設定することができる。
【００３７】この後、通常のＭＯＳトランジスタ形成工
程と同様にしてゲート電極２２、ソース拡散層１６、ド
レイン拡散層１８等を形成する（図１０（ｄ））。この
ようにして形成したＭＯＳトランジスタのチャネル領域
の不純物濃度分布は、図１１（ｃ）に示すようになる。
このようにして、均一濃度の基板中にカウンタードーピ
ングを行うことにより、形成したＭＯＳトランジスタの
閾値電圧Ｖthはカウンタードーピングの際に設定する距
離Ｒpと注入量ΦDとにより一意的に決定され、その後の
熱処理によりカウンタードープ層の不純物プロファイル
が変化した場合にも、閾値電圧Ｖthの変動を抑えること
が可能となる。
程と同様にしてゲート電極２２、ソース拡散層１６、ド
レイン拡散層１８等を形成する（図１０（ｄ））。この
ようにして形成したＭＯＳトランジスタのチャネル領域
の不純物濃度分布は、図１１（ｃ）に示すようになる。
このようにして、均一濃度の基板中にカウンタードーピ
ングを行うことにより、形成したＭＯＳトランジスタの
閾値電圧Ｖthはカウンタードーピングの際に設定する距
離Ｒpと注入量ΦDとにより一意的に決定され、その後の
熱処理によりカウンタードープ層の不純物プロファイル
が変化した場合にも、閾値電圧Ｖthの変動を抑えること
が可能となる。
【００３８】また、図９に示すようにカウンタードープ
層の形成条件を最適化することにより、短チャネル効果
を低減しつつ、所望の閾値電圧Ｖthを有するトランジス
タを形成することができる。なお、上記実施例では、Ｓ
ＯＩ基板を用いた場合の半導体装置の製造方法について
示したが、これは次の理由による。即ち、ＳＯＩ基板を
用いた場合には、ＳＯＩ層１４直下は埋め込み酸化膜１
２であるため、埋め込み酸化膜１２方向には不純物はほ
とんど拡散せず、ＳＯＩ層１４の不純物濃度を一定にす
ることが容易だからである。
層の形成条件を最適化することにより、短チャネル効果
を低減しつつ、所望の閾値電圧Ｖthを有するトランジス
タを形成することができる。なお、上記実施例では、Ｓ
ＯＩ基板を用いた場合の半導体装置の製造方法について
示したが、これは次の理由による。即ち、ＳＯＩ基板を
用いた場合には、ＳＯＩ層１４直下は埋め込み酸化膜１
２であるため、埋め込み酸化膜１２方向には不純物はほ
とんど拡散せず、ＳＯＩ層１４の不純物濃度を一定にす
ることが容易だからである。
【００３９】しかしながら、基板の表面側の不純物濃度
を均一にすることができれば、通常のバルク基板を用い
た半導体装置の製造方法においても本発明を適用するこ
とができる。次に、本発明の他の実施例による半導体装
置の製造方法について図１２を用いて説明する。
を均一にすることができれば、通常のバルク基板を用い
た半導体装置の製造方法においても本発明を適用するこ
とができる。次に、本発明の他の実施例による半導体装
置の製造方法について図１２を用いて説明する。
【００４０】図１２は本実施例による半導体装置の製造
方法を説明する断面図である。バルクのシリコン基板１
０上に、素子分離膜２６を形成した後、図１０（ｂ）に
示す実施例と同様にして、パンチスルー防止用の不純物
を導入する。次いで、熱処理により導入した不純物を熱
拡散し、シリコン基板１０の表面側の不純物濃度がほぼ
均一になるようにする。この際、導入した不純物はシリ
コン基板の深くまで拡散できるので、図１０に示す実施
例のように均一な層を形成することは困難である。
方法を説明する断面図である。バルクのシリコン基板１
０上に、素子分離膜２６を形成した後、図１０（ｂ）に
示す実施例と同様にして、パンチスルー防止用の不純物
を導入する。次いで、熱処理により導入した不純物を熱
拡散し、シリコン基板１０の表面側の不純物濃度がほぼ
均一になるようにする。この際、導入した不純物はシリ
コン基板の深くまで拡散できるので、図１０に示す実施
例のように均一な層を形成することは困難である。
【００４１】しかし、後工程の熱処理において基板表面
側の不純物濃度が大きく変化しなければ本発明を適用す
ることができるので、少なくとも基板表面側の不純物濃
度が均一であればよい。なお、十分に深い領域まで深さ
方向の不純物濃度が均一になるように、注入エネルギー
の異なる複数回のイオン注入により不純物拡散層を形成
してもよいし、パンチスルー防止用の不純物を導入せ
ず、ソース−ドレイン間パンチスルーを防止するに十分
な不純物濃度を有する高濃度不純物基板を用いてもよ
い。
側の不純物濃度が大きく変化しなければ本発明を適用す
ることができるので、少なくとも基板表面側の不純物濃
度が均一であればよい。なお、十分に深い領域まで深さ
方向の不純物濃度が均一になるように、注入エネルギー
の異なる複数回のイオン注入により不純物拡散層を形成
してもよいし、パンチスルー防止用の不純物を導入せ
ず、ソース−ドレイン間パンチスルーを防止するに十分
な不純物濃度を有する高濃度不純物基板を用いてもよ
い。
【００４２】このようにしてシリコン基板１０の表面側
に均一濃度の不純物拡散層２８を形成した後、図１０
（ｃ）に示す実施例と同様にしてカウンタードーピング
を行い、トランジスタの閾値電圧を調整する。次いで、
通常のＭＯＳトランジスタ形成工程と同様にしてゲート
電極２２、ソース拡散層１６、ドレイン拡散層１８等を
形成する（図１２）。
に均一濃度の不純物拡散層２８を形成した後、図１０
（ｃ）に示す実施例と同様にしてカウンタードーピング
を行い、トランジスタの閾値電圧を調整する。次いで、
通常のＭＯＳトランジスタ形成工程と同様にしてゲート
電極２２、ソース拡散層１６、ドレイン拡散層１８等を
形成する（図１２）。
【００４３】このようにして半導体装置を製造すれば、
バルクの半導体基板を用いた場合にも本発明を適用する
ことができる。即ち、閾値電圧を高くすることなくパン
チスルーを防止でき、熱工程による閾値電圧の変動が小
さい半導体装置をバルク基板上に形成することができ
る。なお、上記の実施例では、Ｎ型ＭＯＳトランジスタ
に限定して説明したが、ドーパントの導電型を変えるだ
けでＰ型ＭＯＳトランジスタにもそのまま適用すること
ができる。例えば、Ｐイオンをイオン注入した後に熱処
理を行って基板中の不純物濃度を一定にした後、インジ
ウム（Ｉｎ）イオンを用いたカウンタードーピングを行
ってもよい。
バルクの半導体基板を用いた場合にも本発明を適用する
ことができる。即ち、閾値電圧を高くすることなくパン
チスルーを防止でき、熱工程による閾値電圧の変動が小
さい半導体装置をバルク基板上に形成することができ
る。なお、上記の実施例では、Ｎ型ＭＯＳトランジスタ
に限定して説明したが、ドーパントの導電型を変えるだ
けでＰ型ＭＯＳトランジスタにもそのまま適用すること
ができる。例えば、Ｐイオンをイオン注入した後に熱処
理を行って基板中の不純物濃度を一定にした後、インジ
ウム（Ｉｎ）イオンを用いたカウンタードーピングを行
ってもよい。
【００４４】
【発明の効果】以上の通り、本発明によれば、半導体層
に、第１の導電型を有する第１の不純物をドープする第
１の不純物ドーピング工程と、第１の不純物がドープさ
れた半導体層を熱処理し、半導体層中の第１の不純物の
濃度をほぼ均一にする熱処理工程と、熱処理した半導体
層に、第２の導電型を有する第２の不純物をドープする
第２の不純物ドーピング工程と、第１の不純物及び第２
の不純物がドープされた半導体層に、ＭＩＳトランジス
タを形成するトランジスタ形成工程とにより半導体装置
を製造すれば、後工程の熱処理による閾値電圧の変動を
小さくすることができる。
に、第１の導電型を有する第１の不純物をドープする第
１の不純物ドーピング工程と、第１の不純物がドープさ
れた半導体層を熱処理し、半導体層中の第１の不純物の
濃度をほぼ均一にする熱処理工程と、熱処理した半導体
層に、第２の導電型を有する第２の不純物をドープする
第２の不純物ドーピング工程と、第１の不純物及び第２
の不純物がドープされた半導体層に、ＭＩＳトランジス
タを形成するトランジスタ形成工程とにより半導体装置
を製造すれば、後工程の熱処理による閾値電圧の変動を
小さくすることができる。
【００４５】また、第１の不純物ドーピング工程におい
て、第１の不純物のドープ量を増加することによりＭＩ
Ｓトランジスタの短チャネル効果を低減し、第２の不純
物ドーピング工程において、第２の不純物のドープ量を
増加することによりＭＩＳトランジスタの閾値電圧を所
望の値まで低下すれば、閾値電圧を高くすることなく短
チャネル効果を防止できる。
て、第１の不純物のドープ量を増加することによりＭＩ
Ｓトランジスタの短チャネル効果を低減し、第２の不純
物ドーピング工程において、第２の不純物のドープ量を
増加することによりＭＩＳトランジスタの閾値電圧を所
望の値まで低下すれば、閾値電圧を高くすることなく短
チャネル効果を防止できる。
【００４６】また、上記の半導体装置の製造方法におい
て、ＳＯＩ基板のＳＯＩ層に第１の不純物をドープすれ
ば、熱処理工程において第１の不純物を容易に均一にす
ることができる。また、熱処理工程において、第１の不
純物の拡散定数をＤ、熱処理時間をｔ、ＳＯＩ層の膜厚
をｔSiとしたときに、２√（Ｄｔ）がｔSiよりも大きく
なる温度と時間により熱処理すれば、ＳＯＩ層中の第１
の不純物の分布をほぼ均一にすることができる。
て、ＳＯＩ基板のＳＯＩ層に第１の不純物をドープすれ
ば、熱処理工程において第１の不純物を容易に均一にす
ることができる。また、熱処理工程において、第１の不
純物の拡散定数をＤ、熱処理時間をｔ、ＳＯＩ層の膜厚
をｔSiとしたときに、２√（Ｄｔ）がｔSiよりも大きく
なる温度と時間により熱処理すれば、ＳＯＩ層中の第１
の不純物の分布をほぼ均一にすることができる。
【図１】本実施例における数値解析に用いた半導体装置
の構造を示す図である。
の構造を示す図である。
【図２】従来の半導体装置における閾値電圧のゲート長
依存性を数値解析により求めた結果を示すグラフであ
る。
依存性を数値解析により求めた結果を示すグラフであ
る。
【図３】数値解析に用いた半導体装置におけるチャネル
領域の不純物分布を示すグラフである。
領域の不純物分布を示すグラフである。
【図４】閾値電圧とカウンタードープ層の深さとの関係
を示すグラフである。
を示すグラフである。
【図５】閾値電圧とカウンタードープ層の中心部までの
距離との関係を示すグラフである。
距離との関係を示すグラフである。
【図６】閾値電圧とカウンタードープ層の幅との関係を
示すグラフである。
示すグラフである。
【図７】本実施例に用いた解析モデルの概略を示す図で
ある。
ある。
【図８】カウンタードープ層のドナー総量とカウンター
ドープ層の中心部までの距離との関係を示すグラフであ
る。
ドープ層の中心部までの距離との関係を示すグラフであ
る。
【図９】本実施例による半導体装置における閾値電圧の
ゲート長依存性を数値解析により求めた結果を示すグラ
フである。
ゲート長依存性を数値解析により求めた結果を示すグラ
フである。
【図１０】本発明の一実施例による半導体装置の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図１１】本発明の一実施例による半導体装置における
不純物分布を示すグラフである。
不純物分布を示すグラフである。
【図１２】本発明の他の実施例による半導体装置の製造
方法を説明する断面図である。
方法を説明する断面図である。
１０…シリコン基板 １２…埋め込み酸化膜 １４…ＳＯＩ層 １６…ソース拡散層 １８…ドレイン拡散層 ２０…ゲート酸化膜 ２２…ゲート電極 ２４…チャネル領域 ２６…素子分離膜 ２８…不純物拡散層
Claims (4)
- 【請求項１】 半導体層に、第１の導電型を有する第１
の不純物をドープする第１の不純物ドーピング工程と、 前記第１の不純物がドープされた前記半導体層を熱処理
し、前記半導体層中の前記第１の不純物の濃度をほぼ均
一にする熱処理工程と、 熱処理した前記半導体層に、第２の導電型を有する第２
の不純物をドープする第２の不純物ドーピング工程と、 前記第１の不純物及び前記第２の不純物がドープされた
前記半導体層をチャネル領域とするＭＩＳトランジスタ
を形成するトランジスタ形成工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記第１の不純物ドーピング工程では、前記第１の不純
物のドープ量を増加することにより前記ＭＩＳトランジ
スタの短チャネル効果を低減し、 前記第２の不純物ドーピング工程では、前記第２の不純
物のドープ量を増加することにより前記ＭＩＳトランジ
スタの閾値電圧を所望の値まで低下することを特徴とす
る半導体装置の製造方法。 - 【請求項３】 請求項１又は２記載の半導体装置の製造
方法において、 前記半導体層は、ＳＯＩ基板におけるＳＯＩ層であるこ
とを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 前記熱処理工程では、前記第１の不純物の拡散定数を
Ｄ、熱処理時間をｔ、ＳＯＩ層の膜厚をｔSiとしたとき
に、２√（Ｄｔ）がｔSiよりも大きくなる温度と時間に
より熱処理することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15058395A JPH098310A (ja) | 1995-06-16 | 1995-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15058395A JPH098310A (ja) | 1995-06-16 | 1995-06-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098310A true JPH098310A (ja) | 1997-01-10 |
Family
ID=15500065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15058395A Withdrawn JPH098310A (ja) | 1995-06-16 | 1995-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098310A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007088488A (ja) * | 2006-10-18 | 2007-04-05 | Renesas Technology Corp | 電界効果トランジスタ及びその製造方法 |
| JP2008021874A (ja) * | 2006-07-13 | 2008-01-31 | Oki Electric Ind Co Ltd | 半導体素子 |
| JP2017174963A (ja) * | 2016-03-23 | 2017-09-28 | トヨタ自動車株式会社 | Ｓｏｉ基板の製造方法 |
-
1995
- 1995-06-16 JP JP15058395A patent/JPH098310A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008021874A (ja) * | 2006-07-13 | 2008-01-31 | Oki Electric Ind Co Ltd | 半導体素子 |
| JP2007088488A (ja) * | 2006-10-18 | 2007-04-05 | Renesas Technology Corp | 電界効果トランジスタ及びその製造方法 |
| JP2017174963A (ja) * | 2016-03-23 | 2017-09-28 | トヨタ自動車株式会社 | Ｓｏｉ基板の製造方法 |
| US10312133B2 (en) | 2016-03-23 | 2019-06-04 | Toyota Jidosha Kabushiki Kaisha | Method of manufacturing silicon on insulator substrate |
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020903 |