JPH0983266A - 増幅器 - Google Patents
増幅器Info
- Publication number
- JPH0983266A JPH0983266A JP7233854A JP23385495A JPH0983266A JP H0983266 A JPH0983266 A JP H0983266A JP 7233854 A JP7233854 A JP 7233854A JP 23385495 A JP23385495 A JP 23385495A JP H0983266 A JPH0983266 A JP H0983266A
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- amplifier
- vfo1
- folded cascode
- signals
- cascode amplifier
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- 230000007423 decrease Effects 0.000 abstract description 7
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 10
- 238000007796 conventional method Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 フォールデッドカスコードアンプを有する増
幅器において、伝搬遅延時間の増大や波形歪みを防止す
ることが可能な構成を提供することを目的とする。 【解決手段】 フォールデッドカスコードアンプ１の出
力部に、該フォールデッドカスコードアンプ１の出力信
号の上限を制限するリミッタ回路３および下限を制限す
るリミッタ回路４を設けた。
幅器において、伝搬遅延時間の増大や波形歪みを防止す
ることが可能な構成を提供することを目的とする。 【解決手段】 フォールデッドカスコードアンプ１の出
力部に、該フォールデッドカスコードアンプ１の出力信
号の上限を制限するリミッタ回路３および下限を制限す
るリミッタ回路４を設けた。
Description
【０００１】
【発明の技術分野】本願は増幅器に関する。
【０００２】
【従来の技術】図４は、フォールデッドカスコードアン
プ（Folded Cascode Amp）を有する増幅器の従来の技術
を示した電気回路図であり、フォールデッドカスコード
アンプ１の出力に次段の出力回路２が接続された構成と
なっている。図５は、図４に示した増幅器における入力
電流信号Ｉinと出力電圧信号Ｖfoとの関係を示した波形
図である。フォールデッドカスコードアンプ１の入力
（Ａ、Ｂ）または入力（Ｃ、Ｄ）または入力（Ａ、Ｂ、
Ｃ、Ｄ）に入力電流信号Ｉinを供給することにより出力
電圧信号Ｖfoが得られる。
プ（Folded Cascode Amp）を有する増幅器の従来の技術
を示した電気回路図であり、フォールデッドカスコード
アンプ１の出力に次段の出力回路２が接続された構成と
なっている。図５は、図４に示した増幅器における入力
電流信号Ｉinと出力電圧信号Ｖfoとの関係を示した波形
図である。フォールデッドカスコードアンプ１の入力
（Ａ、Ｂ）または入力（Ｃ、Ｄ）または入力（Ａ、Ｂ、
Ｃ、Ｄ）に入力電流信号Ｉinを供給することにより出力
電圧信号Ｖfoが得られる。
【０００３】
【発明が解決しようとする課題】フォールデッドカスコ
ードアンプ１への入力電流信号Ｉinがフォールデッドカ
スコードアンプ１のバイアス電流に比べて大きい場合、
フォールデッドカスコードアンプ１の出力電圧信号Ｖfo
は飽和し、その出力範囲は図５に示すようにＶSS〜ＶDD
となる。したがって、出力電圧信号Ｖfoが出力回路２の
トランジスタのスレッショルド電圧から大きく外れ、伝
搬遅延時間の増大や波形歪みを招く原因となっていた。
ードアンプ１への入力電流信号Ｉinがフォールデッドカ
スコードアンプ１のバイアス電流に比べて大きい場合、
フォールデッドカスコードアンプ１の出力電圧信号Ｖfo
は飽和し、その出力範囲は図５に示すようにＶSS〜ＶDD
となる。したがって、出力電圧信号Ｖfoが出力回路２の
トランジスタのスレッショルド電圧から大きく外れ、伝
搬遅延時間の増大や波形歪みを招く原因となっていた。
【０００４】本願に係わる発明の目的は、フォールデッ
ドカスコードアンプを有する増幅器において、伝搬遅延
時間の増大や波形歪みを防止することが可能な構成を提
供することである。
ドカスコードアンプを有する増幅器において、伝搬遅延
時間の増大や波形歪みを防止することが可能な構成を提
供することである。
【０００５】
【課題を解決するための手段】本願に係わる増幅器は、
フォールデッドカスコードアンプ（Folded Cascode Am
p）の出力部に、該フォールデッドカスコードアンプの
出力信号の上限および下限を制限するリミッタ回路を設
けたことを特徴とする。
フォールデッドカスコードアンプ（Folded Cascode Am
p）の出力部に、該フォールデッドカスコードアンプの
出力信号の上限および下限を制限するリミッタ回路を設
けたことを特徴とする。
【０００６】
【発明の実施の形態】本願に係わる増幅器の第１の実施
の形態について、図１に示した電気回路図を用いて説明
する。
の形態について、図１に示した電気回路図を用いて説明
する。
【０００７】フォールデッドカスコードアンプ１は、定
電流源Ｉ１〜Ｉ６並びにＮチャネルトランジスタＮ１お
よびＮ２で構成されている。定電流源Ｉ１およびＩ２間
には入力Ａから入力電流信号Ｉin1 が、定電流源Ｉ４お
よびＩ５間には入力Ｂから入力電流信号Ｉin2 が、定電
流源Ｉ６およびＮチャネルトランジスタＮ２間には入力
Ｃから入力電流信号Ｉin3 が、定電流源Ｉ３およびＮチ
ャネルトランジスタＮ１間には入力Ｄから入力電流信号
Ｉin4 が、それぞれ入力されている。また、定電流源Ｉ
２およびＩ３間からは出力電圧信号Ｖfo1 が、定電流源
Ｉ５およびＩ６間からは出力電圧信号Ｖfo2 が、それぞ
れ出力されている。フォールデッドカスコードアンプ１
の次段には出力回路２が接続されている。この出力回路
２は、ＮチャネルトランジスタＮ７およびＮ８並びにＰ
チャネルトランジスタＰ４およびＰ５で構成されてお
り、ＮチャネルトランジスタＮ８およびＰチャネルトラ
ンジスタＰ５間が出力Ｅとなっている。上限リミッタ回
路３は、フォールデッドカスコードアンプ１の出力電圧
信号Ｖfo1 およびＶf02 の上昇を制限するものであり、
ＮチャネルトランジスタＮ３およびＮ４で構成されてい
る。下限リミッタ回路４は、フォールデッドカスコード
アンプ１の出力電圧信号Ｖfo1 およびＶf02 の下降を制
限するものであり、ＮチャネルトランジスタＮ５および
Ｎ６並びにＰチャネルトランジスタＰ１、Ｐ２およびＰ
３で構成されている。この下限リミッタ回路４には、定
電流源Ｉ７およびＩ８が接続されている。５はプラス側
電源（電圧値ＶDD）、６マイナス側電源６（電圧値ＶS
S、通常は接地）である。
電流源Ｉ１〜Ｉ６並びにＮチャネルトランジスタＮ１お
よびＮ２で構成されている。定電流源Ｉ１およびＩ２間
には入力Ａから入力電流信号Ｉin1 が、定電流源Ｉ４お
よびＩ５間には入力Ｂから入力電流信号Ｉin2 が、定電
流源Ｉ６およびＮチャネルトランジスタＮ２間には入力
Ｃから入力電流信号Ｉin3 が、定電流源Ｉ３およびＮチ
ャネルトランジスタＮ１間には入力Ｄから入力電流信号
Ｉin4 が、それぞれ入力されている。また、定電流源Ｉ
２およびＩ３間からは出力電圧信号Ｖfo1 が、定電流源
Ｉ５およびＩ６間からは出力電圧信号Ｖfo2 が、それぞ
れ出力されている。フォールデッドカスコードアンプ１
の次段には出力回路２が接続されている。この出力回路
２は、ＮチャネルトランジスタＮ７およびＮ８並びにＰ
チャネルトランジスタＰ４およびＰ５で構成されてお
り、ＮチャネルトランジスタＮ８およびＰチャネルトラ
ンジスタＰ５間が出力Ｅとなっている。上限リミッタ回
路３は、フォールデッドカスコードアンプ１の出力電圧
信号Ｖfo1 およびＶf02 の上昇を制限するものであり、
ＮチャネルトランジスタＮ３およびＮ４で構成されてい
る。下限リミッタ回路４は、フォールデッドカスコード
アンプ１の出力電圧信号Ｖfo1 およびＶf02 の下降を制
限するものであり、ＮチャネルトランジスタＮ５および
Ｎ６並びにＰチャネルトランジスタＰ１、Ｐ２およびＰ
３で構成されている。この下限リミッタ回路４には、定
電流源Ｉ７およびＩ８が接続されている。５はプラス側
電源（電圧値ＶDD）、６マイナス側電源６（電圧値ＶS
S、通常は接地）である。
【０００８】つぎに、図１に示した増幅器の動作を図３
に示した波形図（入力電流信号Ｉinと出力電圧信号Ｖfo
との関係を示した図）を参照して説明する。なお、出力
電圧信号Ｖfoについては、本例における波形（実線）と
ともに従来例（図４に示した例）における波形（点線）
を示してある。
に示した波形図（入力電流信号Ｉinと出力電圧信号Ｖfo
との関係を示した図）を参照して説明する。なお、出力
電圧信号Ｖfoについては、本例における波形（実線）と
ともに従来例（図４に示した例）における波形（点線）
を示してある。
【０００９】フォールデッドカスコードアンプ１の入力
（Ａ、Ｂ）または入力（Ｃ、Ｄ）または入力（Ａ、Ｂ、
Ｃ、Ｄ）への入力電流信号Ｉin1 〜Ｉin4 がフォールデ
ッドカスコードアンプ１のバイアス電流（定電流源Ｉ１
〜Ｉ３およびＩ４〜Ｉ６を流れる電流）に対して大きい
場合、フォールデッドカスコードアンプ１の出力電圧信
号Ｖfo1 およびＶf02 は上昇または下降する。出力電圧
信号Ｖfo1 およびＶf02 が上昇してＮチャネルトランジ
スタＮ３およびＮ４のスレッショルド電圧まで達する
と、ＮチャネルトランジスタＮ３およびＮ４がオン状態
となる。その結果、フォールデッドカスコードアンプ１
に流れる電流が減少し、出力電圧信号Ｖfo1 およびＶf0
2 の上昇にリミットがかけられる。逆に、出力電圧信号
Ｖfo1 およびＶf02 が下降すると、Ｐチャネルトランジ
スタＰ１およびＰ２に流れる電流が増加し、Ｐチャネル
トランジスタＰ３およびＮチャネルトランジスタＮ５に
流れる電流が減少する。ＮチャネルトランジスタＮ５と
フォールデッドカスコードアンプ１のＮチャネルトラン
ジスタＮ１およびＮ２とはカレントミラー接続構成とな
っているため、ＮチャネルトランジスタＮ１およびＮ２
のドレイン電圧が上昇する。その結果、出力電圧信号Ｖ
fo1 およびＶf02 の下降にリミットがかけられる。
（Ａ、Ｂ）または入力（Ｃ、Ｄ）または入力（Ａ、Ｂ、
Ｃ、Ｄ）への入力電流信号Ｉin1 〜Ｉin4 がフォールデ
ッドカスコードアンプ１のバイアス電流（定電流源Ｉ１
〜Ｉ３およびＩ４〜Ｉ６を流れる電流）に対して大きい
場合、フォールデッドカスコードアンプ１の出力電圧信
号Ｖfo1 およびＶf02 は上昇または下降する。出力電圧
信号Ｖfo1 およびＶf02 が上昇してＮチャネルトランジ
スタＮ３およびＮ４のスレッショルド電圧まで達する
と、ＮチャネルトランジスタＮ３およびＮ４がオン状態
となる。その結果、フォールデッドカスコードアンプ１
に流れる電流が減少し、出力電圧信号Ｖfo1 およびＶf0
2 の上昇にリミットがかけられる。逆に、出力電圧信号
Ｖfo1 およびＶf02 が下降すると、Ｐチャネルトランジ
スタＰ１およびＰ２に流れる電流が増加し、Ｐチャネル
トランジスタＰ３およびＮチャネルトランジスタＮ５に
流れる電流が減少する。ＮチャネルトランジスタＮ５と
フォールデッドカスコードアンプ１のＮチャネルトラン
ジスタＮ１およびＮ２とはカレントミラー接続構成とな
っているため、ＮチャネルトランジスタＮ１およびＮ２
のドレイン電圧が上昇する。その結果、出力電圧信号Ｖ
fo1 およびＶf02 の下降にリミットがかけられる。
【００１０】つぎに、本願に係わる増幅器の第２の実施
の形態について、図２に示した電気回路図を用いて説明
する。なお、図１に示した第１の実施の形態における構
成要素に対して実質的に同一の構成要素あるいは対応す
る構成要素には同一の番号および符号を付している。
の形態について、図２に示した電気回路図を用いて説明
する。なお、図１に示した第１の実施の形態における構
成要素に対して実質的に同一の構成要素あるいは対応す
る構成要素には同一の番号および符号を付している。
【００１１】フォールデッドカスコードアンプ１の構成
は、図１に示した第１の実施の形態におけるフォールデ
ッドカスコードアンプ１の構成と実質的に同一である。
フォールデッドカスコードアンプ１の次段には出力回路
２が接続されており、この出力回路２はＮチャネルトラ
ンジスタＮ８並びにＰチャネルトランジスタＰ４および
Ｐ５で構成されている。上限リミッタ回路３は、フォー
ルデッドカスコードアンプ１の出力電圧信号Ｖfo1 およ
びＶf02 の上昇を制限するものであり、Ｎチャネルトラ
ンジスタＮ９、Ｎ１０、Ｎ１１およびＮ１２並びに抵抗
Ｒ１およびＲ２で構成されている。この上限リミッタ回
路３には、定電流源Ｉ９が接続されている。下限リミッ
タ回路４は、フォールデッドカスコードアンプ１の出力
電圧信号Ｖfo1 およびＶf02 の下降を制限するものであ
り、ＮチャネルトランジスタＮ５およびＮ６並びにＰチ
ャネルトランジスタＰ１、Ｐ２およびＰ３で構成されて
いる。この下限リミッタ回路４には、定電流源Ｉ７およ
びＩ８が接続されている。
は、図１に示した第１の実施の形態におけるフォールデ
ッドカスコードアンプ１の構成と実質的に同一である。
フォールデッドカスコードアンプ１の次段には出力回路
２が接続されており、この出力回路２はＮチャネルトラ
ンジスタＮ８並びにＰチャネルトランジスタＰ４および
Ｐ５で構成されている。上限リミッタ回路３は、フォー
ルデッドカスコードアンプ１の出力電圧信号Ｖfo1 およ
びＶf02 の上昇を制限するものであり、Ｎチャネルトラ
ンジスタＮ９、Ｎ１０、Ｎ１１およびＮ１２並びに抵抗
Ｒ１およびＲ２で構成されている。この上限リミッタ回
路３には、定電流源Ｉ９が接続されている。下限リミッ
タ回路４は、フォールデッドカスコードアンプ１の出力
電圧信号Ｖfo1 およびＶf02 の下降を制限するものであ
り、ＮチャネルトランジスタＮ５およびＮ６並びにＰチ
ャネルトランジスタＰ１、Ｐ２およびＰ３で構成されて
いる。この下限リミッタ回路４には、定電流源Ｉ７およ
びＩ８が接続されている。
【００１２】つぎに、図２に示した増幅器の動作を図３
に示した波形図を参照して説明する。
に示した波形図を参照して説明する。
【００１３】フォールデッドカスコードアンプ１の入力
（Ａ、Ｂ）または入力（Ｃ、Ｄ）または入力（Ａ、Ｂ、
Ｃ、Ｄ）への入力電流信号Ｉin1 〜Ｉin4 がフォールデ
ッドカスコードアンプ１のバイアス電流に対して大きい
場合、フォールデッドカスコードアンプ１の出力電圧信
号Ｖfo1 およびＶf02 は上昇または下降する。出力電圧
信号Ｖfo1 およびＶf02 が上昇してＮチャネルトランジ
スタＮ９およびＮ１０のスレッショルド電圧まで達する
と、ＮチャネルトランジスタＮ９およびＮ１０がオン状
態となり、抵抗Ｒ１およびＲ２に電流が流れる。そし
て、抵抗Ｒ１およびＲ２の両端の電圧がＮチャネルトラ
ンジスタＮ１１およびＮ１２のスレッショルド電圧まで
達すると、ＮチャネルトランジスタＮ１１およびＮ１２
がオン状態となる。その結果、フォールデッドカスコー
ドアンプ１に流れる電流が減少し、出力電圧信号Ｖfo1
およびＶf02 の上昇にリミットがかけられる。逆に、出
力電圧信号Ｖfo1 およびＶf02 が下降すると、Ｐチャネ
ルトランジスタＰ１およびＰ２に流れる電流が増加し、
ＰチャネルトランジスタＰ３およびＮチャネルトランジ
スタＮ５に流れる電流が減少する。Ｎチャネルトランジ
スタＮ５とフォールデッドカスコードアンプ１のＮチャ
ネルトランジスタＮ１およびＮ２とはカレントミラー接
続構成となっているため、ＮチャネルトランジスタＮ１
およびＮ２のドレイン電圧が上昇する。その結果、出力
電圧信号Ｖfo1 およびＶf02 の下降にリミットがかけら
れる。
（Ａ、Ｂ）または入力（Ｃ、Ｄ）または入力（Ａ、Ｂ、
Ｃ、Ｄ）への入力電流信号Ｉin1 〜Ｉin4 がフォールデ
ッドカスコードアンプ１のバイアス電流に対して大きい
場合、フォールデッドカスコードアンプ１の出力電圧信
号Ｖfo1 およびＶf02 は上昇または下降する。出力電圧
信号Ｖfo1 およびＶf02 が上昇してＮチャネルトランジ
スタＮ９およびＮ１０のスレッショルド電圧まで達する
と、ＮチャネルトランジスタＮ９およびＮ１０がオン状
態となり、抵抗Ｒ１およびＲ２に電流が流れる。そし
て、抵抗Ｒ１およびＲ２の両端の電圧がＮチャネルトラ
ンジスタＮ１１およびＮ１２のスレッショルド電圧まで
達すると、ＮチャネルトランジスタＮ１１およびＮ１２
がオン状態となる。その結果、フォールデッドカスコー
ドアンプ１に流れる電流が減少し、出力電圧信号Ｖfo1
およびＶf02 の上昇にリミットがかけられる。逆に、出
力電圧信号Ｖfo1 およびＶf02 が下降すると、Ｐチャネ
ルトランジスタＰ１およびＰ２に流れる電流が増加し、
ＰチャネルトランジスタＰ３およびＮチャネルトランジ
スタＮ５に流れる電流が減少する。Ｎチャネルトランジ
スタＮ５とフォールデッドカスコードアンプ１のＮチャ
ネルトランジスタＮ１およびＮ２とはカレントミラー接
続構成となっているため、ＮチャネルトランジスタＮ１
およびＮ２のドレイン電圧が上昇する。その結果、出力
電圧信号Ｖfo1 およびＶf02 の下降にリミットがかけら
れる。
【００１４】
【発明の効果】本願に係わる発明では、フォールデッド
カスコードアンプの出力部に該フォールデッドカスコー
ドアンプの出力信号の上限および下限を制限するリミッ
タ回路を設けたので、伝搬遅延時間の低減や波形歪みの
低減が可能となり、増幅器の精度を向上させることが可
能となる。
カスコードアンプの出力部に該フォールデッドカスコー
ドアンプの出力信号の上限および下限を制限するリミッ
タ回路を設けたので、伝搬遅延時間の低減や波形歪みの
低減が可能となり、増幅器の精度を向上させることが可
能となる。
【図１】本願に係わる増幅器の第１の実施の形態を示し
た電気回路図
た電気回路図
【図２】本願に係わる増幅器の第２の実施の形態を示し
た電気回路図
た電気回路図
【図３】図１および図２に示した増幅器の動作を説明す
るための波形図
るための波形図
【図４】従来の技術に係わる増幅器を示した電気回路図
【図５】図４に示した増幅器の動作を説明するための波
形図
形図
１……フォールデッドカスコードアンプ ３……上限リミッタ回路 ４……下限リミッタ回路
Claims (1)
- 【請求項１】 フォールデッドカスコードアンプ（Fold
ed Cascode Amp）の出力部に、該フォールデッドカスコ
ードアンプの出力信号の上限および下限を制限するリミ
ッタ回路を設けたことを特徴とする増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7233854A JPH0983266A (ja) | 1995-09-12 | 1995-09-12 | 増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7233854A JPH0983266A (ja) | 1995-09-12 | 1995-09-12 | 増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0983266A true JPH0983266A (ja) | 1997-03-28 |
Family
ID=16961619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7233854A Pending JPH0983266A (ja) | 1995-09-12 | 1995-09-12 | 増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0983266A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6850454B2 (en) | 2003-01-29 | 2005-02-01 | Renesas Technology Corp. | Semiconductor memory device with reduced current consumption during standby state |
-
1995
- 1995-09-12 JP JP7233854A patent/JPH0983266A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6850454B2 (en) | 2003-01-29 | 2005-02-01 | Renesas Technology Corp. | Semiconductor memory device with reduced current consumption during standby state |
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