JPH0983320A - パルス信号生成回路 - Google Patents

Abstract

(57)【要約】 【課題】規定周期で立ち上がる基準パルス信号より順次
規定のクロック周期だけ遅延した複数のパルス信号を生
成する際に、簡易な構成で、これら複数のパルス信号を
生成できるようにする。 【解決手段】クロックＣＫのカウント結果ＣＴより各パ
ルス信号Ｐｎ〜Ｐｒに対応する出力信号Ｓ１〜Ｓ５の信
号レベルを立ち上げ、この出力信号Ｓ１〜Ｓ５を規定の
ゲート信号ＧＴ０〜ＧＴ２により選択的に出力し、さら
にこのパルス出力Ｐｎ、Ｐｍを基準にしてカウンタ１２
のカウント値ＣＴをリセットすると共にゲート信号ＧＴ
０〜ＧＴ２を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パルス信号生成回
路に関し、例えば集積回路化された論理回路において、
規定周期で立ち上がる基準パルス信号より順次規定のク
ロック周期だけ遅延した複数のパルス信号を生成する際
に、このクロックのカウント結果より各パルス信号に対
応する出力信号の信号レベルを立ち上げ、この出力信号
を規定のゲート信号により選択的に出力し、さらにこの
パルス出力を基準にして先のカウント値をリセットする
と共に、先のゲート信号を生成することにより、簡易な
構成で、これら複数のパルス信号を生成できるようにす
る。

【０００２】

【従来の技術】従来、集積回路化された論理回路等は、
内蔵のパルス信号生成回路で、各種パルス信号を生成
し、これらパルス信号により種々のディジタル信号処理
を実行するようになされている。このようなパルス信号
生成回路では、必要とするパルス信号の分だけカウンタ
を配置すると共に、各カウンタにパルス信号の生成基準
となるパルス信号を入力し、これにより種々のパルス信
号を生成するようになされていた。

【０００３】すなわち図３は、この種のパルス信号生成
回路を示すブロック図であり、このパルス信号生成回路
１は、基準パルス信号Ｐを基準にして動作を繰り返す。
このパルス信号生成回路１において、ｎクロック遅延回
路２は、クロックＣＫをカウントするカウンタで形成さ
れ、基準パルス信号Ｐによりリセットされた後、カウン
ト値が規定値ｎになると、クロックＣＫに同期して出力
信号の信号レベルをパルス状に立ち上げる。これにより
図４に示すように、ｎクロック遅延回路２は、基準パル
ス信号Ｐ（図４（Ａ））に対して、ｎクロック周期Ｔｎ
だけ遅延して信号レベルが立ち上がる第１のパルス信号
Ｐｎを生成する（図４（Ｂ））。

【０００４】この種の集積回路では、この第１のパルス
信号Ｐｎより規定のクロック周期だけ遅延したパルス信
号が必要な場合がある。このためこのパルス信号生成回
路１において、ｍクロック遅延回路３は、同様にクロッ
クＣＫをカウントするカウンタで形成され、パルス信号
Ｐｎによりリセットされた後、カウント値が規定値ｍに
なると、クロックＣＫに同期して出力信号の信号レベル
をパルス状に立ち上げる。これによりｍクロック遅延回
路３は、パルス信号Ｐｎに対して、ｍクロック周期Ｔｍ
だけ遅延して信号レベルが立ち上がる第２のパルス信号
Ｐｍを生成する（図４（Ｃ））。

【０００５】さらにこの第２のパルス信号Ｐｍに対して
規定のクロック周期だけ遅延したパルス信号が必要な場
合もあり、ｐクロック遅延回路４は、パルス信号Ｐｍに
よりリセットされた後、クロックＣＫのカウント値が規
定値ｐになると、クロックＣＫに同期して出力信号の信
号レベルをパルス状に立ち上げる。またｑクロック遅延
回路５は、パルス信号Ｐｍによりリセットされた後、ク
ロックＣＫのカウント値が規定値ｑになると、クロック
ＣＫに同期して出力信号の信号レベルをパルス状に立ち
上げる。同様に、ｒクロック遅延回路６は、パルス信号
Ｐｍによりリセットされた後、クロックＣＫのカウント
値が規定値ｒになると、クロックＣＫに同期して出力信
号の信号レベルをパルス状に立ち上げる。

【０００６】これによりｐクロック遅延回路４、ｑクロ
ック遅延回路５及びｒクロック遅延回路６は、それぞれ
第２のパルス信号Ｐｍに対して、ｐクロック周期Ｔｐ、
ｑクロック周期Ｔｑ及びｒクロック周期Ｔｒだけ遅延し
て信号レベルが立ち上がる第３〜第５のパルス信号Ｐ
ｐ、Ｐｑ及びＰｒを生成する（図４（Ｄ）〜（Ｅ））。
これにより従来のパルス信号生成回路１では、必要とす
るパルス信号Ｐｎ〜Ｐｒを生成するようになされてい
た。

【０００７】

【発明が解決しようとする課題】ところで上述の図３の
構成において、遅延回路２〜６は、それぞれクロックＣ
Ｋを値ｎ、ｍ、ｐ、ｑ、ｒだけカウントすることにな
る。この場合に、２進数で表してこの値ｎ、ｍ、ｐ、
ｑ、ｒがそれぞれ４ビットの値の場合、このパルス信号
生成回路１では、全体として２０ビット分に相当する回
路規模のカウンタが形成されることになる。これにより
従来のパルス信号生成回路１においては、全体構成が煩
雑化、大型化する問題があった。

【０００８】またこの種の集積回路においては、例えば
外部コマンド等により各パルス信号Ｐｎ〜Ｐｍのタイミ
ングを切り換える場合もあり、従来のパルス信号生成回
路１においては、この場合にさらに全体の回路構成が煩
雑になる問題がある。

【０００９】本発明は以上の点を考慮してなされたもの
で、簡易な構成で複数のパルス信号を生成することがで
きるパルス信号生成回路を提案しようとするものであ
る。

【００１０】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、規定の基準パルス信号を基準にし
て動作を繰り返して、基準クロックより複数のパルス信
号を生成するパルス信号生成回路に適用する。このパル
ス信号生成回路において、基準パルス信号及び規定のリ
セットパルスでリセットされ、先の基準クロックをカウ
ントしてカウント値を出力するカウント手段と、先の複
数のパルス信号に対応する複数の出力信号を出力し、先
のカウント値に応じて各出力信号の信号レベルをパルス
状に立ち上げるデコード手段と、規定のゲート信号によ
りこの各出力信号を選択的に出力することにより、複数
のパルス信号を出力するゲート手段と、このゲート信号
を生成するゲート信号生成手段とを備えるようにする。
このとき先のカウント手段が、複数のパルス信号又は出
力信号より生成されたリセットパルスでリセットされ、
先のゲート信号生成手段が、先の基準パルス信号でリセ
ットされ、先のリセットパルスにより順次ゲート信号を
切り換えるようにする。

【００１１】パルス信号生成回路において、基準クロッ
クのカウント値に応じて、複数のパルス信号に対応する
出力信号の信号レベルをパルス状に立ち上げるようにす
れば、カウント値をリセットするタイミングを基準にし
て規定のクロック周期だけ遅延したパルス状の出力信号
を得ることができる。従って規定のゲート信号によりこ
の各出力信号を選択的に出力すれば、リセットするタイ
ミングを基準にしたパルス信号を生成することができ
る。これにより先のカウント手段が、複数のパルス信号
又は出力信号より生成されたリセットパルスでリセット
され、先のゲート信号生成手段が、先の基準パルス信号
でリセットされ、先のリセットパルスにより順次ゲート
信号を切り換えるようにすれば、基準パルス信号より規
定のクロック周期だけ遅延したパルス信号、このパルス
信号より規定のクロック周期だけ遅延したパルス信号等
を生成することができる。

【００１２】

【発明の実施の形態】以下、適宜図面を参照しながら本
発明の実施の形態を詳述する。

【００１３】図１は、本発明の第１の実施の形態に係る
パルス信号生成回路を示すブロック図であり、このパル
ス信号生成回路１０は、基準パルス信号Ｐを基準にして
規定の動作を繰り返す。このパルス信号生成回路１０に
おいて、オア回路１１は、基準パルス信号Ｐ及びイネー
ブルパルスＥＮの論理和信号をカウンタ１２に出力す
る。

【００１４】カウンタ１２は、このオア回路１１より出
力される論理和信号によりリセットされ、クロックＣＫ
を順次カウントする。これにより図２に示すように、カ
ウンタ１２は、基準パルス信号Ｐ（図２（Ａ））を基準
にしてカウント動作を繰り返し、この基準パルス信号Ｐ
の他に、イネーブルパルスＥＮが立ち上がるタイミング
でカウント値ＣＴ（図２（Ｂ））を値０に立ち下げるよ
うになされている。

【００１５】カウンタデコーダ１３は、このカウンタ１
２のカウント値ＣＴをデコードし、このパルス信号生成
回路１０に求められるパルス信号Ｐｎ〜Ｐｒにそれぞれ
対応する５系統の出力信号Ｓ１〜Ｓ５を出力する。

【００１６】ここでパルス信号生成回路１０は、図３に
ついて上述したと同様に、基準パルス信号Ｐからｎクロ
ック周期だけ遅延した第１のパルス信号Ｐｎ、この第１
のパルス信号Ｐｎからｍクロック周期だけ遅延した第２
のパルス信号Ｐｍ、この第２のパルス信号Ｐｍからそれ
ぞれｐクロック周期、ｑクロック周期、ｒクロック周期
だけ遅延した第３〜第５のパルス信号Ｐｐ、Ｐｑ、Ｐｒ
を生成する。

【００１７】これに対応してカウンタデコーダ１３は、
カウント値ＣＴが値ｎになると、第１のパルス信号Ｐｎ
に対応する第１の出力信号Ｓ１の信号レベルをパルス状
に立ち上げる（図２（Ｃ−１））。さらにカウンタデコ
ーダ１３は、カウント値ＣＴが値ｍになると、第２のパ
ルス信号Ｐｍに対応する第２の出力信号Ｓ２の信号レベ
ルをパルス状に立ち上げ（図２（Ｃ−２））、同様にカ
ウント値ＣＴが値ｐ、ｑ、ｒになると、それぞれ第３〜
第５のパルス信号Ｐｐ、Ｐｑ、Ｐｒに対応する第３〜第
５の出力信号Ｓ３〜Ｓ５の信号レベルをパルス状に立ち
上げる（図２（Ｃ−３）〜（Ｃ−５））。

【００１８】アンド回路１４Ａは、この第１の出力信号
Ｓ１と第１のゲート信号ＧＴ０（図２（Ｄ−１））との
論理積信号を得、この論理積信号を第１のパルス信号Ｐ
ｎとして出力する（図２（Ｅ−１））。ここでこの第１
のゲート信号ＧＴ０は、基準パルス信号Ｐが立ち上がっ
た後、この第１のパルス信号Ｐｎが出力されるまでの期
間の間、信号レベルが立ち上がるように形成され、これ
によりこの実施の形態では、第１のゲート信号ＧＴ０の
信号レベルが立ち上がる第１のステートＳＴ０の期間の
間だけ出力信号Ｓ１を選択的に出力し、この期間以外の
期間では第１のパルス信号Ｐｎの信号レベルを立ち上げ
ないようになされている。

【００１９】アンド回路１４Ｂは、この第２の出力信号
Ｓ２と第２のゲート信号ＧＴ１（図２（Ｄ−２））との
論理積信号を得、この論理積信号を第２のパルス信号Ｐ
ｍとして出力する（図２（Ｅ−２））。ここでこの第２
のゲート信号ＧＴ１は、第１のパルス信号Ｐｎが立ち上
がった後、この第２のパルス信号Ｐｍが出力されるまで
の期間の間、信号レベルが立ち上がるように形成され、
これによりこの実施の形態では、第２のゲート信号ＧＴ
１の信号レベルが立ち上がる第２のステートＳＴ１の期
間の間だけ出力信号Ｓ２を選択的に出力し、この期間以
外の期間では第２のパルス信号Ｐｍの信号レベルを立ち
上げないようになされている。

【００２０】これに対してアンド回路１４Ｃ〜１４Ｅ
は、それぞれ第３〜第５の出力信号Ｓ３〜Ｓ５と第３の
ゲート信号ＧＴ２（図２（Ｄ−３））との論理積信号を
得、これら論理積信号をそれぞれ第３〜第５のパルス信
号Ｐｐ〜Ｐｒとして出力する（図２（Ｅ−３）〜（Ｅ−
５））。ここでこの第３のゲート信号ＧＴ２は、第２の
パルス信号Ｐｍが立ち上がった後、基準パルス信号Ｐが
出力されるまでの期間の間、信号レベルが立ち上がるよ
うに形成され、これによりこの実施の形態では、第３の
ゲート信号ＧＴ２の信号レベルが立ち上がる第３のステ
ートＳＴ２の期間の間だけ出力信号Ｓ３〜Ｓ５を選択的
に出力し、この期間以外の期間については、第３〜第５
のパルス信号Ｐｐ〜Ｐｒの信号レベルを立ち上げないよ
うになされている。

【００２１】このためパルス信号生成回路１０におい
て、オア回路１６は、第１及び第２のパルス信号Ｐｎ及
びＰｍの論理和信号を得、この論理和信号をイネーブル
パルスＥＮとして出力する（図２（Ｆ））。

【００２２】ステートカウンタ１７は、イネーブルパル
スＥＮをカウントするカウンタで形成され、基準パルス
信号Ｐによりリセットされて、クロックＣＫに同期して
第１のゲート信号ＧＴ０の信号レベルを立ち上げ、これ
により初期状態に設定される。さらにステートカウンタ
１７は、この初期状態でイネーブルパルスＥＮの信号レ
ベルが立ち上ると第１のゲート信号ＧＴ０に代えて第２
のゲート信号ＧＴ１の信号レベルを立ち上げ、続いてイ
ネーブルパルスＥＮの信号レベルが立ち上ると第２のゲ
ート信号ＧＴ１に代えて第３のゲート信号ＧＴ２の信号
レベルを立ち上げる。

【００２３】これによりステートカウンタ１７は、各パ
ルス信号Ｐｎ〜Ｐｒの生成基準となる基準パルス信号
Ｐ、パルス信号Ｐｎ、Ｐｍのタイミングを基準にして、
ゲート信号ＧＴ０〜ＧＴ２の信号レベルを切り換えるこ
とにより、順次パルス信号生成回路１０をステートＳＴ
０〜ＳＴ２に設定するようになされている。これにより
カウンタ１２においては、各ステートＳＴ０、ＳＴ１、
ＳＴ２の開始のタイミングでなる基準のパルス信号Ｐ、
Ｐｎ、Ｐｍに対して、最も時間差の大きなパルス信号
（この場合は第５のパルス信号Ｐｒでなる）までのクロ
ックＣＫをカウントするだけで、各種パルス信号Ｐｎ〜
Ｐｒを生成することができる。従ってカウンタ１２は、
図３について上述したｒクロック遅延回路６と同一規模
のカウンタ、すなわちこの場合は４ビットのカウンタに
より構成することができる。またステートをセットする
ステートカウンタ１７においても２ビットにより構成す
ることができ、これによりパルス信号生成回路１０にお
いては、全体構成を簡略化することができる。

【００２４】また基準パルス信号Ｐ、パルス信号Ｐｎ、
Ｐｍに対する各パルス信号Ｐｎ〜Ｐｒのタイミングを変
更する場合でも、カウンタデコーダ１３をプログラマブ
ルのデコーダにより構成すると共に、所望の設定値をこ
のカウンタデコーダ１３にロードするだけでこのタイミ
ングを可変でき、簡易な構成によりプログラマブルのパ
ルス信号生成回路を得ることができる。

【００２５】これに対して生成基準となるパルス信号を
基準パルス信号Ｐ、パルス信号Ｐｎ、Ｐｍから変更する
場合は、オア回路１６の接続、ステートカウンタ１７の
動作を変更できるように設定して実行することができ、
この場合でも簡易な構成によりプログラマブルのパルス
信号生成回路を得ることができる。

【００２６】以上の構成において、順次入力されるクロ
ックＣＫは、カウンタ１２で順次カウントされ、このカ
ウント値ＣＴがカウンタデコーダ１３に入力される（図
２）。このときカウンタ１２において、イネーブルパル
スＥＮが立ち上がるとカウント値ＣＴがリセットされる
ことにより、このカウント値ＣＴは、基準パルス信号Ｐ
のタイミングで値０にリセットされた後、第１のパルス
信号Ｐｎに対応する値ｎまで立ち上がると、再び値０に
リセットされ、続く第２のパルス信号Ｐｍに対応する値
ｍまで立ち上がると、再び値０にリセットされる。さら
にこのカウント値ＣＴは、このカウンタ１２のオバーフ
ロー値まで立ち上がると、この値に保持され、続く基準
パルス信号Ｐのタイミングで値０にリセットされる。

【００２７】このように値の変化するカウント値ＣＴ
は、続くカウンタデコーダ１３に入力され、ここでこの
カウント値ＣＴがそれぞれ値ｎ、ｍ、ｐ、ｑ、ｒになる
と、第１〜第５のパルス信号Ｐｎ、Ｐｍ、Ｐｐ、Ｐｑ、
Ｐｒに対応する第１〜第５の出力信号Ｓ１〜Ｓ５の信号
レベルが立ち上げられる。

【００２８】この基準パルス信号Ｐを基準にしたクロッ
クＣＫのカウント動作に対応して、ステートカウンタ１
７において、基準パルス信号Ｐが立ち上がると、第１の
ゲート信号ＧＴ０の信号レベルが立ち上げられ、パルス
信号生成回路１０は、第１のステートＳＴ０に設定され
る。これにより第１の出力信号Ｓ１がこの第１のゲート
信号ＧＴ０によりアンド回路１４Ａから選択出力され、
第１のパルス信号Ｐｎが出力される。これに対して第２
〜第５の出力信号Ｓ２〜Ｓ５は、アンド回路１４Ｂ〜１
４Ｅによりパルス出力が停止制御される。

【００２９】この第１のパルス信号Ｐｎは、オア回路１
６を介してステートカウンタ１７に入力され、これによ
りこのステートカウンタ１７において、この第１のゲー
ト信号ＧＴ０に代えて第２のゲート信号ＧＴ１が立ち上
げられ、パルス信号生成回路１０は、第２のステートＳ
Ｔ１に設定される。これによりアンド回路１４Ａからの
第１の出力信号Ｓ１によるパルス出力が停止制御され、
またアンド回路１４Ｃ〜１４Ｅにより第３〜第５の出力
信号Ｓ３〜Ｓ５によるパルス出力が停止制御される。こ
れに対して第２の出力信号Ｓ２は、第２のゲート信号Ｇ
Ｔ１の立ち上がりによりアンド回路１４Ｂを介して出力
され、これにより第２のパルス信号Ｐｍが出力される。

【００３０】この第２のパルス信号Ｐｍは、オア回路１
６を介してステートカウンタ１７に入力され、これによ
りこのステートカウンタ１７において、この第２のゲー
ト信号ＧＴ１に代えて第３のゲート信号ＧＴ２が立ち上
げられ、パルス信号生成回路１０は、第３のステートＳ
Ｔ２に設定される。これによりアンド回路１４Ａ及び１
４Ｂからの第１及び第２の出力信号Ｓ１及びＳ２による
パルス出力が停止制御される。これに対して第３〜第５
の出力信号Ｓ３〜Ｓ５は、第３のゲート信号ＧＴ２の立
ち上がりによりそれぞれアンド回路１４Ｃ〜１４Ｅを介
して出力され、これにより第３〜第５のパルス信号Ｐｐ
〜Ｐｒが出力される。

【００３１】以上の構成によれば、クロックのカウント
結果より各パルス信号に対応する出力信号の信号レベル
を立ち上げ、この出力信号を規定のゲート信号により選
択的に出力し、さらにこのパルス出力を基準にしてカウ
ント結果をリセットすると共に、ゲート信号を切り換え
て動作を切り換えることにより、ビット数の少ないカウ
ンタを用いて種々のパルス信号を生成することができ
る。

【００３２】また必要に応じてプログラマブルのカウン
タ等により構成して、簡易な構成により各パルス信号の
タイミングを切り換えることもできる。

【００３３】なお上述の実施の形態においては、第１及
び第２のパルス信号Ｐｎ及びＰｍによりイネーブルパル
スＥＮを生成してカウンタ１２をリセットする場合につ
いて述べたが、本発明はこれに限らず、必要とするパル
ス信号に応じて種々のパルス信号よりイネーブルパルス
ＥＮを生成する場合に広く適用することができる。

【００３４】さらに上述の実施の形態においては、パル
ス出力によりイネーブルパルスを生成してカウンタ１２
をリセットする場合について述べたが、本発明はこれに
限らず、必要とするパルス信号の時間間隔等によって
は、カウンタデコーダ１３の出力信号より直接イネーブ
ルパルスを生成してもよく、また基準とするパルス信号
によってはパルス出力又はカウンタデコーダ１３の出力
信号を直接イネーブルパルスとしてカウンタ１２に入力
することもできる。

【００３５】また上述の実施の形態においては、集積回
路化された論理回路において、規定周期で立ち上がる基
準パルス信号より複数のパルス信号を生成する場合につ
いて述べたが、本発明はこれに限らず、種々の論理回路
において複数のパルス信号を生成する場合、さらにはア
ナログ信号処理回路において例えばサンプルホールドパ
ルスを生成する場合等に広く適用することができる。

【００３６】

【発明の効果】上述のように本発明によれば、クロック
のカウント結果より各パルス信号に対応する出力信号の
信号レベルを立ち上げ、この出力信号を規定のゲート信
号により選択的に出力し、さらにこのパルス出力を基準
にしてクロックのカウント値をリセットすると共に、ゲ
ート信号を生成することにより、簡易な構成で、規定周
期で立ち上がる基準パルス信号より順次規定のクロック
周期だけ遅延した複数のパルス信号を生成することがで
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るパルス信号生
成回路を示すブロック図である。

【図２】図１のパルス信号生成回路の動作の説明に供す
る信号波形図である。

【図３】従来のパルス信号生成回路を示すブロック図で
ある。

【図４】図３のパルス信号生成回路の動作の説明に供す
る信号波形図である。

【符号の説明】

１、１０ パルス信号生成回路 １１、１６ オア回路 １２ カウンタ １３ カウンタデコーダ １４Ａ〜１４Ｅ アンド回路 １７ ステートカウンタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 規定の基準パルス信号を基準にして動作
   を繰り返して、基準クロックより複数のパルス信号を生
   成するパルス信号生成回路において、 前記基準パルス信号及び規定のリセットパルスでリセッ
   トされ、前記基準クロックをカウントしてカウント値を
   出力するカウント手段と、 前記複数のパルス信号に対応する複数の出力信号を出力
   し、前記カウント値に応じて前記各出力信号の信号レベ
   ルをパルス状に立ち上げるデコード手段と、 規定のゲート信号により前記各出力信号を選択的に出力
   することにより、前記複数のパルス信号を出力するゲー
   ト手段と、 前記ゲート信号を生成するゲート信号生成手段とを備
   え、 前記カウント手段は、 前記複数のパルス信号又は前記出力信号より生成された
   リセットパルスでリセットされ、 前記ゲート信号生成手段は、 前記基準パルス信号でリセットされ、前記リセットパル
   スにより順次前記ゲート信号を切り換えることを特徴と
   するパルス信号生成回路。