JPH0983349A - 可変配線回路およびこれを用いた論理集積回路 - Google Patents
可変配線回路およびこれを用いた論理集積回路Info
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- JPH0983349A JPH0983349A JP7237322A JP23732295A JPH0983349A JP H0983349 A JPH0983349 A JP H0983349A JP 7237322 A JP7237322 A JP 7237322A JP 23732295 A JP23732295 A JP 23732295A JP H0983349 A JPH0983349 A JP H0983349A
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】 １または２以上のメモリセルと、入力端子が
同一の信号線に接続されかつ出力端子が互いに方向の異
なる他の信号線に接続された複数のバッファゲート回路
とを備え、上記メモリセルの記憶情報に基づいて上記バ
ッファゲート回路が動作状態にされることにより信号が
出力側信号線へ伝送されるように可変配線回路を構成し
た。 【効果】 信号のレベルダウンがなく次段の回路の動作
マージンを低下させることがないとともに、通過可能な
回路の数に制限のない可変配線回路を得ることができ、
また、信号のレベルダウンをなくすことができるため、
信号伝搬遅延時間を小さくすることができ、その結果、
高速動作可能な論理ＬＳＩを実現することができる。
同一の信号線に接続されかつ出力端子が互いに方向の異
なる他の信号線に接続された複数のバッファゲート回路
とを備え、上記メモリセルの記憶情報に基づいて上記バ
ッファゲート回路が動作状態にされることにより信号が
出力側信号線へ伝送されるように可変配線回路を構成し
た。 【効果】 信号のレベルダウンがなく次段の回路の動作
マージンを低下させることがないとともに、通過可能な
回路の数に制限のない可変配線回路を得ることができ、
また、信号のレベルダウンをなくすことができるため、
信号伝搬遅延時間を小さくすることができ、その結果、
高速動作可能な論理ＬＳＩを実現することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路技術さ
らには回路間の配線接続を変更可能な可変配線回路に適
用して有効な技術に関し、例えば利用者が任意に論理を
構成可能なプログラマブル論理ＬＳＩ（大規模集積回
路）に利用して有効な技術に関する。上記プログラマブ
ル論理ＬＳＩは、ＦＰＧＡ（Field Programmable Gate
Array）やＦＰＬＡ（Field Programmable Logic Arra
y）等を含む。
らには回路間の配線接続を変更可能な可変配線回路に適
用して有効な技術に関し、例えば利用者が任意に論理を
構成可能なプログラマブル論理ＬＳＩ（大規模集積回
路）に利用して有効な技術に関する。上記プログラマブ
ル論理ＬＳＩは、ＦＰＧＡ（Field Programmable Gate
Array）やＦＰＬＡ（Field Programmable Logic Arra
y）等を含む。
【０００２】
【従来の技術】従来、ユーザがプログラム可能な可変配
線回路として、例えば図１に示すような回路が知られて
いる（米国特許第４８７０３０２号）。図１の可変配線
回路ＳＢは、互いに直交する方向に配設されれた２本の
信号線上に設けられたＭＯＳＦＥＴ（Metal Oxide Semi
conducter Field Effect Transister））Ｔ１，Ｔ２
と、このＭＯＳＦＥＴ Ｔ１，Ｔ２によって分離された
各信号線Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２間に設けられ
たＭＯＳＦＥＴ Ｔ３，Ｔ４，Ｔ５，Ｔ６と、上記各Ｍ
ＯＳＦＥＴＴ１〜Ｔ６に対応して設けられた６個のメモ
リセルＭＣ１〜ＭＣ６とにより構成されている。
線回路として、例えば図１に示すような回路が知られて
いる（米国特許第４８７０３０２号）。図１の可変配線
回路ＳＢは、互いに直交する方向に配設されれた２本の
信号線上に設けられたＭＯＳＦＥＴ（Metal Oxide Semi
conducter Field Effect Transister））Ｔ１，Ｔ２
と、このＭＯＳＦＥＴ Ｔ１，Ｔ２によって分離された
各信号線Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２間に設けられ
たＭＯＳＦＥＴ Ｔ３，Ｔ４，Ｔ５，Ｔ６と、上記各Ｍ
ＯＳＦＥＴＴ１〜Ｔ６に対応して設けられた６個のメモ
リセルＭＣ１〜ＭＣ６とにより構成されている。
【０００３】上記可変配線回路においては、メモリ素子
ＭＣ１〜ＭＣ６のいずれかにデータ「１」を記憶させる
と、ＭＯＳＦＥＴ Ｔ１〜Ｔ６のうち対応するものがオ
ンされ、図２に示すような２つの直交する信号線間の６
つの方向〜のうちいずれか一つの方向の信号伝達が
可能となる。また、メモリ素子ＭＣ１〜ＭＣ６のうちい
ずれか２つ（Ｔ１とＴ２、Ｔ３とＴ６またはＴ４とＴ
５）をオンさせることで互いに競合しない２方向（図２
のとあるいはとまたはと）の信号伝達が可
能である。
ＭＣ１〜ＭＣ６のいずれかにデータ「１」を記憶させる
と、ＭＯＳＦＥＴ Ｔ１〜Ｔ６のうち対応するものがオ
ンされ、図２に示すような２つの直交する信号線間の６
つの方向〜のうちいずれか一つの方向の信号伝達が
可能となる。また、メモリ素子ＭＣ１〜ＭＣ６のうちい
ずれか２つ（Ｔ１とＴ２、Ｔ３とＴ６またはＴ４とＴ
５）をオンさせることで互いに競合しない２方向（図２
のとあるいはとまたはと）の信号伝達が可
能である。
【０００４】
【発明が解決しようとする課題】しかしながら、図１の
可変配線回路においては、信号がこの回路を通過する度
にＭＯＳＦＥＴのオン抵抗によって信号伝搬遅延時間が
増大するという問題点が本発明者等によって明らかにさ
れた。しかも、大規模な論理ＬＳＩを実現するには回路
を構成する素子のサイズを小さくしなければならず、そ
れによってＭＯＳＦＥＴのオン抵抗は数Ｋオームから数
１０Ｋオームに達し、ＬＳＩの動作速度が著しく低下し
てしまう。
可変配線回路においては、信号がこの回路を通過する度
にＭＯＳＦＥＴのオン抵抗によって信号伝搬遅延時間が
増大するという問題点が本発明者等によって明らかにさ
れた。しかも、大規模な論理ＬＳＩを実現するには回路
を構成する素子のサイズを小さくしなければならず、そ
れによってＭＯＳＦＥＴのオン抵抗は数Ｋオームから数
１０Ｋオームに達し、ＬＳＩの動作速度が著しく低下し
てしまう。
【０００５】またさらに、図１の可変配線回路において
は、信号がこの回路を通過する度に信号のレベルがＭＯ
ＳＦＥＴのしきい値電圧分だけ下がってしまい次段の回
路の動作マージンが低下してしまうことを本発明者等は
見い出した。特に、大規模な論理ＬＳＩでは、微細加工
半導体プロセスでのトランジスタの信頼性を確保するた
めや消費電力を低減するために低電源電圧を用いること
が行われるが、その場合には上記伝送時の信号のレベル
ダウンがネックとなって、信号が通過することができる
可変配線回路の数を多くすることができないという問題
点がある。
は、信号がこの回路を通過する度に信号のレベルがＭＯ
ＳＦＥＴのしきい値電圧分だけ下がってしまい次段の回
路の動作マージンが低下してしまうことを本発明者等は
見い出した。特に、大規模な論理ＬＳＩでは、微細加工
半導体プロセスでのトランジスタの信頼性を確保するた
めや消費電力を低減するために低電源電圧を用いること
が行われるが、その場合には上記伝送時の信号のレベル
ダウンがネックとなって、信号が通過することができる
可変配線回路の数を多くすることができないという問題
点がある。
【０００６】上記トランスファＭＯＳＦＥＴでの信号の
レベルダウンを回避する方法として、信号線の途中に波
形整形のためのドライバ回路を設けることも考えられる
が、そのようにするには、ドライバを設ける位置を決定
するためのアルゴリズムを必要としプログラムが複雑化
するとともに、そのようなドライバ回路を構成するため
のセルが別途必要になるという不具合がある。
レベルダウンを回避する方法として、信号線の途中に波
形整形のためのドライバ回路を設けることも考えられる
が、そのようにするには、ドライバを設ける位置を決定
するためのアルゴリズムを必要としプログラムが複雑化
するとともに、そのようなドライバ回路を構成するため
のセルが別途必要になるという不具合がある。
【０００７】この発明の目的は、信号のレベルダウンが
なく次段の回路の動作マージンを低下させることがない
とともに通過可能な回路の数に制限のない可変配線回路
を提供することにある。
なく次段の回路の動作マージンを低下させることがない
とともに通過可能な回路の数に制限のない可変配線回路
を提供することにある。
【０００８】この発明の他の目的は、信号伝搬遅延時間
の小さな可変配線回路を提供し、もって高速動作可能な
論理ＬＳＩを実現することにある。
の小さな可変配線回路を提供し、もって高速動作可能な
論理ＬＳＩを実現することにある。
【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１１】すなわち、１または２以上のメモリセル
と、入力端子が同一の信号線に接続されかつ出力端子が
互いに方向の異なる他の信号線に接続された複数のバッ
ファゲート回路とを備え、上記メモリセルの記憶情報に
基づいて上記バッファゲート回路が動作状態にされるこ
とにより信号が出力側信号線へ伝送されるように可変配
線回路を構成したものである。
と、入力端子が同一の信号線に接続されかつ出力端子が
互いに方向の異なる他の信号線に接続された複数のバッ
ファゲート回路とを備え、上記メモリセルの記憶情報に
基づいて上記バッファゲート回路が動作状態にされるこ
とにより信号が出力側信号線へ伝送されるように可変配
線回路を構成したものである。
【００１２】
【作用】上記した手段によれば、メモリセルの記憶情報
にしたがって動作状態または非動作状態が決定されるバ
ッファゲート回路を設けるようにしているため、信号の
レベルダウンがなく次段の回路の動作マージンを低下さ
せることがないとともに、通過可能な回路の数に制限の
ない可変配線回路を得ることができる。
にしたがって動作状態または非動作状態が決定されるバ
ッファゲート回路を設けるようにしているため、信号の
レベルダウンがなく次段の回路の動作マージンを低下さ
せることがないとともに、通過可能な回路の数に制限の
ない可変配線回路を得ることができる。
【００１３】また、信号のレベルダウンをなくすことが
できるため、信号伝搬遅延時間を小さくすることがで
き、その結果、高速動作可能な論理ＬＳＩを実現するこ
とができる。
できるため、信号伝搬遅延時間を小さくすることがで
き、その結果、高速動作可能な論理ＬＳＩを実現するこ
とができる。
【００１４】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。
て説明する。
【００１５】図３〜図５は本発明に係る可変配線回路の
第１の実施例を示す回路図である。
第１の実施例を示す回路図である。
【００１６】この実施例の可変配線回路ＳＢ（ＧＳＢ，
ＬＳＢ）は、図３に示すように、１本の入力信号線ＩＮ
Ｌと３本の出力信号線ＯＴＬ１，ＯＴＬ２，ＯＴＬ３
と、３個のクロックドインバータ形式のバッファゲート
回路Ｇ１，Ｇ２，Ｇ３と、３個のメモリセルＭＣ１，Ｍ
Ｃ２，ＭＣ３とを備えており、入力された信号をメモリ
セルＭＣ１，ＭＣ２，ＭＣ３の記憶データに応じて３方
向のいずれか１方向に信号を送出できるように構成され
ている。また、いずれか２つあるいは３つのメモリセル
に「１」を書き込むことによって任意の２方向あるいは
３方向全てに信号を伝送できるように構成されている。
ＬＳＢ）は、図３に示すように、１本の入力信号線ＩＮ
Ｌと３本の出力信号線ＯＴＬ１，ＯＴＬ２，ＯＴＬ３
と、３個のクロックドインバータ形式のバッファゲート
回路Ｇ１，Ｇ２，Ｇ３と、３個のメモリセルＭＣ１，Ｍ
Ｃ２，ＭＣ３とを備えており、入力された信号をメモリ
セルＭＣ１，ＭＣ２，ＭＣ３の記憶データに応じて３方
向のいずれか１方向に信号を送出できるように構成され
ている。また、いずれか２つあるいは３つのメモリセル
に「１」を書き込むことによって任意の２方向あるいは
３方向全てに信号を伝送できるように構成されている。
【００１７】図４は、上記可変配線回路ＳＢのより具体
的な回路構成例を示す。この実施例においては、入力信
号が入力されるＭＯＳＦＥＴ ＭＮｉとＭＰｉとが各バ
ッファゲートＧ１〜Ｇ３で共有するように構成されてお
り、該入力ＭＯＳＦＥＴ ＭＮｉ，ＭＰｉ間に、各メモ
リセルＭＣ１，ＭＣ２，ＭＣ３の出力電圧をゲート端子
に受けるようにされたＮチャネルＭＯＳＦＥＴとＰチャ
ネルＭＯＳＦＥＴのペアＱ１１，Ｑ１２；Ｑ２１，Ｑ２
２；Ｑ３１，Ｑ３２が並列に接続されている。そして、
入力信号線ＩＮＬはＭＯＳＦＥＴ ＭＮｉおよびＭＰｉ
のゲート端子に接続されている。また、出力信号線ＯＴ
Ｌ１はＭＯＳＦＥＴ Ｑ１１とＱ１２の共通ドレイン
に、出力信号線ＯＴＬ２はＭＯＳＦＥＴ Ｑ２１とＱ２
２の共通ドレインに、出力信号線ＯＴＬ３はＭＯＳＦＥ
Ｔ Ｑ３１とＱ３２の共通ドレインに、それぞれ接続さ
れている。
的な回路構成例を示す。この実施例においては、入力信
号が入力されるＭＯＳＦＥＴ ＭＮｉとＭＰｉとが各バ
ッファゲートＧ１〜Ｇ３で共有するように構成されてお
り、該入力ＭＯＳＦＥＴ ＭＮｉ，ＭＰｉ間に、各メモ
リセルＭＣ１，ＭＣ２，ＭＣ３の出力電圧をゲート端子
に受けるようにされたＮチャネルＭＯＳＦＥＴとＰチャ
ネルＭＯＳＦＥＴのペアＱ１１，Ｑ１２；Ｑ２１，Ｑ２
２；Ｑ３１，Ｑ３２が並列に接続されている。そして、
入力信号線ＩＮＬはＭＯＳＦＥＴ ＭＮｉおよびＭＰｉ
のゲート端子に接続されている。また、出力信号線ＯＴ
Ｌ１はＭＯＳＦＥＴ Ｑ１１とＱ１２の共通ドレイン
に、出力信号線ＯＴＬ２はＭＯＳＦＥＴ Ｑ２１とＱ２
２の共通ドレインに、出力信号線ＯＴＬ３はＭＯＳＦＥ
Ｔ Ｑ３１とＱ３２の共通ドレインに、それぞれ接続さ
れている。
【００１８】図５は、上記メモリセルＭＣ１，ＭＣ２，
ＭＣ３としてスタティック型メモリセルを使用した場合
の具体例を、１つのメモリセルおよびバッファゲート回
路について示したものである。同図に示すように、一対
のインバータＩＶ１，ＩＶ２と選択用ＭＯＳＦＥＴ Ｑ
ｓとからなるメモリセルＭＣ１（ＭＣ２，ＭＣ３）の相
補的な出力が、バッファゲート回路Ｇ１（Ｇ２，Ｇ３）
を構成するＭＯＳＦＥＴ Ｑ１１，Ｑ１２（Ｑ２１，Ｑ
２２；Ｑ３１，Ｑ３２）のゲート端子にそれぞれ供給さ
れ、一方がオンされるときは他方もオンされるようにな
っている。
ＭＣ３としてスタティック型メモリセルを使用した場合
の具体例を、１つのメモリセルおよびバッファゲート回
路について示したものである。同図に示すように、一対
のインバータＩＶ１，ＩＶ２と選択用ＭＯＳＦＥＴ Ｑ
ｓとからなるメモリセルＭＣ１（ＭＣ２，ＭＣ３）の相
補的な出力が、バッファゲート回路Ｇ１（Ｇ２，Ｇ３）
を構成するＭＯＳＦＥＴ Ｑ１１，Ｑ１２（Ｑ２１，Ｑ
２２；Ｑ３１，Ｑ３２）のゲート端子にそれぞれ供給さ
れ、一方がオンされるときは他方もオンされるようにな
っている。
【００１９】図５に示すように、メモリセルＭＣ１は、
ゲート端子がワード線ＷＬに接続されドレイン端子がビ
ット線ＢＬに接続された書込み選択用のＭＯＳＦＥＴ
Ｑｓと、互いの入力端子と出力端子とが結合された一対
のインバータからなるフリップフロップ回路ＦＦとによ
って構成されており、選択用ＭＯＳＦＥＴ Ｑｓのソー
ス端子にフリップフロップ回路ＦＦの一方の入出力端子
が接続されている。
ゲート端子がワード線ＷＬに接続されドレイン端子がビ
ット線ＢＬに接続された書込み選択用のＭＯＳＦＥＴ
Ｑｓと、互いの入力端子と出力端子とが結合された一対
のインバータからなるフリップフロップ回路ＦＦとによ
って構成されており、選択用ＭＯＳＦＥＴ Ｑｓのソー
ス端子にフリップフロップ回路ＦＦの一方の入出力端子
が接続されている。
【００２０】この実施例のメモリセルを使用した場合、
上記ワード線をハイレベルに立ち上げてＭＯＳＦＥＴ
Ｑｓをオンさせてビット線からデータを供給することに
より、所望のデータをフリップフロップＦＦに書き込ん
で配線回路の信号伝送方向を一義的に設定してやること
ができる。この信号伝送方向の設定は、システムの立ち
上がり時に行なわれるイニシャライズ等によって行なう
ようにすればよい。メモリセルとしてスタティック型の
もの（ＳＲＡＭ）を用いた場合には、イニシャライズご
とに各可変配線回路における信号伝送方向の設定を変え
ることにより、当該論理ＬＳＩに異なる機能を持たせる
ことができるようになる。
上記ワード線をハイレベルに立ち上げてＭＯＳＦＥＴ
Ｑｓをオンさせてビット線からデータを供給することに
より、所望のデータをフリップフロップＦＦに書き込ん
で配線回路の信号伝送方向を一義的に設定してやること
ができる。この信号伝送方向の設定は、システムの立ち
上がり時に行なわれるイニシャライズ等によって行なう
ようにすればよい。メモリセルとしてスタティック型の
もの（ＳＲＡＭ）を用いた場合には、イニシャライズご
とに各可変配線回路における信号伝送方向の設定を変え
ることにより、当該論理ＬＳＩに異なる機能を持たせる
ことができるようになる。
【００２１】上記実施例の可変配線回路（図３〜図５）
は、１方向から入力された信号を任意の３方向に送出す
るものであるが、実際のＬＳＩでは入力信号が入ってく
る方向は特定されるものでない。そこで、図６に示すよ
うに、図３〜図５の可変配線回路を４個組み合わせて入
力信号の入ってくる方向を９０度ずつずらしたものを１
つのブロックとして、これを論理ＬＳＩ内の任意の位置
に配置するようにするとよい。これによって、いずれの
方向から入力信号が入って来る場合にも対応することが
できるようになる。ただし、比較的離れた位置にある論
理回路に信号を伝送する可変配線回路（遠隔用可変配線
回路）に関しては、信号の伝送方向が比較的特定される
ことが多いので、図３〜図５の可変配線回路を１つだけ
用いたり、２個組み合わせて入力信号の入ってくる方向
を１８０度ずらしたものを１つのブロックとしてこれを
所望の位置に配置するようにしてもよい。
は、１方向から入力された信号を任意の３方向に送出す
るものであるが、実際のＬＳＩでは入力信号が入ってく
る方向は特定されるものでない。そこで、図６に示すよ
うに、図３〜図５の可変配線回路を４個組み合わせて入
力信号の入ってくる方向を９０度ずつずらしたものを１
つのブロックとして、これを論理ＬＳＩ内の任意の位置
に配置するようにするとよい。これによって、いずれの
方向から入力信号が入って来る場合にも対応することが
できるようになる。ただし、比較的離れた位置にある論
理回路に信号を伝送する可変配線回路（遠隔用可変配線
回路）に関しては、信号の伝送方向が比較的特定される
ことが多いので、図３〜図５の可変配線回路を１つだけ
用いたり、２個組み合わせて入力信号の入ってくる方向
を１８０度ずらしたものを１つのブロックとしてこれを
所望の位置に配置するようにしてもよい。
【００２２】なお、可変論理回路を構成するメモリセル
は、図５に示すようなスタティック型のものに限定され
ず、ＥＰＲＯＭ（Erasable Programmable Read Only Me
mory）を構成するＦＡＭＯＳ（Floating Gate Avalanch
e Injection MOSFET）やヒューズ素子を使用するように
しても良い。
は、図５に示すようなスタティック型のものに限定され
ず、ＥＰＲＯＭ（Erasable Programmable Read Only Me
mory）を構成するＦＡＭＯＳ（Floating Gate Avalanch
e Injection MOSFET）やヒューズ素子を使用するように
しても良い。
【００２３】図７および図８に本発明に係る可変配線回
路の第２の実施例を示す。なお、図７および図８の可変
配線回路は、一方向すなわち信号線Ｌ１からＬ２または
Ｌ２からＬ１への信号の伝達を可能にする可変論理回路
の例であり、バッファゲート回路を２個備えメモリセル
としてスタティック型のものを使用している。周知のよ
うに、スタティック型メモリセル（ＳＲＡＭ）の一対の
入出力端子は互いに相補的なレベルの電圧を出力する。
路の第２の実施例を示す。なお、図７および図８の可変
配線回路は、一方向すなわち信号線Ｌ１からＬ２または
Ｌ２からＬ１への信号の伝達を可能にする可変論理回路
の例であり、バッファゲート回路を２個備えメモリセル
としてスタティック型のものを使用している。周知のよ
うに、スタティック型メモリセル（ＳＲＡＭ）の一対の
入出力端子は互いに相補的なレベルの電圧を出力する。
【００２４】そのため、図７に示すように、メモリセル
ＭＣをバッファゲート回路Ｇ１とＧ２とで共有させるよ
うに構成した場合、メモリセルＭＣの記憶情報によって
例えばバッファゲート回路Ｇ１が動作状態にされている
とバッファゲート回路Ｇ２は非動作状態にされるため、
信号は信号線Ｌ１からＬ２に向かって伝送される。一
方、メモリセルＭＣの記憶情報によってバッファゲート
回路Ｇ２が動作状態にされているとバッファゲート回路
Ｇ１は非動作状態にされるため、信号は信号線Ｌ２から
Ｌ１に向かって伝送可能にされる。これによって、図７
の実施例は、図３の実施例のようにバッファゲート回路
毎にメモリセルを設ける場合に比べて可変配線回路の構
成素子数を減らすことができる。
ＭＣをバッファゲート回路Ｇ１とＧ２とで共有させるよ
うに構成した場合、メモリセルＭＣの記憶情報によって
例えばバッファゲート回路Ｇ１が動作状態にされている
とバッファゲート回路Ｇ２は非動作状態にされるため、
信号は信号線Ｌ１からＬ２に向かって伝送される。一
方、メモリセルＭＣの記憶情報によってバッファゲート
回路Ｇ２が動作状態にされているとバッファゲート回路
Ｇ１は非動作状態にされるため、信号は信号線Ｌ２から
Ｌ１に向かって伝送可能にされる。これによって、図７
の実施例は、図３の実施例のようにバッファゲート回路
毎にメモリセルを設ける場合に比べて可変配線回路の構
成素子数を減らすことができる。
【００２５】図８に示すように、図７の可変配線回路を
構成するバッファゲート回路Ｇ１は電源電圧Ｖｃｃと接
地点との間に直列に接続されたＰチャネル型ＭＯＳＦＥ
ＴＱＰ１，Ｑ１１とＮチャネル型ＭＯＳＦＥＴ Ｑ１
２，ＱＮ１とから構成されており、ＱＰ１とＱＮ１のゲ
ート端子に一方の信号線Ｌ１が接続され、Ｑ１１とＱ１
２のゲート端子にメモリセルＭＣの相補的な出力電圧が
それぞれ印加され、Ｑ１１とＱ１２の共通ドレイン端子
（ノードｎ１）が他方の信号線Ｌ２に接続されている。
また、可変配線回路を構成するバッファゲート回路Ｇ２
は電源電圧Ｖｃｃと接地点との間に直列に接続されたＰ
チャネル型ＭＯＳＦＥＴ ＱＰ２，Ｑ２１とＮチャネル
型ＭＯＳＦＥＴ Ｑ２２，ＱＮ２とから構成されてお
り、ＱＰ２とＱＮ２のゲート端子に信号線Ｌ２が接続さ
れ、Ｑ２１とＱ２２のゲート端子にメモリセルＭＣの相
補的な出力電圧が上記バッファゲート回路Ｇ１側のＱ１
１，Ｑ１２のゲート印加電圧と逆の関係になるように印
加され、Ｑ２１とＱ２２の共通ドレイン端子（ノードｎ
２）が他方の信号線Ｌ１に接続されている。
構成するバッファゲート回路Ｇ１は電源電圧Ｖｃｃと接
地点との間に直列に接続されたＰチャネル型ＭＯＳＦＥ
ＴＱＰ１，Ｑ１１とＮチャネル型ＭＯＳＦＥＴ Ｑ１
２，ＱＮ１とから構成されており、ＱＰ１とＱＮ１のゲ
ート端子に一方の信号線Ｌ１が接続され、Ｑ１１とＱ１
２のゲート端子にメモリセルＭＣの相補的な出力電圧が
それぞれ印加され、Ｑ１１とＱ１２の共通ドレイン端子
（ノードｎ１）が他方の信号線Ｌ２に接続されている。
また、可変配線回路を構成するバッファゲート回路Ｇ２
は電源電圧Ｖｃｃと接地点との間に直列に接続されたＰ
チャネル型ＭＯＳＦＥＴ ＱＰ２，Ｑ２１とＮチャネル
型ＭＯＳＦＥＴ Ｑ２２，ＱＮ２とから構成されてお
り、ＱＰ２とＱＮ２のゲート端子に信号線Ｌ２が接続さ
れ、Ｑ２１とＱ２２のゲート端子にメモリセルＭＣの相
補的な出力電圧が上記バッファゲート回路Ｇ１側のＱ１
１，Ｑ１２のゲート印加電圧と逆の関係になるように印
加され、Ｑ２１とＱ２２の共通ドレイン端子（ノードｎ
２）が他方の信号線Ｌ１に接続されている。
【００２６】図９〜図１１には、上記構成の可変配線回
路ＳＢおよび後述の可変論理回路を用いてプログラマブ
ル論理ＬＳＩを構成する場合のレイアウトの一実施例が
示されている。
路ＳＢおよび後述の可変論理回路を用いてプログラマブ
ル論理ＬＳＩを構成する場合のレイアウトの一実施例が
示されている。
【００２７】図９において、中央に符号ＬＣＢで示され
ているのは後述の可変論理回路からなる可変論理ブロッ
クであり、この実施例では４個の可変論理回路をレイア
ウト的に左右対称および上下対称に配置したものを１つ
のブロックＬＣＢとして配置し、その周囲に前述の可変
配線回路ＳＢを４個レイアウト的に左右対称および上下
対称に配置したものを１つのブロックとして、上記可変
論理ブロックＬＣＢの周囲の符号ＬＳＢとＧＳＢで示す
ような位置に配置して１つのユニットＵＮＴを構成して
いる。そのため、図９においてはユニットＵＮＴの境界
を示す一点鎖線が可変配線ブロックＧＳＢとＬＳＢの中
心を縦断するように示されている。なお、ＬＳＢとＧＳ
Ｂは、近接配線か遠隔配線かの違いのみで構成は同一の
可変配線ブロックである。
ているのは後述の可変論理回路からなる可変論理ブロッ
クであり、この実施例では４個の可変論理回路をレイア
ウト的に左右対称および上下対称に配置したものを１つ
のブロックＬＣＢとして配置し、その周囲に前述の可変
配線回路ＳＢを４個レイアウト的に左右対称および上下
対称に配置したものを１つのブロックとして、上記可変
論理ブロックＬＣＢの周囲の符号ＬＳＢとＧＳＢで示す
ような位置に配置して１つのユニットＵＮＴを構成して
いる。そのため、図９においてはユニットＵＮＴの境界
を示す一点鎖線が可変配線ブロックＧＳＢとＬＳＢの中
心を縦断するように示されている。なお、ＬＳＢとＧＳ
Ｂは、近接配線か遠隔配線かの違いのみで構成は同一の
可変配線ブロックである。
【００２８】図９において、実線の矢印は隣接する可変
配線ブロックとの間を接続する配線を示しており、これ
らは例えば一層目のメタル層と二層目のメタル層により
形成される。また、図９において、点線の矢印は比較的
離れた位置にある可変配線ブロックとの間を接続する配
線を示しており、これらは例えば三層目のメタル層と四
層目のメタル層により形成される。
配線ブロックとの間を接続する配線を示しており、これ
らは例えば一層目のメタル層と二層目のメタル層により
形成される。また、図９において、点線の矢印は比較的
離れた位置にある可変配線ブロックとの間を接続する配
線を示しており、これらは例えば三層目のメタル層と四
層目のメタル層により形成される。
【００２９】上記実施例の可変配線回路（図３〜図５）
は、１方向から入力された信号を任意の３方向に送出す
るものであるが、入力信号が入ってくる方向は特定され
るものでない。そこで、図６に示すように、図３〜図５
の可変配線回路を４個組み合わせて入力信号の入ってく
る方向を９０度ずつずらしたものを１つのブロックとし
て、これを図９に示されているＧＳＢやＬＳＢとして配
置するようにした。ただし、遠隔用可変配線回路ＧＳＢ
に関しては、信号の伝送方向が比較的特定されることが
多いので、図７の可変配線回路を２個組み合わせたもの
を１つのブロックとして、これを図９に示されているＧ
ＳＢの位置に配置するというように２種類のブロックを
用意して使い分けるようにしてもよい。
は、１方向から入力された信号を任意の３方向に送出す
るものであるが、入力信号が入ってくる方向は特定され
るものでない。そこで、図６に示すように、図３〜図５
の可変配線回路を４個組み合わせて入力信号の入ってく
る方向を９０度ずつずらしたものを１つのブロックとし
て、これを図９に示されているＧＳＢやＬＳＢとして配
置するようにした。ただし、遠隔用可変配線回路ＧＳＢ
に関しては、信号の伝送方向が比較的特定されることが
多いので、図７の可変配線回路を２個組み合わせたもの
を１つのブロックとして、これを図９に示されているＧ
ＳＢの位置に配置するというように２種類のブロックを
用意して使い分けるようにしてもよい。
【００３０】さらに、この実施例では、上記のように構
成されたユニットＵＮＴを図１０に示すようにマトリッ
クス状に配置してマクロブロックＭＢＬを構成し、この
マクロブロックＭＢＬを図１１に示すように、半導体チ
ップＣＨＩＰ上にタイル状に敷き詰めてプログラマルブ
論理ＬＳＩを構成している。
成されたユニットＵＮＴを図１０に示すようにマトリッ
クス状に配置してマクロブロックＭＢＬを構成し、この
マクロブロックＭＢＬを図１１に示すように、半導体チ
ップＣＨＩＰ上にタイル状に敷き詰めてプログラマルブ
論理ＬＳＩを構成している。
【００３１】図１０において、ユニットＵＮＴの中心に
縦方向に設けられているのは入出力回路およびワード線
選択回路の配置領域ＹＡＲ、ユニットＵＮＴの中心に横
方向に設けられているのは入出力回路、ビット線選択回
路および書き込み回路の配置領域ＸＡＲであり、その交
差部すなわちユニット中央にはクロック分配回路ＣＫＤ
が配置されている。また、丸印が付されているのは、そ
れぞれ入出力端子、電源端子、接地端子、制御端子であ
る。一方、図１１において、各マクロブロックＭＢＬ間
に設けられているスペースＳＰは配線形成領域である。
縦方向に設けられているのは入出力回路およびワード線
選択回路の配置領域ＹＡＲ、ユニットＵＮＴの中心に横
方向に設けられているのは入出力回路、ビット線選択回
路および書き込み回路の配置領域ＸＡＲであり、その交
差部すなわちユニット中央にはクロック分配回路ＣＫＤ
が配置されている。また、丸印が付されているのは、そ
れぞれ入出力端子、電源端子、接地端子、制御端子であ
る。一方、図１１において、各マクロブロックＭＢＬ間
に設けられているスペースＳＰは配線形成領域である。
【００３２】次に、上記可変論理ブロックＬＣＢを構成
する可変論理回路ＰＬＧの具体例を図１２を用いて説明
する。なお、図１２の可変論理回路は、メモリセルを８
個有する４入力論理の一例である。図１２において、Ｍ
０，Ｍ１はメモリセルであり、図１２の可変論理回路
は、各々メモリセルを２個ずつ有する４個の積和演算回
路ＣＡ１〜ＣＡ４と、これらの積和演算回路ＣＡ１〜Ｃ
Ａ４の出力信号を共通の出力ノードｎ0に伝達するため
の伝送手段としてのＭＯＳトランスファゲートＴＧ１〜
ＴＧ４およびＴＧ１１，ＴＧ１２と、共通出力ノードｎ
0に接続された出力インバータＩＶｏと、入力される選
択信号ＳＥＬ１に基づいて上記ＭＯＳトランスファゲー
トＴＧ２，ＴＧ４を制御する信号を形成するインバータ
ＩＶ１と、選択信号ＳＥＬ２に基づいて上記ＭＯＳトラ
ンスファゲートＴＧ１２を制御する信号を形成するイン
バータＩＶ２とにより構成されている。
する可変論理回路ＰＬＧの具体例を図１２を用いて説明
する。なお、図１２の可変論理回路は、メモリセルを８
個有する４入力論理の一例である。図１２において、Ｍ
０，Ｍ１はメモリセルであり、図１２の可変論理回路
は、各々メモリセルを２個ずつ有する４個の積和演算回
路ＣＡ１〜ＣＡ４と、これらの積和演算回路ＣＡ１〜Ｃ
Ａ４の出力信号を共通の出力ノードｎ0に伝達するため
の伝送手段としてのＭＯＳトランスファゲートＴＧ１〜
ＴＧ４およびＴＧ１１，ＴＧ１２と、共通出力ノードｎ
0に接続された出力インバータＩＶｏと、入力される選
択信号ＳＥＬ１に基づいて上記ＭＯＳトランスファゲー
トＴＧ２，ＴＧ４を制御する信号を形成するインバータ
ＩＶ１と、選択信号ＳＥＬ２に基づいて上記ＭＯＳトラ
ンスファゲートＴＧ１２を制御する信号を形成するイン
バータＩＶ２とにより構成されている。
【００３３】さらに、上記積和演算回路ＣＡ１〜ＣＡ４
は、それぞれ上記一対のメモリセル（Ｍ０，Ｍ１）と、
これらのメモリセルの出力電圧（保持情報）をゲート端
子に受ける一対のスイッチＭＯＳＦＥＴ Ｑ０，Ｑ１
と、これらのスイッチＭＯＳＦＥＴ Ｑ０，Ｑ１のソー
ス端子と接地点との間にそれぞれ直列形態に接続された
スイッチＭＯＳＦＥＴ Ｑ２，Ｑ３と、上記ＭＯＳＦＥ
Ｔ Ｑ０，Ｑ１の共通ドレイン端子と電源電圧端子との
間に接続されたＰチャネル形ＭＯＳＦＥＴ Ｑ４と、入
力信号Ｗ（Ｘ，Ｙ，Ｚ）を反転するインバータＩＶｉと
により構成されており、上記ＭＯＳＦＥＴ Ｑ４はその
ゲート端子に接地電位が印加されて負荷抵抗として作用
するとともに、上記ＭＯＳＦＥＴ Ｑ２，Ｑ３のゲート
端子には入力信号Ｗ（Ｘ，Ｙ，Ｚ）とその反転信号が印
加されるようになっている。
は、それぞれ上記一対のメモリセル（Ｍ０，Ｍ１）と、
これらのメモリセルの出力電圧（保持情報）をゲート端
子に受ける一対のスイッチＭＯＳＦＥＴ Ｑ０，Ｑ１
と、これらのスイッチＭＯＳＦＥＴ Ｑ０，Ｑ１のソー
ス端子と接地点との間にそれぞれ直列形態に接続された
スイッチＭＯＳＦＥＴ Ｑ２，Ｑ３と、上記ＭＯＳＦＥ
Ｔ Ｑ０，Ｑ１の共通ドレイン端子と電源電圧端子との
間に接続されたＰチャネル形ＭＯＳＦＥＴ Ｑ４と、入
力信号Ｗ（Ｘ，Ｙ，Ｚ）を反転するインバータＩＶｉと
により構成されており、上記ＭＯＳＦＥＴ Ｑ４はその
ゲート端子に接地電位が印加されて負荷抵抗として作用
するとともに、上記ＭＯＳＦＥＴ Ｑ２，Ｑ３のゲート
端子には入力信号Ｗ（Ｘ，Ｙ，Ｚ）とその反転信号が印
加されるようになっている。
【００３４】この実施例の可変論理回路は、上記のよう
に構成されているため、各積和論理回路内のメモリセル
へ記憶させるデータによって、４つの入力信号および２
つの選択信号の組合せに応じて１８７６通りの論理機能
を実現することができる。
に構成されているため、各積和論理回路内のメモリセル
へ記憶させるデータによって、４つの入力信号および２
つの選択信号の組合せに応じて１８７６通りの論理機能
を実現することができる。
【００３５】表１に本実施例の可変論理回路の実現可能
な論理の種類の計算式を示す。表１の計算式の欄に示さ
れている式のなかで、2Ｃ1はペアとなっているメモリセ
ルの一方に「１」が記憶されている場合を、また2Ｃ2は
ペアとなっているメモリセルの両方に「１」が記憶され
ている場合を示している。さらに、論理種Ｆ２〜Ｆ８欄
の各計算式の最後の数字「２」，「５」，「１５」は、
入力として同一の信号が重複して入力される場合（例え
ば図３のように入力がすべてＸの場合等）を考慮したも
ので、有効な信号の組合せ数を示すものである。表２〜
表４に具体的な信号の組合せを示す。
な論理の種類の計算式を示す。表１の計算式の欄に示さ
れている式のなかで、2Ｃ1はペアとなっているメモリセ
ルの一方に「１」が記憶されている場合を、また2Ｃ2は
ペアとなっているメモリセルの両方に「１」が記憶され
ている場合を示している。さらに、論理種Ｆ２〜Ｆ８欄
の各計算式の最後の数字「２」，「５」，「１５」は、
入力として同一の信号が重複して入力される場合（例え
ば図３のように入力がすべてＸの場合等）を考慮したも
ので、有効な信号の組合せ数を示すものである。表２〜
表４に具体的な信号の組合せを示す。
【００３６】
【表１】
【００３７】
【表２】
【００３８】
【表３】
【００３９】
【表４】
【００４０】また、本実施例の可変論理回路は、図１３
に示すように、各積和演算回路ＣＡ１〜ＣＡ４に共通の
入力信号Ｘを供給するように接続することにより、選択
信号Ａ，Ｂと入力信号Ｘとをアドレス信号とする８×１
ビットのメモリ回路として動作させることができる。表
５に、可変論理回路をメモリ回路として使用する場合の
ビットマップの一例を示す。表５は、信号Ａ，Ｂ，Ｘが
右欄のような組合せになったときに左欄のメモリセルが
選択されることを意味している。
に示すように、各積和演算回路ＣＡ１〜ＣＡ４に共通の
入力信号Ｘを供給するように接続することにより、選択
信号Ａ，Ｂと入力信号Ｘとをアドレス信号とする８×１
ビットのメモリ回路として動作させることができる。表
５に、可変論理回路をメモリ回路として使用する場合の
ビットマップの一例を示す。表５は、信号Ａ，Ｂ，Ｘが
右欄のような組合せになったときに左欄のメモリセルが
選択されることを意味している。
【００４１】
【表５】
【００４２】図１４に可変論理回路の他の実施例を示
す。なお、図１４の可変論理回路は、メモリセルを４個
有する２入力論理の例である。
す。なお、図１４の可変論理回路は、メモリセルを４個
有する２入力論理の例である。
【００４３】第１実施例（図２）の４入力可変論理回路
と比較すると明らかなように、２入力可変論理回路で
は、積和演算回路は２個（ＣＡ１とＣＡ２）で、これら
の積和演算回路ＣＡ１，ＣＡ２の出力信号を共通の出力
ノードｎ0に伝達するための伝送手段としてのＭＯＳト
ランスファゲートは１段（ＴＧ１とＴＧ２）で済むこと
が分かる。
と比較すると明らかなように、２入力可変論理回路で
は、積和演算回路は２個（ＣＡ１とＣＡ２）で、これら
の積和演算回路ＣＡ１，ＣＡ２の出力信号を共通の出力
ノードｎ0に伝達するための伝送手段としてのＭＯＳト
ランスファゲートは１段（ＴＧ１とＴＧ２）で済むこと
が分かる。
【００４４】なお、この実施例においては図２の実施例
におけるＭＯＳＦＥＴ Ｑ０，Ｑ１の共通ドレイン端子
と電源電圧端子との間に接続されたＰチャネル形ＭＯＳ
ＦＥＴ Ｑ４のゲート端子に接地電位を印加する代わり
にメモリセルＭ０の出力電圧（保持情報）を印加すると
ともに、Ｑ４と直列に接続された第２のＰチャネル形Ｍ
ＯＳＦＥＴ Ｑ５を設けて、そのゲート端子にメモリセ
ルＭ１の出力電圧（保持情報）を印加させてある。
におけるＭＯＳＦＥＴ Ｑ０，Ｑ１の共通ドレイン端子
と電源電圧端子との間に接続されたＰチャネル形ＭＯＳ
ＦＥＴ Ｑ４のゲート端子に接地電位を印加する代わり
にメモリセルＭ０の出力電圧（保持情報）を印加すると
ともに、Ｑ４と直列に接続された第２のＰチャネル形Ｍ
ＯＳＦＥＴ Ｑ５を設けて、そのゲート端子にメモリセ
ルＭ１の出力電圧（保持情報）を印加させてある。
【００４５】この実施例の可変論理回路は、上記のよう
に構成されているため、各積和論理回路ＣＡ１，ＣＡ２
内のメモリセルＭｉへ記憶させるデータによって、２つ
の入力信号Ｗ，Ｘおよび１つの選択信号Ａの組合せに応
じて２５通りの論理機能を実現することができる。
に構成されているため、各積和論理回路ＣＡ１，ＣＡ２
内のメモリセルＭｉへ記憶させるデータによって、２つ
の入力信号Ｗ，Ｘおよび１つの選択信号Ａの組合せに応
じて２５通りの論理機能を実現することができる。
【００４６】表６に本実施例の可変論理回路の実現可能
な論理の種類の計算式を示す。さらに、表７，表８に
は、本実施例の可変論理回路で実現可能な論理機能のう
ち一部の論理機能の真理値表を示す。
な論理の種類の計算式を示す。さらに、表７，表８に
は、本実施例の可変論理回路で実現可能な論理機能のう
ち一部の論理機能の真理値表を示す。
【００４７】
【表６】
【００４８】
【表７】
【００４９】
【表８】
【００５０】図１５には上記可変論理回路を構成するメ
モリセルの一実施例が示されている。なお、図１５はメ
モリセルとして、図３の可変配線回路と同様にスタティ
ック型メモリセルを使用した例である。
モリセルの一実施例が示されている。なお、図１５はメ
モリセルとして、図３の可変配線回路と同様にスタティ
ック型メモリセルを使用した例である。
【００５１】図１５に示すように、各メモリセルＭｉ
は、ゲート端子がワード線ＷＬに接続されドレイン端子
がビット線ＢＬに接続された書込み選択用のＭＯＳＦＥ
Ｔ Ｑｓと、互いの入力端子と出力端子とが結合された
一対のインバータからなるフリップフロップ回路ＦＦと
によって構成されており、選択用ＭＯＳＦＥＴ Ｑｓの
ソース端子にフリップフロップ回路ＦＦの一方の入出力
端子が接続され、フリップフロップ回路の他方の入出力
端子がスイッチＭＯＳＦＥＴ Ｑ０（またはＱ１）のゲ
ート端子に接続されている。
は、ゲート端子がワード線ＷＬに接続されドレイン端子
がビット線ＢＬに接続された書込み選択用のＭＯＳＦＥ
Ｔ Ｑｓと、互いの入力端子と出力端子とが結合された
一対のインバータからなるフリップフロップ回路ＦＦと
によって構成されており、選択用ＭＯＳＦＥＴ Ｑｓの
ソース端子にフリップフロップ回路ＦＦの一方の入出力
端子が接続され、フリップフロップ回路の他方の入出力
端子がスイッチＭＯＳＦＥＴ Ｑ０（またはＱ１）のゲ
ート端子に接続されている。
【００５２】この実施例のメモリセルを使用した場合、
上記ワード線ＷＬをハイレベルに立ち上げてＭＯＳＦＥ
Ｔ Ｑｓをオンさせてビット線ＢＬからデータを供給す
ることにより、所望のデータを書き込んで当該可変論理
回路の論理を一義的に設定してやることができる。この
論理の設定は、システムの立ち上がり時に行なわれるイ
ニシャライズ等によって行なうようにすればよい。メモ
リセルとしてスタティック型のものを用いた場合には、
イニシャライズごとに各可変論理回路に設定する論理を
変えることにより、当該論理ＬＳＩに異なる機能を持た
せることができるようになる。
上記ワード線ＷＬをハイレベルに立ち上げてＭＯＳＦＥ
Ｔ Ｑｓをオンさせてビット線ＢＬからデータを供給す
ることにより、所望のデータを書き込んで当該可変論理
回路の論理を一義的に設定してやることができる。この
論理の設定は、システムの立ち上がり時に行なわれるイ
ニシャライズ等によって行なうようにすればよい。メモ
リセルとしてスタティック型のものを用いた場合には、
イニシャライズごとに各可変論理回路に設定する論理を
変えることにより、当該論理ＬＳＩに異なる機能を持た
せることができるようになる。
【００５３】可変論理回路を構成するメモリセルは、図
１５に示すようなスタティック型のものに限定されず、
ＥＰＲＯＭを構成するＦＡＭＯＳやヒューズ素子を使用
するようにしても良い。図１６にはメモリセルにＦＡＭ
ＯＳを使用した場合の可変論理回路の構成例を、また、
図１７にはメモリセルにヒューズ素子を使用した場合の
可変論理回路の構成例を示す。なお、ここで使用される
ヒューズ素子としては、例えば高電圧をかけて絶縁膜を
破壊することによって上下の導電層を接続させるいわゆ
るアンチヒューズを用いている。メモリセルにヒューズ
素子を使用した場合、データ書込み用のワード線やビッ
ト線は不要となる。
１５に示すようなスタティック型のものに限定されず、
ＥＰＲＯＭを構成するＦＡＭＯＳやヒューズ素子を使用
するようにしても良い。図１６にはメモリセルにＦＡＭ
ＯＳを使用した場合の可変論理回路の構成例を、また、
図１７にはメモリセルにヒューズ素子を使用した場合の
可変論理回路の構成例を示す。なお、ここで使用される
ヒューズ素子としては、例えば高電圧をかけて絶縁膜を
破壊することによって上下の導電層を接続させるいわゆ
るアンチヒューズを用いている。メモリセルにヒューズ
素子を使用した場合、データ書込み用のワード線やビッ
ト線は不要となる。
【００５４】図１８には、図１２や図１４に示されてい
る可変論理回路を構成するメモリセルＭｉとして図１５
に示すようなスタティック型のものを使用した場合にお
けるメモリセルへのデータの書込みのためのワード線お
よびビット線を含んだより具体的な回路の一実施例を示
す。各ワード線ＷＬｉはワード線選択駆動回路ＷＳＤか
ら延設されるとともに、各ビット線ＢＬｉはビット線選
択、書込み回路ＢＳＷから延設され、ワード線とビット
線とは互いに直交する方向に配設されている。
る可変論理回路を構成するメモリセルＭｉとして図１５
に示すようなスタティック型のものを使用した場合にお
けるメモリセルへのデータの書込みのためのワード線お
よびビット線を含んだより具体的な回路の一実施例を示
す。各ワード線ＷＬｉはワード線選択駆動回路ＷＳＤか
ら延設されるとともに、各ビット線ＢＬｉはビット線選
択、書込み回路ＢＳＷから延設され、ワード線とビット
線とは互いに直交する方向に配設されている。
【００５５】前述したように、ＬＳＩチップ上には複数
個の可変論理回路がマトリックス状に配置されており、
各ワード線ＷＬｉにはワード線方向に配置されている複
数の可変論理回路内の対応するメモリセルＭｉの選択用
ＭＯＳＦＥＴ Ｑｓのゲート端子が共通に接続されてい
るとともに、各ビット線ＢＬｉにはビット線方向に配置
されている複数の可変論理回路内の対応するメモリセル
の選択用ＭＯＳＦＥＴＱｓのドレイン端子が共通に接続
されている。
個の可変論理回路がマトリックス状に配置されており、
各ワード線ＷＬｉにはワード線方向に配置されている複
数の可変論理回路内の対応するメモリセルＭｉの選択用
ＭＯＳＦＥＴ Ｑｓのゲート端子が共通に接続されてい
るとともに、各ビット線ＢＬｉにはビット線方向に配置
されている複数の可変論理回路内の対応するメモリセル
の選択用ＭＯＳＦＥＴＱｓのドレイン端子が共通に接続
されている。
【００５６】更に、各ビット線ＢＬｉの他端には、特に
制限されないが、ビット線のハイインピーダンス時すな
わち非選択時にビット線電位がノイズによって変動して
メモリセルに誤ったデータが書き込まれるのを防止する
ため、プルアップ用のＭＯＳＦＥＴＱｐ１，Ｑｐ２が接
続されている。
制限されないが、ビット線のハイインピーダンス時すな
わち非選択時にビット線電位がノイズによって変動して
メモリセルに誤ったデータが書き込まれるのを防止する
ため、プルアップ用のＭＯＳＦＥＴＱｐ１，Ｑｐ２が接
続されている。
【００５７】図１９には、可変配線回路ＳＢ内のメモリ
セルをスタティック型メモリセルで構成しかつ図９〜図
１１のような配置をする場合に好適な可変配線回路の一
部のレイアウトパターン例を示す。また、図２０にその
等価回路を示す。図６に示すような４個の可変配線回路
からなるブロックを構成する場合には、図１２に示され
ているパターンが一点鎖線α−α’に沿って上下対称に
形成され、かつ一点鎖線β−β’に沿って左右対称に形
成される。
セルをスタティック型メモリセルで構成しかつ図９〜図
１１のような配置をする場合に好適な可変配線回路の一
部のレイアウトパターン例を示す。また、図２０にその
等価回路を示す。図６に示すような４個の可変配線回路
からなるブロックを構成する場合には、図１２に示され
ているパターンが一点鎖線α−α’に沿って上下対称に
形成され、かつ一点鎖線β−β’に沿って左右対称に形
成される。
【００５８】図２０と図１５とを比較すれば明らかなよ
うに、可変配線回路と可変論理回路とで一部の回路が類
似しており、図１９のレイアウトパターンによれば、可
変配線回路と可変論理回路とでレイアウトパターンの一
部共通化もしくは援用を図ることができる。図１９のレ
イアウトパターンに、図４に示されているＰチャネルＭ
ＯＳＦＥＴ ＭＰｉおよびＱ１１〜，Ｑ２１，Ｑ３１の
パターンを追加してやれば、図３〜図５に示されている
可変配線回路が得られる。
うに、可変配線回路と可変論理回路とで一部の回路が類
似しており、図１９のレイアウトパターンによれば、可
変配線回路と可変論理回路とでレイアウトパターンの一
部共通化もしくは援用を図ることができる。図１９のレ
イアウトパターンに、図４に示されているＰチャネルＭ
ＯＳＦＥＴ ＭＰｉおよびＱ１１〜，Ｑ２１，Ｑ３１の
パターンを追加してやれば、図３〜図５に示されている
可変配線回路が得られる。
【００５９】図１９において、ＷＬ１，ＷＬ２はワード
線、ＢＬ１，ＢＬ２，ＢＬ３はビット線を示す。また、
Ｍ１が付されているパターンは一層目のメタル層で形成
される導電層、Ｍ２が付されているパターンは二層目の
メタル層で形成される導電層、Ｍ３が付されているパタ
ーンは三層目のメタル層で形成される導電層、ハッチン
グが付されている領域ＬはＭＯＳＦＥＴのソース、ドレ
イン領域となる拡散層、ＩＮＬは入力信号がのる信号
線、ＯＴＬ１〜ＯＴＬ３は出力信号がのる信号線であ
る。
線、ＢＬ１，ＢＬ２，ＢＬ３はビット線を示す。また、
Ｍ１が付されているパターンは一層目のメタル層で形成
される導電層、Ｍ２が付されているパターンは二層目の
メタル層で形成される導電層、Ｍ３が付されているパタ
ーンは三層目のメタル層で形成される導電層、ハッチン
グが付されている領域ＬはＭＯＳＦＥＴのソース、ドレ
イン領域となる拡散層、ＩＮＬは入力信号がのる信号
線、ＯＴＬ１〜ＯＴＬ３は出力信号がのる信号線であ
る。
【００６０】図２１には、可変配線回路内のメモリセル
をヒューズ素子（アンチヒューズ）を用いたメモリセル
で構成しかつ図９〜図１１のような配置をする場合に好
適な可変配線回路のレイアウトパターン例を示す。図２
２にその等価回路を示す。このように可変配線回路内の
メモリセルとしてヒューズ素子を使用した場合、図１２
の可変論理回路内のメモリセルも同様にヒューズ素子で
構成するようにすれば、可変配線回路と可変論理回路と
でレイアウトパターンの一部共通化もしくは援用を図る
ことができる。
をヒューズ素子（アンチヒューズ）を用いたメモリセル
で構成しかつ図９〜図１１のような配置をする場合に好
適な可変配線回路のレイアウトパターン例を示す。図２
２にその等価回路を示す。このように可変配線回路内の
メモリセルとしてヒューズ素子を使用した場合、図１２
の可変論理回路内のメモリセルも同様にヒューズ素子で
構成するようにすれば、可変配線回路と可変論理回路と
でレイアウトパターンの一部共通化もしくは援用を図る
ことができる。
【００６１】図２１において、Ｍ１が付されているパタ
ーンは一層目のメタル層で形成される導電層、Ｍ２が付
されているパターンは二層目のメタル層で形成される導
電層、Ｍ３が付されているパターンは三層目のメタル層
で形成される導電層、ハッチングが付されている領域Ｌ
はＭＯＳＦＥＴのソース、ドレイン領域となる拡散層、
ＦＧが付されているのはポリシリコンゲート電極、ＩＮ
Ｌは入力信号がのる信号線、ＯＴＬ１〜ＯＴＬ３は出力
信号がのる信号線である。また、黒く塗り潰された四角
はアンチヒューズＦ１，Ｆ２，Ｆ３を構成する絶縁膜が
形成されている箇所を示している。
ーンは一層目のメタル層で形成される導電層、Ｍ２が付
されているパターンは二層目のメタル層で形成される導
電層、Ｍ３が付されているパターンは三層目のメタル層
で形成される導電層、ハッチングが付されている領域Ｌ
はＭＯＳＦＥＴのソース、ドレイン領域となる拡散層、
ＦＧが付されているのはポリシリコンゲート電極、ＩＮ
Ｌは入力信号がのる信号線、ＯＴＬ１〜ＯＴＬ３は出力
信号がのる信号線である。また、黒く塗り潰された四角
はアンチヒューズＦ１，Ｆ２，Ｆ３を構成する絶縁膜が
形成されている箇所を示している。
【００６２】図２３には、可変配線回路内のメモリセル
をＦＡＭＯＳ（フローティングゲート・アバランシェＭ
ＯＳＦＥＴ）を用いて構成しかつ図９〜図１１のような
配置をする場合に好適な可変配線回路のレイアウトパタ
ーン例を示す。図２４にその等価回路を示す。このよう
に可変配線回路内のメモリセルとしてＦＡＭＯＳを使用
した場合、図１２の可変論理回路内のメモリセルも同様
にＦＡＭＯＳで構成するようにすれば、可変配線回路と
可変論理回路とでレイアウトパターンの一部共通化もし
くは援用を図ることができる。
をＦＡＭＯＳ（フローティングゲート・アバランシェＭ
ＯＳＦＥＴ）を用いて構成しかつ図９〜図１１のような
配置をする場合に好適な可変配線回路のレイアウトパタ
ーン例を示す。図２４にその等価回路を示す。このよう
に可変配線回路内のメモリセルとしてＦＡＭＯＳを使用
した場合、図１２の可変論理回路内のメモリセルも同様
にＦＡＭＯＳで構成するようにすれば、可変配線回路と
可変論理回路とでレイアウトパターンの一部共通化もし
くは援用を図ることができる。
【００６３】図２３において、符号ＦＮ１，ＦＮ２，Ｆ
Ｎ３が付されている箇所がＦＡＭＯＳの形成されている
部位であり、図示しないが、このＦＡＭＯＳのゲート電
極となるワード線ＷＬ１の下に一層目のポリシリコン層
等からなるフローティングゲートが形成されている。
Ｎ３が付されている箇所がＦＡＭＯＳの形成されている
部位であり、図示しないが、このＦＡＭＯＳのゲート電
極となるワード線ＷＬ１の下に一層目のポリシリコン層
等からなるフローティングゲートが形成されている。
【００６４】以上説明したように、上記実施例は、１ま
たは２以上のメモリセルと、入力端子が同一の信号線に
接続されかつ出力端子が互いに方向の異なる他の信号線
に接続された複数のバッファゲート回路とを備え、上記
メモリセルの記憶情報に基づいて上記バッファゲート回
路が動作状態にされることにより信号が出力側信号線へ
伝送されるように可配線回路を構成したので、信号のレ
ベルダウンがなく次段の回路の動作マージンを低下させ
ることがないとともに、通過可能な回路の数に制限のな
い可変配線回路を得ることができ、その結果、より高機
能で大規模な論理ＬＳＩが実現可能となるという効果が
ある。
たは２以上のメモリセルと、入力端子が同一の信号線に
接続されかつ出力端子が互いに方向の異なる他の信号線
に接続された複数のバッファゲート回路とを備え、上記
メモリセルの記憶情報に基づいて上記バッファゲート回
路が動作状態にされることにより信号が出力側信号線へ
伝送されるように可配線回路を構成したので、信号のレ
ベルダウンがなく次段の回路の動作マージンを低下させ
ることがないとともに、通過可能な回路の数に制限のな
い可変配線回路を得ることができ、その結果、より高機
能で大規模な論理ＬＳＩが実現可能となるという効果が
ある。
【００６５】また、従来の可変配線回路のように信号の
伝達／遮断にトランスファＭＯＳＦＥＴを使用しないで
バッファゲート回路を用いているので、信号伝搬遅延時
間を小さくすることができ、その結果、高速動作可能な
論理ＬＳＩを実現することができるという効果がある。
伝達／遮断にトランスファＭＯＳＦＥＴを使用しないで
バッファゲート回路を用いているので、信号伝搬遅延時
間を小さくすることができ、その結果、高速動作可能な
論理ＬＳＩを実現することができるという効果がある。
【００６６】さらに、上記実施例で説明したように、可
変配線回路を構成するメモリセルと可変論理回路を構成
するメモリセルとに同一タイプのメモリセルを使用すれ
ば、可変配線回路と可変論理回路とに類似性を持たせる
ことができるため、レイアウトパターンを設計する際に
一方の設計データを他方の設計に利用することができ、
レイアウト設計が容易になるという効果がある。
変配線回路を構成するメモリセルと可変論理回路を構成
するメモリセルとに同一タイプのメモリセルを使用すれ
ば、可変配線回路と可変論理回路とに類似性を持たせる
ことができるため、レイアウトパターンを設計する際に
一方の設計データを他方の設計に利用することができ、
レイアウト設計が容易になるという効果がある。
【００６７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば図３
の実施例においては、出力側の信号線を３本としこれに
応じてバッファゲート回路とメモリセルを３組設けてい
るが、出力側の信号線を２本としバッファゲート回路と
メモリセルを２組設けるようにしてもよい。また、図４
において、ＭＯＳＦＥＴ ＭＮｉ，Ｑ１２等と相補的に
オン、オフされるＰチャネルＭＯＳＦＥＴ ＭＰｉ，Ｑ
１１，Ｑ２１，Ｑ３１を設けているが、これらのＭＯＳ
ＦＥＴは、図１２の可変論理回路内のＭＯＳＦＥＴ Ｑ
４と同様にゲート端子が接地点に接続された１つのＰチ
ャネルＭＯＳＦＥＴで置き換えることも可能である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば図３
の実施例においては、出力側の信号線を３本としこれに
応じてバッファゲート回路とメモリセルを３組設けてい
るが、出力側の信号線を２本としバッファゲート回路と
メモリセルを２組設けるようにしてもよい。また、図４
において、ＭＯＳＦＥＴ ＭＮｉ，Ｑ１２等と相補的に
オン、オフされるＰチャネルＭＯＳＦＥＴ ＭＰｉ，Ｑ
１１，Ｑ２１，Ｑ３１を設けているが、これらのＭＯＳ
ＦＥＴは、図１２の可変論理回路内のＭＯＳＦＥＴ Ｑ
４と同様にゲート端子が接地点に接続された１つのＰチ
ャネルＭＯＳＦＥＴで置き換えることも可能である。
【００６８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるプログ
ラマブル論理ＬＳＩに適用した場合について説明した
が、この発明はそれに限定されるものでなく、通常の論
理ＬＳＩにおいてその一部の回路の配線接続を可変にす
る可変配線回路として利用することができる。
なされた発明をその背景となった利用分野であるプログ
ラマブル論理ＬＳＩに適用した場合について説明した
が、この発明はそれに限定されるものでなく、通常の論
理ＬＳＩにおいてその一部の回路の配線接続を可変にす
る可変配線回路として利用することができる。
【００６９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００７０】すなわち、信号のレベルダウンがなく次段
の回路の動作マージンを低下させることがないとともに
通過可能な回路の数に制限のない可変配線回路を得るこ
とができる。
の回路の動作マージンを低下させることがないとともに
通過可能な回路の数に制限のない可変配線回路を得るこ
とができる。
【００７１】また、信号伝搬遅延時間の小さな可変配線
回路を実現し、これを使用した論理ＬＳＩの高速化を図
ることができる。
回路を実現し、これを使用した論理ＬＳＩの高速化を図
ることができる。
【図１】従来の可変配線回路の一例を示す回路図であ
る。
る。
【図２】従来の可変配線回路における信号伝送可能な方
向を示す作用説明図である。
向を示す作用説明図である。
【図３】本発明に係る可変配線回路の第１の実施例を示
す回路図である。
す回路図である。
【図４】図２の実施例の可変配線回路のより具体的な回
路構成例を示す回路図である。
路構成例を示す回路図である。
【図５】図２の実施例の可変配線回路を構成するメモリ
セルとしてスタティック型のものを使用した場合の具体
的な回路構成例を示す回路図である。
セルとしてスタティック型のものを使用した場合の具体
的な回路構成例を示す回路図である。
【図６】上記可変配線回路をプログラマブル論理ＬＳＩ
を構成する要素として使用する場合の好適な構成例を示
す概念図である。
を構成する要素として使用する場合の好適な構成例を示
す概念図である。
【図７】可変配線回路の第２の実施例を示す回路図であ
る。
る。
【図８】図７の実施例の可変配線回路のより具体的な回
路構成例を示す回路図である。
路構成例を示す回路図である。
【図９】本発明に係る可変配線回路および可変論理回路
を用いてプログラマブル論理ＬＳＩを構成する場合の一
実施例を示すユニットの概念図である。
を用いてプログラマブル論理ＬＳＩを構成する場合の一
実施例を示すユニットの概念図である。
【図１０】本発明に係る可変配線回路および可変論理回
路を用いてプログラマブル論理ＬＳＩを構成する場合の
一実施例を示すマクロブロックの概念図である。
路を用いてプログラマブル論理ＬＳＩを構成する場合の
一実施例を示すマクロブロックの概念図である。
【図１１】本発明に係る可変配線回路および可変論理回
路を用いてプログラマブル論理ＬＳＩを構成する場合の
ＬＳＩ全体の概念図である。
路を用いてプログラマブル論理ＬＳＩを構成する場合の
ＬＳＩ全体の概念図である。
【図１２】上記論理ＬＳＩを構成する可変論理回路の一
例（４入力）を示す回路図である。
例（４入力）を示す回路図である。
【図１３】図１２の実施例の可変論理回路をメモリ回路
として使用する場合の入力信号線の接続例を示す回路図
である。
として使用する場合の入力信号線の接続例を示す回路図
である。
【図１４】可変論理回路の他の例（２入力）を示す回路
図である。
図である。
【図１５】可変論理回路内のメモリセルの一例を示す回
路図である。
路図である。
【図１６】可変論理回路内のメモリセルの他の例を示す
回路図である。
回路図である。
【図１７】可変論理回路内のメモリセルのさらに他の例
を示す回路図である。
を示す回路図である。
【図１８】可変論理回路を構成するメモリセルとしてス
タティック型のものを使用した場合における可変論理回
路の具体的な回路の一実施例を示す回路図である。
タティック型のものを使用した場合における可変論理回
路の具体的な回路の一実施例を示す回路図である。
【図１９】可変配線回路内のメモリセルをスタティック
型メモリセルで構成しかつ図９〜図１１のような配置を
する場合に好適な可変配線回路の要部のレイアウトパタ
ーン例を示す平面図である。
型メモリセルで構成しかつ図９〜図１１のような配置を
する場合に好適な可変配線回路の要部のレイアウトパタ
ーン例を示す平面図である。
【図２０】図１９の可変配線回路の等価回路を示す回路
図である。
図である。
【図２１】可変配線回路内のメモリセルをヒューズ素子
を用いて構成しかつ図９〜図１１のような配置をする場
合に好適な可変配線回路の要部のレイアウトパターン例
を示す平面図である。
を用いて構成しかつ図９〜図１１のような配置をする場
合に好適な可変配線回路の要部のレイアウトパターン例
を示す平面図である。
【図２２】図２１の可変論理回路の等価回路を示す回路
図である。
図である。
【図２３】可変配線回路内のメモリセルをＦＡＭＯＳを
用いて構成しかつ図９〜図１１のような配置をする場合
に好適な可変配線回路の要部のレイアウトパターン例を
示す平面図である。
用いて構成しかつ図９〜図１１のような配置をする場合
に好適な可変配線回路の要部のレイアウトパターン例を
示す平面図である。
【図２４】図２３の可変論理回路の等価回路を示す回路
図である。
図である。
ＳＢ 可変配線回路 ＭＣ１〜ＭＣ３，ＭＣｉ メモリセル Ｇ１，Ｇ２，Ｇ３ バッファゲート回路 ＩＮＬ 入力信号線 ＯＴＬ１〜ＯＴＬ３ 出力信号線 Ｌ１，Ｌ２ 信号線 ＷＬ ワード線 ＢＬ ビット線 ＧＳＢ 遠隔用可変配線回路 ＬＳＢ 近接用可変配線回路 ＭＣ１，ＭＣ２，ＭＣ３ メモリセル ＬＣＢ 可変論理回路 ＵＮＴ ユニット ＭＢＬ マクロブロック ＳＰ 配線形成領域 ＹＡＲ 入出力回路およびワード線選択回路の配置領域 ＸＡＲ 入出力回路、ビット線選択回路および書き込み
回路の配置領域
回路の配置領域
Claims (12)
- 【請求項１】 １または２以上のメモリセルと、入力端
子が同一の信号線に接続されかつ出力端子が互いに方向
の異なる他の信号線に接続された複数のバッファゲート
回路とを備え、上記メモリセルの記憶情報に基づいて上
記バッファゲート回路が動作状態にされることにより信
号が出力側信号線へ伝送されるように構成されてなるこ
とを特徴とする可変配線回路。 - 【請求項２】 上記バッファゲート回路は電源電圧端子
と接地点との間に直列形態に接続された２個のＰチャネ
ルＭＯＳＦＥＴおよび２個のＮチャネルＭＯＳＦＥＴと
からなり、上記ＰチャネルＭＯＳＦＥＴの一方および上
記ＮチャネルＭＯＳＦＥＴの一方のゲート端子には入力
信号が供給され、他方のＭＯＳＦＥＴのゲート端子には
上記メモリセルの記憶情報に応じた相補的な信号が供給
されるように構成されてなることを特徴とする請求項１
に記載の可変配線回路。 - 【請求項３】 上記メモリセルはスタティック型メモリ
セルからなり、該メモリセルを選択するための選択信号
線とメモリセルへ書き込むべきデータを供給するための
データ信号線とが互いに直交する方向に配設されてなる
ことを特徴とする請求項１または２に記載の可変配線回
路。 - 【請求項４】 複数の論理回路を備え、各論理回路の周
囲に請求項１、２または３に記載の可変配線回路がそれ
ぞれ配置されてなることを特徴とする論理集積回路。 - 【請求項５】 上記論理回路の周囲に配置された可変配
線回路には、比較的離れた位置に配置されている論理回
路と接続する遠隔用可変配線回路および比較的近傍に配
置されている論理回路と接続する近接用可変配線回路が
配置されていることを特徴とする請求項４に記載の論理
集積回路。 - 【請求項６】 上記論理回路は、メモリセルと、このメ
モリセルの記憶情報にしたがってオン状態またはオフ状
態が決定される１または２以上の第１トランジスタと、
該第１トランジスタと直列に接続され入力信号によって
オンまたはオフされる第２トランジスタと、上記第１お
よび第２トランジスタの状態に応じた電位を発生する第
３トランジスタと、発生された電位を選択信号に応じて
出力端子に伝達もしくは遮断する伝送手段とにより構成
された可変論理回路からなることを特徴とする請求項４
または５に記載の論理集積回路。 - 【請求項７】 上記メモリセルおよび第１トランジスタ
をそれぞれ偶数個備えるとともに上記第３トランジスタ
は上記第１トランジスタの半数とされ、第１トランジス
タは２個ずつ対をなして上記第３トランジスタの一つに
それぞれ共通に接続されてなることを特徴とする請求項
６に記載の論理集積回路。 - 【請求項８】 上記対をなす第１トランジスタのそれぞ
れに直列接続された第２トランジスタのうち一方には入
力信号がまた他方には入力信号の反転信号が供給される
ように構成されてなることを特徴とする請求項７に記載
の論理集積回路。 - 【請求項９】 上記第１および第２トランジスタはＮチ
ャネルＭＯＳＦＥＴからなり、上記第３トランジスタは
ＰチャネルＭＯＳＦＥＴからなることを特徴とする請求
項６、７または８に記載の論理集積回路。 - 【請求項１０】 上記第３トランジスタのゲート端子に
は接地電位が印加されて負荷抵抗として作用するように
構成されてなることを特徴とする請求項９に記載の論理
集積回路。 - 【請求項１１】 上記第３トランジスタは直列形態の２
個のＰチャネルＭＯＳＦＥＴからなり、これらのＭＯＳ
ＦＥＴのゲート端子には対応するメモリセルの記憶情報
に応じた電圧が印加されるように構成されてなることを
特徴とする請求項９に記載の論理集積回路。 - 【請求項１２】 上記メモリセルはスタティック型メモ
リセルからなり、該メモリセルを選択するための選択信
号線とメモリセルへ書き込むべきデータを供給するため
のデータ信号線とが互いに直交する方向に配設されてな
ることを特徴とする請求項６、７、８、９、１０または
１１に記載の論理集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7237322A JPH0983349A (ja) | 1995-09-14 | 1995-09-14 | 可変配線回路およびこれを用いた論理集積回路 |
| TW085110635A TW338220B (en) | 1995-09-14 | 1996-08-31 | Variable wiring circuits and the semiconductor circuit using the variable wiring circuit |
| KR1019960039287A KR970017625A (ko) | 1995-09-14 | 1996-09-11 | 가변 배선회로 및 이것을 사용한 반도체집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7237322A JPH0983349A (ja) | 1995-09-14 | 1995-09-14 | 可変配線回路およびこれを用いた論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0983349A true JPH0983349A (ja) | 1997-03-28 |
Family
ID=17013659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7237322A Pending JPH0983349A (ja) | 1995-09-14 | 1995-09-14 | 可変配線回路およびこれを用いた論理集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH0983349A (ja) |
| KR (1) | KR970017625A (ja) |
| TW (1) | TW338220B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8525251B2 (en) | 2009-03-26 | 2013-09-03 | Kabushiki Kaisha Toshiba | Nonvolatile programmable logic switch |
-
1995
- 1995-09-14 JP JP7237322A patent/JPH0983349A/ja active Pending
-
1996
- 1996-08-31 TW TW085110635A patent/TW338220B/zh active
- 1996-09-11 KR KR1019960039287A patent/KR970017625A/ko not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8525251B2 (en) | 2009-03-26 | 2013-09-03 | Kabushiki Kaisha Toshiba | Nonvolatile programmable logic switch |
| JP5289559B2 (ja) * | 2009-03-26 | 2013-09-11 | 株式会社東芝 | 不揮発性プログラマブルロジックスイッチ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970017625A (ko) | 1997-04-30 |
| TW338220B (en) | 1998-08-11 |
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