JPH0983379A - パルス密度変調器 - Google Patents
パルス密度変調器Info
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- JPH0983379A JPH0983379A JP26344995A JP26344995A JPH0983379A JP H0983379 A JPH0983379 A JP H0983379A JP 26344995 A JP26344995 A JP 26344995A JP 26344995 A JP26344995 A JP 26344995A JP H0983379 A JPH0983379 A JP H0983379A
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- 239000003990 capacitor Substances 0.000 claims description 5
- 230000001934 delay Effects 0.000 claims description 2
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- 238000001914 filtration Methods 0.000 claims description 2
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Abstract
(57)【要約】
【課題】 ＰＤＭコ−ドの増加にともなって増加するア
ナログ量の値をＰＤＭコ−ドＮＯ．に比例させる。 【解決手段】 マルチビットデジタル信号を受けてシン
グルビットデジタル信号を出力するパルス密度変調回路
と、前記シングルビットデジタル信号のデュテイサイク
ルを変更して出力するデュテイ調整回路とでパルス密度
変調器を構成した。
ナログ量の値をＰＤＭコ−ドＮＯ．に比例させる。 【解決手段】 マルチビットデジタル信号を受けてシン
グルビットデジタル信号を出力するパルス密度変調回路
と、前記シングルビットデジタル信号のデュテイサイク
ルを変更して出力するデュテイ調整回路とでパルス密度
変調器を構成した。
Description
【０００１】
【産業上の利用分野】本発明は例えばベ−スバンド信号
に関連ずけられたパラレルのデジタル信号をシリアルの
デジタル信号に変換するパルス密度変調（ＰＤＭ）器に
関し、特にパルス密度変調後にＤ／Ａ変換した際のアナ
ログレベル（直流電圧）の直線性を改善したパルス密度
変調器に関する。
に関連ずけられたパラレルのデジタル信号をシリアルの
デジタル信号に変換するパルス密度変調（ＰＤＭ）器に
関し、特にパルス密度変調後にＤ／Ａ変換した際のアナ
ログレベル（直流電圧）の直線性を改善したパルス密度
変調器に関する。
【０００２】
【従来の技術】符号分割拡散（ＣＤＭＡ）方式を用いた
携帯電話や自動車電話では、ベ−スバンド信号に基ずく
デジタル信号をアナログ回路の各種制御、例えばＡＧＣ
やＡ／Ｄ変換回路のオフセット電圧制御等に使用してい
る。このデジタル信号は複数レベルのアナログ量に対応
すべく重みづけされている。このようなデジタル信号を
発生するのがパルス密度変調器であり、例えば、パラレ
ルの８ビット（マルチビット）のデジタル信号（２５６
通りある）を入力し、出力にシリアルの（シングルビッ
ト）デジタル信号を得るものである。そしてシリアルデ
ジタル信号はＤ／Ａ変換回路により２５６通りのアナロ
グ量（即ち直流電圧）に変換され、これによってＡＧＣ
等の制御が行われる。
携帯電話や自動車電話では、ベ−スバンド信号に基ずく
デジタル信号をアナログ回路の各種制御、例えばＡＧＣ
やＡ／Ｄ変換回路のオフセット電圧制御等に使用してい
る。このデジタル信号は複数レベルのアナログ量に対応
すべく重みづけされている。このようなデジタル信号を
発生するのがパルス密度変調器であり、例えば、パラレ
ルの８ビット（マルチビット）のデジタル信号（２５６
通りある）を入力し、出力にシリアルの（シングルビッ
ト）デジタル信号を得るものである。そしてシリアルデ
ジタル信号はＤ／Ａ変換回路により２５６通りのアナロ
グ量（即ち直流電圧）に変換され、これによってＡＧＣ
等の制御が行われる。
【０００３】図４に、従来用いられている構成を示す。
図４に於いて１はベ−スバンド回路、２はマイクロコン
ピュ−タを含む制御回路、３はパルス密度変調回路であ
る。パルス密度変調回路３は例えば米国特許第５,３３
７,３３８号に示されている如くカウンタとコンパレ−
タを用いる構成が公知である。
図４に於いて１はベ−スバンド回路、２はマイクロコン
ピュ−タを含む制御回路、３はパルス密度変調回路であ
る。パルス密度変調回路３は例えば米国特許第５,３３
７,３３８号に示されている如くカウンタとコンパレ−
タを用いる構成が公知である。
【０００４】電話機の受信部で受信された信号はベ−ス
バンド回路で信号処理された後次の制御回路２に入力さ
れる。制御回路２はベ−スバンド回路からの信号を例え
ばビットエラ−の判定を行い、送受信機のＡＧＣのた
め、パラレルの８ビットのデジタル信号を出力する。こ
のパラレルの８ビットデジタル信号は２５６階調の制御
のため次のパルス密度変調回路でシリアル２５６ビット
のデジタル信号に変換される。このシリアルデジタル信
号は２５６ビットを１周期（Ｔ）として繰り返し発生さ
れる。そして、入力されたパラレル８ビットのデジタル
信号に対応して２５６通りに重みづけられた出力がえら
れる。
バンド回路で信号処理された後次の制御回路２に入力さ
れる。制御回路２はベ−スバンド回路からの信号を例え
ばビットエラ−の判定を行い、送受信機のＡＧＣのた
め、パラレルの８ビットのデジタル信号を出力する。こ
のパラレルの８ビットデジタル信号は２５６階調の制御
のため次のパルス密度変調回路でシリアル２５６ビット
のデジタル信号に変換される。このシリアルデジタル信
号は２５６ビットを１周期（Ｔ）として繰り返し発生さ
れる。そして、入力されたパラレル８ビットのデジタル
信号に対応して２５６通りに重みづけられた出力がえら
れる。
【０００５】例えば、第１番目に重みづけられたシリア
ルデジタル信号は２５６ビットのうちの第１番目のロジ
ック値が"１"で、第２番目以降のロジック値が全て"０"
となり、２５７番目即ち次の周期の第１ビットが再びロ
ジック値"１"となるような信号となる。（これをＰＤＭ
コ−ド１とする。）以下同様にＰＤＭコ−ドが１っ増加
する毎にロジック値"１"が増加し、ＰＤＭコ−ド２５６
では２５６ビット全てのロジック値が"１"となる。ＰＤ
Ｍコ−ドＮＯ．に対するロジック値"１"の位置の関係は
このシリアルデジタル信号をアナログ（直流電圧）に変
換した場合のリップル等を考慮して決定される。直流電
圧への変換はＤ／Ａ変換回路４よりおこなわれる。
ルデジタル信号は２５６ビットのうちの第１番目のロジ
ック値が"１"で、第２番目以降のロジック値が全て"０"
となり、２５７番目即ち次の周期の第１ビットが再びロ
ジック値"１"となるような信号となる。（これをＰＤＭ
コ−ド１とする。）以下同様にＰＤＭコ−ドが１っ増加
する毎にロジック値"１"が増加し、ＰＤＭコ−ド２５６
では２５６ビット全てのロジック値が"１"となる。ＰＤ
Ｍコ−ドＮＯ．に対するロジック値"１"の位置の関係は
このシリアルデジタル信号をアナログ（直流電圧）に変
換した場合のリップル等を考慮して決定される。直流電
圧への変換はＤ／Ａ変換回路４よりおこなわれる。
【０００６】ここでパルス密度変調回路３からのシリア
ル２５６ビットのデジタル信号の各ＰＤＭコ−ドとこれ
をアナログに変換して得られる直流電圧との理想的な関
係について説明する。図５乃至図７はそれぞれＰＤＭコ
−ド１、１２８、２５６の場合のパルス密度変調回路３
の出力信号（各図の(a)）とアナログ変換された直流電
圧（各図の(b)）を示す。図５はＰＤＭコ−ドが１の場
合で第１ビット目のロジック値が"１"で第２ビット以後
２５６ビットまで"０"の場合でありこの場合は直流電圧
はＥ／２５６となる（ロジック値"１"の電圧をＥとす
る）。また、図６はＰＤＭコ−ドが１２８の場合で、奇
数ビットのロジック値が"１"で偶数ビットのロジック値
が"０"の場合でこの場合は直流電圧はＥ／２となる。さ
らに図７はＰＤＭコ−ドが２５６の場合で、２５６ビッ
トの全てのロジック値が"１"でこの場合の直流電圧はＥ
となる。なお、図５乃至図７でＴは２５６ビットに要す
る時間を示しシリアルデジタル信号はＴを周期として繰
り返し出力される。
ル２５６ビットのデジタル信号の各ＰＤＭコ−ドとこれ
をアナログに変換して得られる直流電圧との理想的な関
係について説明する。図５乃至図７はそれぞれＰＤＭコ
−ド１、１２８、２５６の場合のパルス密度変調回路３
の出力信号（各図の(a)）とアナログ変換された直流電
圧（各図の(b)）を示す。図５はＰＤＭコ−ドが１の場
合で第１ビット目のロジック値が"１"で第２ビット以後
２５６ビットまで"０"の場合でありこの場合は直流電圧
はＥ／２５６となる（ロジック値"１"の電圧をＥとす
る）。また、図６はＰＤＭコ−ドが１２８の場合で、奇
数ビットのロジック値が"１"で偶数ビットのロジック値
が"０"の場合でこの場合は直流電圧はＥ／２となる。さ
らに図７はＰＤＭコ−ドが２５６の場合で、２５６ビッ
トの全てのロジック値が"１"でこの場合の直流電圧はＥ
となる。なお、図５乃至図７でＴは２５６ビットに要す
る時間を示しシリアルデジタル信号はＴを周期として繰
り返し出力される。
【０００７】
【発明が解決しようとする課題】ところで、図５(b)、
図６(b)、図７(b)に示した直流電圧は各ＰＤＭコ−ドに
於けるロジック値"１"を表すパルスの立ち上がり時間及
び立ち下がり時間が無視出来る理想的な条件で動作した
場合に得られるものであり、実際にはデジタル回路にお
けるストレ−容量や線路インダクタンスの影響により立
ち上がり時間や立ち下がり時間が無視出来ず、特に、ス
イッチング素子がＯＮまたはＯＦＦした時の出力インピ
−ダンスの違いのため立ち上がり時間の影響が無視でき
なくなる。そのため、ＰＤＭコ−ドの変化によりロジッ
ク値が"０"から"１"に変化する場合に、次に続くロジッ
ク値が"０"である場合と"１"である場合とでは"１"に変
化したロジック値によるアナログ変換された直流電圧の
値が異なってくる。
図６(b)、図７(b)に示した直流電圧は各ＰＤＭコ−ドに
於けるロジック値"１"を表すパルスの立ち上がり時間及
び立ち下がり時間が無視出来る理想的な条件で動作した
場合に得られるものであり、実際にはデジタル回路にお
けるストレ−容量や線路インダクタンスの影響により立
ち上がり時間や立ち下がり時間が無視出来ず、特に、ス
イッチング素子がＯＮまたはＯＦＦした時の出力インピ
−ダンスの違いのため立ち上がり時間の影響が無視でき
なくなる。そのため、ＰＤＭコ−ドの変化によりロジッ
ク値が"０"から"１"に変化する場合に、次に続くロジッ
ク値が"０"である場合と"１"である場合とでは"１"に変
化したロジック値によるアナログ変換された直流電圧の
値が異なってくる。
【０００８】例えば、図８はロジック値が"１"、"
０"、"１"の場合を示すが、第１番目と第３番目のロジ
ック値"１"に於いてはパルスが完全に立ち上がるには時
間 Ｔrを要する。従ってこのロジック値"１"による（１
ケのパルスの）アナログ量（直流電圧）の増加分（図８
の(a)の右上がり斜線の部分）はパルスの高さをＥとし
た場合Ｅ／２５６よりも小さく、図９の点線で示す様に
Ｅ１の値となる。この関係はＰＤＭコ−ドが１２８にな
るまで続く。しかし、ＰＤＭコ−ドが１２８を越えると
ロジック値"１"の前にあったロジック値"０"が"１"に変
化して"１"が連続する部分が出てくる。例えばロジック
値が"１"、"０"、"１"から"１"、"１"、"１"となった図
８(b)の場合、第３番目のロジック値"１"のパルスの立
ち上がり時に欠落していた部分が、２番目のロジック値
０が"１"に変化して連続することによってアナログ量に
加算されるためにＰＤＭコ−ドが１っ増加する毎に増加
するアナログ量はＥ／２５６よりも大きなＥ２となる
（図８(b)の右下がり斜線の部分）。
０"、"１"の場合を示すが、第１番目と第３番目のロジ
ック値"１"に於いてはパルスが完全に立ち上がるには時
間 Ｔrを要する。従ってこのロジック値"１"による（１
ケのパルスの）アナログ量（直流電圧）の増加分（図８
の(a)の右上がり斜線の部分）はパルスの高さをＥとし
た場合Ｅ／２５６よりも小さく、図９の点線で示す様に
Ｅ１の値となる。この関係はＰＤＭコ−ドが１２８にな
るまで続く。しかし、ＰＤＭコ−ドが１２８を越えると
ロジック値"１"の前にあったロジック値"０"が"１"に変
化して"１"が連続する部分が出てくる。例えばロジック
値が"１"、"０"、"１"から"１"、"１"、"１"となった図
８(b)の場合、第３番目のロジック値"１"のパルスの立
ち上がり時に欠落していた部分が、２番目のロジック値
０が"１"に変化して連続することによってアナログ量に
加算されるためにＰＤＭコ−ドが１っ増加する毎に増加
するアナログ量はＥ／２５６よりも大きなＥ２となる
（図８(b)の右下がり斜線の部分）。
【０００９】従って、各ＰＤＭコ−ドでの直流電圧は図
１０の点線の如くＰＤＭコ−ド１２８までは理想状態の
値（実線）よりも小さく、ＰＤＭコ−ド１２９以後は増
加分（傾斜）が大きくなってＰＤＭコ−ド２５６で正規
の値となる。このため従来のパルス密度変調回路を用い
てＡＧＣ制御をしようとした場合に正確な制御ができな
いという問題が発生していた。
１０の点線の如くＰＤＭコ−ド１２８までは理想状態の
値（実線）よりも小さく、ＰＤＭコ−ド１２９以後は増
加分（傾斜）が大きくなってＰＤＭコ−ド２５６で正規
の値となる。このため従来のパルス密度変調回路を用い
てＡＧＣ制御をしようとした場合に正確な制御ができな
いという問題が発生していた。
【００１０】このような問題を解決する手段としてパル
スの立ち上がり時間の極めて早い高速のロジック回路で
構成したパルス密度変調回路を用いることが考えられる
が装置が高価になるので現実的ではない。本発明の目的
は上記の問題を解決するものであり簡単な回路の付加
で、ＰＤＭコ−ドの増加にともなって増加するアナログ
量の値を完全にＰＤＭコ−ドＮＯ．に比例させることに
ある。
スの立ち上がり時間の極めて早い高速のロジック回路で
構成したパルス密度変調回路を用いることが考えられる
が装置が高価になるので現実的ではない。本発明の目的
は上記の問題を解決するものであり簡単な回路の付加
で、ＰＤＭコ−ドの増加にともなって増加するアナログ
量の値を完全にＰＤＭコ−ドＮＯ．に比例させることに
ある。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に本発明に於いてはマルチビットデジタル信号を受けて
シングルビットデジタル信号を出力するパルス密度変調
回路と、前記シングルビットデジタル信号のデュテイサ
イクルを変更して出力するデュテイ調整回路とからパル
ス密度変調器を構成した。
に本発明に於いてはマルチビットデジタル信号を受けて
シングルビットデジタル信号を出力するパルス密度変調
回路と、前記シングルビットデジタル信号のデュテイサ
イクルを変更して出力するデュテイ調整回路とからパル
ス密度変調器を構成した。
【００１２】また、本発明に於いてはデュテイ調整回路
を遅延回路と論理和回路から構成し前記遅延回路は前記
シングルビットデジタル信号を所定時間遅延して前記論
理和回路の一方の入力端に供給し、前記シングルビット
デジタル信号は前記論理和回路の他方の入力端に供給さ
れるようにした。また、本発明に於いては前記遅延回路
を抵抗とコンデンサとから構成し、抵抗を可変抵抗とし
た。更に、本発明に於いては前記デュテイ調整回路から
のシングルビットデジタル信号をフィルタするフィルタ
手段を設け、このフィルタ手段をＤ／Ａ変換回路または
ロ−パスフィルタとした。
を遅延回路と論理和回路から構成し前記遅延回路は前記
シングルビットデジタル信号を所定時間遅延して前記論
理和回路の一方の入力端に供給し、前記シングルビット
デジタル信号は前記論理和回路の他方の入力端に供給さ
れるようにした。また、本発明に於いては前記遅延回路
を抵抗とコンデンサとから構成し、抵抗を可変抵抗とし
た。更に、本発明に於いては前記デュテイ調整回路から
のシングルビットデジタル信号をフィルタするフィルタ
手段を設け、このフィルタ手段をＤ／Ａ変換回路または
ロ−パスフィルタとした。
【００１３】
【作用】上記手段によればロジック値"１"の時間幅は広
くなり"０"の幅は狭くなりこれによりロジック値"１"よ
るアナログ量（直流電圧）の値とロジック値"１"の前
の"０"が"１"に変化したときのアナログ量（直流電圧）
の値とが等しくなる。
くなり"０"の幅は狭くなりこれによりロジック値"１"よ
るアナログ量（直流電圧）の値とロジック値"１"の前
の"０"が"１"に変化したときのアナログ量（直流電圧）
の値とが等しくなる。
【００１４】
【実施例】本発明の実施例を図面に従って説明する。図
１は本発明によるパルス密度変調器の構成を示し、図２
は特徴部分の具体回路を示す。図１で、３、４はそれぞ
れ従来と同じパルス密度変調回路及びＤ／Ａ変換回路、
５は本発明の特徴であるデュテイ調整回路である。パル
ス密度変調回路３とデュテイ調整回路５とでパルス密度
変調器を構成している。図２は、図１おけるデュテイ調
整回路５の具体回路で、７は論理和回路（ＯＲ回路）、
８は可変抵抗９及びコンデンサ１０とからなる積分回路
である。Ｄ／Ａ変換回路４の代わりにロ−パスフィルタ
または積分回路を用いる事もできる。
１は本発明によるパルス密度変調器の構成を示し、図２
は特徴部分の具体回路を示す。図１で、３、４はそれぞ
れ従来と同じパルス密度変調回路及びＤ／Ａ変換回路、
５は本発明の特徴であるデュテイ調整回路である。パル
ス密度変調回路３とデュテイ調整回路５とでパルス密度
変調器を構成している。図２は、図１おけるデュテイ調
整回路５の具体回路で、７は論理和回路（ＯＲ回路）、
８は可変抵抗９及びコンデンサ１０とからなる積分回路
である。Ｄ／Ａ変換回路４の代わりにロ−パスフィルタ
または積分回路を用いる事もできる。
【００１５】そして、パルス密度変調回路３からの出力
は論理和回路７の一方の入力端に入力されるとともに可
変抵抗９を直列に介して論理和回路の他方に入力され
る。そして、論理和回路７の他方の入力端と接地間にコ
ンデンサ１０が接続されている。このように接続された
デュテイ調整回路５にＰＤＭ変調回路３からのシリアル
デ−タが入力されたときの動作を以下に説明する。
は論理和回路７の一方の入力端に入力されるとともに可
変抵抗９を直列に介して論理和回路の他方に入力され
る。そして、論理和回路７の他方の入力端と接地間にコ
ンデンサ１０が接続されている。このように接続された
デュテイ調整回路５にＰＤＭ変調回路３からのシリアル
デ−タが入力されたときの動作を以下に説明する。
【００１６】図３はデュテイ調整回路５におけるシリア
ルデ−タの入力波形をしめす。図３で、(a)はパルス密
度変調回路３からデュテイ調整回路５の論理和回路の一
方の入力端に入力された波形を示し、一例としてロジッ
ク値"１"、"０"、"１"の３ビット分を示している。そし
て、ロジック値"１"、"０"、"１"それぞれのデュテイは
全て等しいＴdとなっている。このシリアルデ−タは積
分回路８を介して論理和回路７の他方の入力端に入力さ
れる。この波形は(b)に示されるように積分回路８によ
って(a)に示す波形から 時間△t だけ遅延して論理和回
路７の他方の入力端に入力される。上記の(a)、(b)の波
形が入力された論理和回路７からは同図(c)の如くロジ
ック値"１"の時間がＴdよりも長いＴ1、ロジック値"０"
の時間がＴdよりも短いＴ2となりデュテイ比が変わった
信号として出力される。
ルデ−タの入力波形をしめす。図３で、(a)はパルス密
度変調回路３からデュテイ調整回路５の論理和回路の一
方の入力端に入力された波形を示し、一例としてロジッ
ク値"１"、"０"、"１"の３ビット分を示している。そし
て、ロジック値"１"、"０"、"１"それぞれのデュテイは
全て等しいＴdとなっている。このシリアルデ−タは積
分回路８を介して論理和回路７の他方の入力端に入力さ
れる。この波形は(b)に示されるように積分回路８によ
って(a)に示す波形から 時間△t だけ遅延して論理和回
路７の他方の入力端に入力される。上記の(a)、(b)の波
形が入力された論理和回路７からは同図(c)の如くロジ
ック値"１"の時間がＴdよりも長いＴ1、ロジック値"０"
の時間がＴdよりも短いＴ2となりデュテイ比が変わった
信号として出力される。
【００１７】この場合Ｔ1+Ｔ2=２Ｔdとなるが、Ｔ1、Ｔ
2の時間は積分回路８の時定数を変えることで調整でき
る。本実施例では抵抗９の値を可変することで時定数を
変えることができる。そしてＴ1、Ｔ2を適宜設定するこ
とにより第１番目のロジック値"１"に右上がり斜線で示
される面積と、第２番目のロジック値"０"が１に変化し
たときに増加する右下がり斜線で示される面積を等しく
することができる。このように調整されたデュテイ調整
回路を用いることによりＰＤＭコ−ドが１２８まではロ
ジック値"１"によるアナログ量の増分をＥ／２５６に等
しくすることができまた、ＰＤＭコ−ドが１２９から２
５６までの間でロジック値"０"が１に変化した時のパル
ス１ケによるアナログ量の増分もＥ／２５６に等しくす
ることができる。この様子を示したのが図９、図１０の
実線である。図１０からＰＤＭコ−ドの増加に対するア
ナログ量に変換された直流電圧は直線的に変化すること
がわかる。
2の時間は積分回路８の時定数を変えることで調整でき
る。本実施例では抵抗９の値を可変することで時定数を
変えることができる。そしてＴ1、Ｔ2を適宜設定するこ
とにより第１番目のロジック値"１"に右上がり斜線で示
される面積と、第２番目のロジック値"０"が１に変化し
たときに増加する右下がり斜線で示される面積を等しく
することができる。このように調整されたデュテイ調整
回路を用いることによりＰＤＭコ−ドが１２８まではロ
ジック値"１"によるアナログ量の増分をＥ／２５６に等
しくすることができまた、ＰＤＭコ−ドが１２９から２
５６までの間でロジック値"０"が１に変化した時のパル
ス１ケによるアナログ量の増分もＥ／２５６に等しくす
ることができる。この様子を示したのが図９、図１０の
実線である。図１０からＰＤＭコ−ドの増加に対するア
ナログ量に変換された直流電圧は直線的に変化すること
がわかる。
【００１８】
【発明の効果】以上のように本発明のパルス密度変調器
においてはパルス密度変調回路にデュテイ調整回路を接
続することによりロジック値１"の"パルスの立ち上がり
時間の存在によって発生する直流電圧の誤差を補正でき
るのでＰＤＭコ−ドの増加にたいする直流電圧の増加が
直線的に変化させることができる。このためＡＧＣ等の
制御を正確に行うことができる。また、本発明によれ
ば、高速で高価なロジック回路を用いる必要がない。
においてはパルス密度変調回路にデュテイ調整回路を接
続することによりロジック値１"の"パルスの立ち上がり
時間の存在によって発生する直流電圧の誤差を補正でき
るのでＰＤＭコ−ドの増加にたいする直流電圧の増加が
直線的に変化させることができる。このためＡＧＣ等の
制御を正確に行うことができる。また、本発明によれ
ば、高速で高価なロジック回路を用いる必要がない。
【図１】本発明によるパルス密度変調器の実施例を示す
構成図である。
構成図である。
【図２】本発明によるパルス密度変調器の主要部の具体
構成を示す回路図である。
構成を示す回路図である。
【図３】本発明によるパルス密度変調器の主要部の動作
説明図である。
説明図である。
【図４】従来のパルス密度変調器を含む受信機の一部の
構成図である。
構成図である。
【図５】パルス密度変調器の理想的な動作の説明図であ
る。
る。
【図６】パルス密度変調器の理想的な動作の説明図であ
る。
る。
【図７】パルス密度変調器の理想的な動作の説明図であ
る。
る。
【図８】従来のパルス密度変調器の動作説明図である。
【図９】パルス密度変調器におけるＰＤＭコ−ドと直流
電圧との関係の説明図である。
電圧との関係の説明図である。
【図１０】パルス密度変調器におけるＰＤＭコ−ドと直
流電圧との関係の説明図である。
流電圧との関係の説明図である。
１ ベ−スバンド回路 ２ 制御回路 ３ パルス密度変調回路 ４ Ｄ／Ａ変換回路 ５ デュテイ調整回路 ６ パルス密度変調器 ７ 論理和回路 ８ 積分回路 ９ 可変抵抗 １０ コンデンサ
Claims (7)
- 【請求項１】 マルチビットデジタル信号を受けてシン
グルビットデジタル信号を出力するパルス密度変調手段
と、前記シングルビットデジタル信号のパルス幅を変更
して出力するデュテイ調整手段とからなることを特徴と
するパルス密度変調器。 - 【請求項２】 前記デュテイ調整手段は遅延回路と論理
和回路とから構成され、前記遅延回路は前記シングルビ
ットデジタル信号を所定時間遅延して前記論理和回路の
一方の入力端に供給し、且つ前記シングルビットデジタ
ル信号は前記論理和回路の他方の入力端に供給されるこ
とを特徴とする請求項１記載のパルス密度変調器。 - 【請求項３】 前記遅延回路は抵抗とコンデンサとから
構成される積分回路であることを特徴とする請求項２記
載のパルス密度変調器。 - 【請求項４】 前記抵抗は可変抵抗であることを特徴と
する請求項３記載のパルス密度変調回路。 - 【請求項５】 前記パルス密度変調器は前記デュテイ調
整手段からのシングルビットデジタル信号をフィルタす
るフィルタ手段を含むことを特徴とする請求項１乃至請
求項４のいずれかに記載のパルス密度変調器。 - 【請求項６】 前記フィルタ手段はＤ／Ａ変換回路であ
ることを特徴とする請求項５記載のパルス密度変調器。 - 【請求項７】 前記フィルタ手段はロ−パスフィルタで
あることを特徴とする請求項５記載のパルス密度変調
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26344995A JPH0983379A (ja) | 1995-09-18 | 1995-09-18 | パルス密度変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26344995A JPH0983379A (ja) | 1995-09-18 | 1995-09-18 | パルス密度変調器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0983379A true JPH0983379A (ja) | 1997-03-28 |
Family
ID=17389672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26344995A Withdrawn JPH0983379A (ja) | 1995-09-18 | 1995-09-18 | パルス密度変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0983379A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000038210A (ko) * | 1998-12-04 | 2000-07-05 | 윤종용 | 무조정 주파수 복조기 |
| JP2005073258A (ja) * | 2003-08-21 | 2005-03-17 | Curitel Communications Inc | Ｇｐｓ受信感度の測定方法及びｇｐｓ受信感度測定機能付き移動通信端末機 |
| KR100925364B1 (ko) * | 2007-02-13 | 2009-11-09 | 주식회사 하이닉스반도체 | 듀티 비를 보정하기 위한 클럭 변조 회로, 및 이를포함하는 스펙트럼 확산 클럭 발생 장치 |
-
1995
- 1995-09-18 JP JP26344995A patent/JPH0983379A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000038210A (ko) * | 1998-12-04 | 2000-07-05 | 윤종용 | 무조정 주파수 복조기 |
| JP2005073258A (ja) * | 2003-08-21 | 2005-03-17 | Curitel Communications Inc | Ｇｐｓ受信感度の測定方法及びｇｐｓ受信感度測定機能付き移動通信端末機 |
| KR100925364B1 (ko) * | 2007-02-13 | 2009-11-09 | 주식회사 하이닉스반도체 | 듀티 비를 보정하기 위한 클럭 변조 회로, 및 이를포함하는 스펙트럼 확산 클럭 발생 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020702 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040726 |