JPH0983532A - Ａｔｍ方式の同報出力装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数の出力ハイウェイ用の共通バッファを備
えたＡＴＭ方式の同報出力装置に関し、アドレスメモリ
の記憶容量の減少を課題とする。 【解決手段】 同一セルの主信号を、指定された複数の
出力ハイウェイへ出力しようとする場合に、特定手段６
により、最後に出力される出力ハイウェイの識別符号
を、この主信号が記憶されたバッファメモリ１のアドレ
ス値とともに特定出力ハイウェイ記憶手段７に予め記憶
する。アドレス値読出手段８および主信号読出手段９に
よりバッファメモリ１からこの主信号が読み出されて、
複数の指定出力ハイウェイのいずれかに出力される度
に、この特定出力ハイウェイ記憶手段７を参照し、同一
の出力ハイウェイが記憶されていたら、空きアドレス認
定手段１０により、主信号が、指定された全部の出力ハ
イウェイへ出力されたと判断し、バッファメモリ１によ
る当該主信号の記憶保持を終了する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＡＴＭ方式の同報
出力装置に関し、特に、複数の出力ハイウェイ用の共通
バッファを備えたＡＴＭ方式の同報出力装置に関する。
本発明はＡＴＭスイッチやＡＴＭ分離装置に適用可能で
ある。

【０００２】低速から高速までの全ての情報をセルと呼
ばれる固定長のパケットに変換し、行き先を示すヘッダ
を付けて伝送する非同期転送モード（Asynchronous Tra
nsfer Mode，以下「ＡＴＭ」と呼ぶ）の研究が進んでい
る。

【０００３】ＡＴＭ装置では、入力セルのヘッダのルー
ティング情報を見て、そのセルの出力すべき出力ハイウ
ェイを決定する。複数の入力ハイウェイから各セルが同
時に入力すると、１つの出力ハイウェイに、出力すべき
セルが複数同時に送られることが発生し、このためにバ
ッファを設けて待ち合わせを行うようにしている。バッ
ファにはいろいろな形式があるが、通常、複数の出力ハ
イウェイに対して共用できる共通バッファ型が使用され
る。

【０００４】また、同一の信号を複数の受信局に送信す
る同報サービス（放送型サービス）をＡＴＭ装置におい
て実現することも要求されている。

【０００５】

【従来の技術】従来、こうした共通バッファ方式のＡＴ
Ｍ装置において同報機能を有した装置として、例えば特
開平６−６２０４１号公報に記載の装置がある。

【０００６】これによれば、入力されたセルは多重化部
で多重化された後、空きアドレス管理メモリから与えら
れるアドレス値に従ってバッファメモリに記憶される。
一方、書込制御部が、入力セルのヘッダを調べ、そのセ
ルを出力すべき複数の出力ハイウェイに対応する各アド
レスメモリに、当該アドレス値をそれぞれ記憶する。バ
ッファメモリは、複数の出力ハイウェイに対応して複数
設けられたＦＩＦＯ（First-In First-Out) 方式のメモ
リである。この際、各アドレスメモリの記憶占有状態を
示すカウンタにより、最も記憶占有量の多いアドレスメ
モリに記憶されるアドレス値に対してフラグ信号を付加
する。記憶占有状態とは、多数の記憶スペースのうちの
どれだけが現在使用状態にあるかを示すものである。バ
ッファメモリの出力側では、各アドレスメモリから順に
アドレス値を１つずつ読み出し、その値をバッファメモ
リに与え、セルを出力する。さらに、そのアドレス値を
読み出した際にフラグ信号が読み出された場合には、当
該アドレス値を空きアドレス管理メモリに記憶する。

【０００７】すなわち、バッファメモリの出力側では、
各アドレスメモリから順にアドレス値を１つずつ読み出
すので、同一のセルを出力すべき複数の出力ハイウェイ
に対応する各アドレスメモリにおいては、最も記憶占有
量の多いアドレスメモリが最後に前記アドレスを出力す
る筈である。その点に着目して、アドレス値の読み出し
の際にフラグ信号が読み出されない場合には、このバッ
ファメモリに記憶されたセルは未だ読み出しが行われる
セルであるので、保存しておく。そして、アドレス値の
読み出しの際にフラグ信号が読み出された場合には、バ
ッファメモリに記憶されたセルはもう不要となったの
で、その記憶場所を空きアドレス扱いに変更する。この
ようにして、共通バッファ方式のＡＴＭ装置において同
報機能を実現している。

【０００８】

【発明が解決しようとする課題】しかし、こうした従来
の装置においては、アドレスメモリの各アドレス記憶部
分に、付加フラグ信号のための１ビット分の記憶容量が
必要となる。１つのアドレスメモリには、通常、数１０
０〜数１０００のアドレス記憶部が設けられ、そうした
アドレスメモリが出力ハイウェイの数（例えば８〜６４
個）だけ設けられるので、ＦＩＦＯで構成される複数の
アドレスメモリ全体として、フラグ信号を格納するため
に約１〜１００キロビットの記憶容量の準備が別に必要
となるという問題点があった。

【０００９】本発明はこのような点に鑑みてなされたも
のであり、フラグ信号を必要しない、実現容易なＡＴＭ
方式の同報出力装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明では上記目的を達
成するために、図１に示すように、セルに収容されてい
る主信号を複数記憶するためのバッファメモリ１と、バ
ッファメモリ１の空きアドレスに、入力したセルの主信
号を書き込ませる主信号書込制御手段２と、複数の出力
ハイウェイ３ａ〜３ｎに対応して設けられ、バッファメ
モリ１のアドレス値をそれぞれ記憶するためのＦＩＦＯ
方式の複数のアドレスメモリ４ａ〜４ｎと、入力セルに
収容された制御信号を基に、入力セルが出力されるべき
複数の指定出力ハイウェイを解析し、複数のアドレスメ
モリ４ａ〜４ｎのうち、指定出力ハイウェイに対応する
複数の指定アドレスメモリに、入力セルの主信号が記憶
されたバッファメモリ１のアドレス値をそれぞれ書き込
ませるアドレス値書込制御手段５と、複数の指定アドレ
スメモリの各記憶占有状態を比較し、最も多く占有され
ているアドレスメモリを特定する特定手段６と、特定手
段６により特定されたアドレスメモリに対応する特定出
力ハイウェイの識別符号と、入力セルの主信号が記憶さ
れたバッファメモリ１のアドレス値とを記憶する特定出
力ハイウェイ記憶手段７と、複数のアドレスメモリ４ａ
〜４ｎにそれぞれ記憶されているアドレス値を順に読み
出すアドレス値読出手段８と、アドレス値読出手段８に
より読み出されたアドレス値に対応するバッファメモリ
１のアドレスに記憶された主信号を読み出し、この読み
出された主信号を、アドレス値読出手段８がアドレス値
を読み出したアドレスメモリに対応する出力ハイウェイ
に出力する主信号読出手段９と、アドレス値読出手段８
により読み出されたアドレス値および主信号読出手段９
が主信号を出力した出力ハイウェイの識別符号が、特定
出力ハイウェイ記憶手段７に記憶されているアドレス値
および特定出力ハイウェイの識別符号とそれぞれ一致す
るか否かを判別し、一致するときに、当該アドレス値に
対応するバッファメモリ１の記憶場所を、空きアドレス
として認定する空きアドレス認定手段１０とを有するこ
とを特徴とするＡＴＭ方式の同報出力装置が提供され
る。

【００１１】以上のような構成において、セルは、情報
フィールドとヘッダとから成り、情報フィールドには本
来の伝送されるべき主信号が搭載され、ヘッダには、制
御信号が搭載される。制御信号には、主信号が伝送され
るべき伝送先である出力ハイウェイの識別符号が含まれ
る。以下では同報機能を説明するために、伝送先とし
て、複数の出力ハイウェイが指定されているとする。例
えば、今回入力したセルのヘッダには、伝送先として、
識別符号♯１，♯２，♯６の３つの出力ハイウェイが指
定されていたと仮定して以下の説明を行う。なお、伝送
先は当然１つであってもよい。

【００１２】このセルが入力されると、空きアドレス認
定手段１０で空きアドレスに認定されたバッファメモリ
１のアドレス（例えばアドレス値１００）に、主信号書
込制御手段２が、入力セルの主信号を書き込ませる。一
方、アドレス値書込制御手段５が、入力セルに収容され
た制御信号を基に、入力セルが出力されるべき出力ハイ
ウェイを解析し、複数の指定出力ハイウェイ（識別符号
♯１，♯２，♯６）を獲得する。そして、複数のアドレ
スメモリ４ａ〜４ｎのうち、指定出力ハイウェイに対応
する複数の指定アドレスメモリ（例えばメモリ番号♯
１，♯２，♯６）に、バッファメモリ１のアドレス値
「１００」を記憶させる。この際、特定手段６が、複数
の指定アドレスメモリ（メモリ番号♯１，♯２，♯６）
の各記憶占有状態を比較し、最も多く占有されているア
ドレスメモリ（例えばメモリ番号♯２）を特定する。

【００１３】すなわち、後述のように、バッファメモリ
１に記憶された各主信号を読み出すために、アドレス値
読出手段８が、アドレスメモリ４ａ〜４ｎに記憶されて
いる各アドレス値を順に１つずつ読み出すので、指定ア
ドレスメモリ（メモリ番号♯１，♯２，♯６）において
は、最も記憶占有量の多いアドレスメモリ（メモリ番号
♯２）が最後にアドレス値「１００」を出力する筈であ
る。この最後にアドレス値「１００」を出力するアドレ
スメモリ（メモリ番号♯２）を特定するために特定手段
６が作動する。

【００１４】特定出力ハイウェイ記憶手段７は、特定手
段６により特定されたアドレスメモリ（メモリ番号♯
２）に対応する特定出力ハイウェイの識別符号「♯２」
と、入力セルの主信号が記憶されたバッファメモリ１の
アドレス値「１００」とを対応付けて記憶する。

【００１５】一方、アドレス値読出手段８が、複数のア
ドレスメモリ４ａ〜４ｎにそれぞれ記憶されているアド
レス値を順に読み出し、主信号読出手段９が、アドレス
値読出手段８により読み出されたアドレス値に対応する
バッファメモリ１のアドレスに記憶された主信号を読み
出し、当該読み出された主信号を、アドレス値読出手段
８がアドレス値を読み出したアドレスメモリに対応する
出力ハイウェイに出力する。

【００１６】ところで、空きアドレス認定手段１０は、
アドレス値読出手段８により読み出されたアドレス値
と、主信号読出手段９が主信号を出力した出力ハイウェ
イの識別符号とが、特定出力ハイウェイ記憶手段７に記
憶されているアドレス値「１００」および特定出力ハイ
ウェイの識別符号「♯２」とそれぞれ一致するか否かを
判別し、一致するときに、当該アドレス値「１００」に
対応するバッファメモリ１の記憶場所を、空きアドレス
として認定する。すなわち、上記の一致の判別によっ
て、バッファメモリ１のアドレス「１００」に記憶され
ていた主信号が既に３回読み出され、３つの指定出力ハ
イウェイ（識別符号♯１，♯２，♯６）へ出力されたこ
とになり、もう、この主信号を記憶しておく必要がな
る。そこで、空きアドレスとして認定する。

【００１７】このように特定出力ハイウェイ記憶手段７
を設けることにより、従来のようなフラグ信号が不要と
なり、記憶容量の少ないアドレスメモリによって装置を
構成することが可能となる。したがって、製品としての
実現が容易となる。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。まず、実施の形態の原理構成を、
図１を参照して説明する。本発明の実施の形態は、主
に、セルに収容されている主信号を複数記憶するための
バッファメモリ１と、バッファメモリ１の空きアドレス
に、入力したセルの主信号を書き込ませる主信号書込制
御手段２と、複数の出力ハイウェイ３ａ〜３ｎに対応し
て設けられ、バッファメモリ１のアドレス値をそれぞれ
記憶するためのＦＩＦＯ方式の複数のアドレスメモリ４
ａ〜４ｎと、入力セルに収容された制御信号を基に、入
力セルが出力されるべき複数の指定出力ハイウェイを解
析し、複数のアドレスメモリ４ａ〜４ｎのうち、指定出
力ハイウェイに対応する複数の指定アドレスメモリに、
入力セルの主信号が記憶されたバッファメモリ１のアド
レス値をそれぞれ書き込ませるアドレス値書込制御手段
５と、複数の指定アドレスメモリの各記憶占有状態を比
較し、最も多く占有されているアドレスメモリを特定す
る特定手段６と、特定手段６により特定されたアドレス
メモリに対応する特定出力ハイウェイの識別符号と、入
力セルの主信号が記憶されたバッファメモリ１のアドレ
ス値とを記憶する特定出力ハイウェイ記憶手段７と、複
数のアドレスメモリ４ａ〜４ｎにそれぞれ記憶されてい
るアドレス値を順に読み出すアドレス値読出手段８と、
アドレス値読出手段８により読み出されたアドレス値に
対応するバッファメモリ１のアドレスに記憶された主信
号を読み出し、当該読み出された主信号を、アドレス値
読出手段８がアドレス値を読み出したアドレスメモリに
対応する出力ハイウェイに出力する主信号読出手段９
と、アドレス値読出手段８により読み出されたアドレス
値および主信号読出手段９が主信号を出力した出力ハイ
ウェイの識別符号が、特定出力ハイウェイ記憶手段７に
記憶されているアドレス値および特定出力ハイウェイの
識別符号とそれぞれ一致するか否かを判別し、一致する
ときに、当該アドレス値に対応するバッファメモリ１の
記憶場所を、空きアドレスとして認定する空きアドレス
認定手段１０とから構成される。

【００１９】図２および図３は、本発明の実施の形態の
詳しい構成を示すブロック図である。図３は、図２に示
すコピー制御部の内部構成を示している。図１に示すバ
ッファメモリ１は図２のバッファメモリ１１に対応し、
同様に、主信号書込制御手段２は、バッファメモリ書込
制御部１２、初期状態カウンタ１３、初期状態選択部１
４、および空アドレスメモリ１５に対応し、アドレスメ
モリ４ａ〜４ｎはアドレスメモリ１６ａ〜１６ｎに対応
し、アドレス値書込制御手段５は、出力ハイウェイ識別
部１７、初期状態カウンタ１３、初期状態選択部１４、
および空アドレスメモリ１５に対応し、特定手段６はア
ドレスメモリ容量比較部１８に対応し、特定出力ハイウ
ェイ記憶手段７はコピー制御部１９の書込制御部１９ｂ
（図３）および最終読出メモリ１９ａ（図３）に対応
し、アドレス値読出手段８はアドレス読出部２０および
読出スケジューラ２１に対応し、主信号読出手段９はバ
ッファメモリ読出制御部２２に対応し、空きアドレス認
定手段１０はコピー制御部１９の読出制御部１９ｃ（図
３）、比較器１９ｄ（図３）、および空アドレス返却制
御部１９ｅ（図３）に対応する。

【００２０】まず、図２において、バッファメモリ１１
は、例えば５３バイトから成る主信号を約５００セル分
記憶可能なメモリであり、２０Ｇｂｐｓの速度で書き込
みおよび読み出しを行う。出力ハイウェイは例えば８本
あり、従って、アドレスメモリ１６ａ〜１６ｎは８つで
構成され、各アドレスメモリはＦＩＦＯからそれぞれ構
成され、バッファメモリ１１の約５００セル分の記憶部
分のアドレスを全部記憶可能な記憶容量をそれぞれ備え
ている。

【００２１】空アドレスメモリ１５は、コピー制御部１
９から送られる空きアドレスを格納する記憶装置であ
り、初期状態選択部１４へ空きアドレスを出力すると、
その空きアドレスの格納を停止する。初期状態カウンタ
１３は、連続した数字を順次出力するカウンタであり、
バッファメモリ１１の全アドレスに相当する値を順次出
力するものである。初期状態選択部１４は、初め初期状
態カウンタ１３からの出力をバッファメモリ書込制御部
１２、アドレスメモリ１６ａ〜１６ｎ、およびコピー制
御部１９の書込制御部１９ｂ（図３）へ送り、初期状態
カウンタ１３が全部出力し終えると、空アドレスメモリ
１５に格納された空きアドレスをバッファメモリ書込制
御部１２、アドレスメモリ１６ａ〜１６ｎ、およびコピ
ー制御部１９の書込制御部１９ｂ（図３）へ送る。バッ
ファメモリ書込制御部１２は、送られたアドレス値をバ
ッファメモリ１１へ出力するとともに、セルの入力に合
わせて書込許可信号をバッファメモリ１１へ出力して、
バッファメモリ１１の所定アドレスに主信号を記憶させ
る。今回のセル入力により、バッファメモリ１１のアド
レス「１００」に、このセルに搭載されていた主信号が
記憶されたと仮定する。

【００２２】出力ハイウェイ識別部１７は、入力セルの
ヘッダに搭載されている指定出力ハイウェイの識別符号
を調べる。ここで例えば、今回入力したセルのヘッダに
は、識別符号♯１，♯２，♯６の３つの出力ハイウェイ
が指定されていたと仮定する。その場合、出力ハイウェ
イ識別部１７は、識別符号♯１，♯２，♯６に対応する
アドレスメモリ（例えばメモリ番号♯１，♯２，♯６の
アドレスメモリ）にだけ書込許可信号を送る。したがっ
て、メモリ番号♯１，♯２，♯６のアドレスメモリだけ
が、初期状態選択部１４から送られているアドレス値
「１００」をそれぞれ記憶する。メモリ番号♯１，♯
２，♯６のアドレスメモリには、前回までのセル入力に
伴ってアドレス値が記憶されていることがあり得る。こ
れを図４を参照して説明する。

【００２３】図４は各アドレスメモリにアドレス値が記
憶されている状態の例を示す。すなわち、メモリ番号♯
１のアドレスメモリには前回までのセル入力で１つのア
ドレス値（斜線部）が記憶されており、メモリ番号♯２
のアドレスメモリには前回までのセル入力で３つのアド
レス値（斜線部）が記憶されており、メモリ番号♯３の
アドレスメモリには前回までのセル入力でアドレス値が
記憶されておらず、メモリ番号♯６のアドレスメモリに
は前回までのセル入力で２つのアドレス値（斜線部）が
記憶されており、メモリ番号♯Ｎのアドレスメモリには
前回までのセル入力で４つのアドレス値（斜線部）が記
憶されている。

【００２４】図２に戻って、アドレスメモリ容量比較部
１８は、今回セル入力に伴ってアドレス値「１００」が
記憶されたメモリ番号♯１，♯２，♯６のアドレスメモ
リにおける記憶占有状態を比較する。すなわち、図４か
ら分かるようにメモリ番号♯２のアドレスメモリが最も
多くの占有状態にあるので、このメモリ番号♯２のアド
レスメモリを選び、このアドレスメモリに対応する出力
ハイウェイの識別符号「♯２」を最終読出出力ハイウェ
イ番号としてコピー制御部１９の書込制御部１９ｂ（図
３）へ出力する。

【００２５】図３の書込制御部１９ｂでは、アドレスメ
モリ容量比較部１８（図２）から送られた出力ハイウェ
イの識別符号「♯２」を、初期状態選択部１４から送ら
れたアドレス値「１００」と同じ値を持つ最終読出メモ
リ１９ａのアドレスに記憶する。最終読出メモリ１９ａ
は、図５に示すように、出力ハイウェイの番号を記憶す
るための２ポートメモリであり、記憶場所をバッファメ
モリ１１と同じ数（約５００）だけ持ち、アドレス値も
バッファメモリ１１と同じアドレス値を設定する。な
お、出力ハイウェイの数が８つであるので、出力ハイウ
ェイの特定は３ビットあればよいので、最終読出メモリ
１９ａの記憶容量は約１５００（＝５００×３）ビット
あればよい。上記の例ではアドレス「１００」の場所に
出力ハイウェイの番号「♯２」が記憶される。なお、最
終読出メモリ１９ａを１ポートメモリで構成して、回路
規模の縮小化を図るようにしてもよいし、また、フリッ
プフロップで構成するようにすることも可能である。

【００２６】図２に戻って、読出スケジューラ２１が、
２０Ｇｂｐｓの速度でアドレスメモリ１６ａ〜１６ｎに
順に読出許可信号を送る。したがって、アドレスメモリ
１６ａ〜１６ｎの各々では（２０／８）Ｇｂｐｓの速度
で読出許可信号が到着することになる。また、読出スケ
ジューラ２１は、この読出許可信号の出力に同期して、
読出許可信号の出力先に対応した出力ハイウェイを特定
する読出出力ハイウェイ番号を、アドレス読出部２０、
バッファメモリ読出制御部２２、およびコピー制御部１
９の比較器１９ｄ（図３）へ出力する。アドレス読出部
２０は、読出許可信号が入力されているいるアドレスメ
モリからアドレス値を読み出し、バッファメモリ読出制
御部２２およびコピー制御部１９の読出制御部１９ｃ、
空アドレス返却制御部１９ｅ（図３）へ出力する。バッ
ファメモリ読出制御部２２は、アドレス読出部２０から
送られたアドレス値と同一のバッファメモリ１１のアド
レスに記憶された主信号を読み出し、その主信号を、読
出スケジューラ２１から送られた読出出力ハイウェイ番
号に対応する出力ハイウェイへ出力する。

【００２７】一方、図３に示す読出制御部１９ｃは、ア
ドレス読出部２０からアドレス値が送られると、そのア
ドレス値と同一の最終読出メモリ１９ａのアドレスに記
憶された出力ハイウェイ番号を読み出し、比較器１９ｄ
へ送る。比較器１９ｄは、読出スケジューラ２１から送
られた読出出力ハイウェイ番号を、最終読出メモリ１９
ａから出力された出力ハイウェイ番号と比較する。すな
わち、最終読出メモリ１９ａは、アドレス読出部２０か
ら、例えばアドレス値「１００」を送られると出力ハイ
ウェイ番号「♯２」を比較器１９ｄへ出力する。図４に
示すアドレスメモリ♯１のアドレス値「１００」が読み
出された場合には読出スケジューラ２１から比較器１９
ｄへ出力ハイウェイ番号「♯１」が送られているので、
比較器１９ｄは不一致の判断をする。この不一致の判断
のときには、比較器１９ｄは空アドレス返却制御部１９
ｅに対して、入力しているアドレス値を出力させないよ
うにする。つぎに、図４に示すアドレスメモリ♯６のア
ドレス値「１００」が読み出された場合には読出スケジ
ューラ２１から比較器１９ｄへ出力ハイウェイ番号「♯
６」が送られているので、比較器１９ｄは不一致の判断
をする。そして最後に、図４に示すアドレスメモリ♯２
のアドレス値「１００」が読み出された場合には読出ス
ケジューラ２１から比較器１９ｄへ出力ハイウェイ番号
「♯２」が送られているので、比較器１９ｄは一致の判
断をする。この一致の判断により、比較器１９ｄは空ア
ドレス返却制御部１９ｅに対して、入力しているアドレ
ス値「１００」を空アドレスメモリ１５へ出力させる。

【００２８】こうして、入力セルの制御信号で指定され
た通りに、その入力セルに搭載された同一の主信号が複
数の出力ハイウェイ（識別符号♯１，♯２，♯６）へ出
力され、最後の出力ハイウェイ（識別符号♯２）へ出力
された後に、その主信号を記憶していたバッファメモリ
１１のアドレス「１００」の記憶部分は空き状態扱いに
転向される。

【００２９】なおここでは、同報出力を説明したが、入
力セルに搭載された主信号が単一の出力ハイウェイへ出
力される場合も、この構成のままで実現できる。上述し
た実施の形態は、複数の入力ハイウェイから入力してく
るセルを複数の出力ハイウェイに振り分けるＡＴＭスイ
ッチに適用可能である。このＡＴＭスイッチでは、複数
の入力ハイウェイから入力してくるセルが多重化された
ものが上述した実施の形態の装置に入力される。

【００３０】また、上述した実施の形態は、１つの入力
端から入力してくるセルを複数の出力ハイウェイに分離
するＡＴＭ分離装置にも適用可能である。

【００３１】

【発明の効果】以上説明したように本発明では、同一セ
ルの主信号を、指定された複数の出力ハイウェイへ出力
しようとする場合に、最後に出力される出力ハイウェイ
の識別符号（番号）を、この主信号が記憶されたバッフ
ァメモリのアドレス値とともに特定出力ハイウェイ記憶
手段（最終読出メモリ）に予め記憶する。そして、バッ
ファメモリからこの主信号が読み出されて、複数の指定
出力ハイウェイのいずれかに出力される度に、この特定
出力ハイウェイ記憶手段を参照し、もし、同一の出力ハ
イウェイが記憶されていたら、そのときには、主信号
が、指定された全部の出力ハイウェイへ出力されたと判
断し、バッファメモリによる当該主信号の記憶保持を終
了する。

【００３２】こうした特定出力ハイウェイ記憶手段の使
用により、従来のようなフラグ信号が不要となり、した
がって、記憶容量の少ないアドレスメモリによって装置
を構成することが可能となる。このため、製品としての
本発明装置の実現が容易となる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の実施の形態を詳細に示す構成図であ
る。

【図３】図２に示すコピー制御部の内部構成を示す図で
ある。

【図４】アドレスメモリの記憶占有状態の一例を示す図
である。

【図５】最終読出メモリの内部記憶状態を示す図であ
る。

【符号の説明】

１ バッファメモリ ２ 主信号書込制御手段 ３ａ 出力ハイウェイ ３ｂ 出力ハイウェイ ３ｎ 出力ハイウェイ ４ａ アドレスメモリ ４ｂ アドレスメモリ ４ｎ アドレスメモリ ５ アドレス値書込制御手段 ６ 特定手段 ７ 特定出力ハイウェイ記憶手段 ８ アドレス値読出手段 ９ 主信号読出手段 １０ 空きアドレス認定手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 次雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 櫻井 宏哉 宮城県仙台市青葉区一番町１丁目２番25号 富士通東北ディジタル・テクノロジ株式 会社内 (72)発明者 深町 和博 福岡県福岡市博多区博多駅前三丁目22番８ 号 富士通九州ディジタル・テクノロジ株 式会社内 (72)発明者 井出 祥太郎 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の出力ハイウェイ用の共通バッファ
   を備えたＡＴＭ方式の同報出力装置において、 セルに収容されている主信号を複数記憶するためのバッ
   ファメモリと、 前記バッファメモリの空きアドレスに、入力したセルの
   主信号を書き込ませる主信号書込制御手段と、 複数の出力ハイウェイに対応して設けられ、前記バッフ
   ァメモリのアドレス値をそれぞれ記憶するためのＦＩＦ
   Ｏ方式の複数のアドレスメモリと、 前記入力セルに収容された制御信号を基に、前記入力セ
   ルが出力されるべき複数の指定出力ハイウェイを解析
   し、前記複数のアドレスメモリのうち、前記指定出力ハ
   イウェイに対応する複数の指定アドレスメモリに、前記
   入力セルの主信号が記憶された前記バッファメモリのア
   ドレス値をそれぞれ書き込ませるアドレス値書込制御手
   段と、 前記複数の指定アドレスメモリの各記憶占有状態を比較
   し、最も多く占有されているアドレスメモリを特定する
   特定手段と、 前記特定手段により特定されたアドレスメモリに対応す
   る特定出力ハイウェイの識別符号と、前記入力セルの主
   信号が記憶された前記バッファメモリのアドレス値とを
   記憶する特定出力ハイウェイ記憶手段と、 前記複数のアドレスメモリにそれぞれ記憶されているア
   ドレス値を順に読み出すアドレス値読出手段と、 前記アドレス値読出手段により読み出されたアドレス値
   に対応する前記バッファメモリのアドレスに記憶された
   主信号を読み出し、当該読み出された主信号を、前記ア
   ドレス値読出手段がアドレス値を読み出したアドレスメ
   モリに対応する出力ハイウェイに出力する主信号読出手
   段と、 前記アドレス値読出手段により読み出されたアドレス値
   および前記主信号読出手段が主信号を出力した出力ハイ
   ウェイの識別符号が、前記特定出力ハイウェイ記憶手段
   に記憶されているアドレス値および特定出力ハイウェイ
   の識別符号とそれぞれ一致するか否かを判別し、一致す
   るときに、当該アドレス値に対応する前記バッファメモ
   リの記憶場所を、前記空きアドレスとして認定する空き
   アドレス認定手段と、 を有することを特徴とするＡＴＭ方式の同報出力装置。
2. 【請求項２】 前記特定出力ハイウェイ記憶手段は、前
   記バッファメモリのアドレス値と同一の値の自己のアド
   レスに、前記特定出力ハイウェイの識別符号を記憶する
   ようにした記憶装置から成ることを特徴とする請求項１
   記載のＡＴＭ方式の同報出力装置。
3. 【請求項３】 前記記憶装置は、１ポートメモリである
   ことを特徴とする請求項２記載のＡＴＭ方式の同報出力
   装置。
4. 【請求項４】 前記空きアドレス認定手段は、前記判別
   の結果、一致しないとき、前記アドレス値読出手段によ
   り読み出されたアドレス値に対応する前記バッファメモ
   リの記憶場所に記憶されている主信号を記憶保持し続け
   る手段を含むことを特徴とする請求項１記載のＡＴＭ方
   式の同報出力装置。
5. 【請求項５】 複数の入力ハイウェイから入力してくる
   セルを複数の出力ハイウェイに振り分ける、共通バッフ
   ァを備えたＡＴＭスイッチの同報出力装置において、 複数の入力ハイウェイから入力してくるセルを多重化す
   る多重化手段と、 セルに収容されている主信号を複数記憶するためのバッ
   ファメモリと、 前記バッファメモリの空きアドレスに、前記多重化手段
   から入力したセルの主信号を書き込ませる主信号書込制
   御手段と、 複数の出力ハイウェイに対応して設けられ、前記バッフ
   ァメモリのアドレス値をそれぞれ記憶するためのＦＩＦ
   Ｏ方式の複数のアドレスメモリと、 前記入力セルに収容された制御信号を基に、前記入力セ
   ルが出力されるべき複数の指定出力ハイウェイを解析
   し、前記複数のアドレスメモリのうち、前記指定出力ハ
   イウェイに対応する複数の指定アドレスメモリに、前記
   入力セルの主信号が記憶された前記バッファメモリのア
   ドレス値をそれぞれ書き込ませるアドレス値書込制御手
   段と、 前記複数の指定アドレスメモリの各記憶占有状態を比較
   し、最も多く占有されているアドレスメモリを特定する
   特定手段と、 前記特定手段により特定されたアドレスメモリに対応す
   る特定出力ハイウェイの識別符号と、前記入力セルの主
   信号が記憶された前記バッファメモリのアドレス値とを
   記憶する特定出力ハイウェイ記憶手段と、 前記複数のアドレスメモリにそれぞれ記憶されているア
   ドレス値を順に読み出すアドレス値読出手段と、 前記アドレス値読出手段により読み出されたアドレス値
   に対応する前記バッファメモリのアドレスに記憶された
   主信号を読み出し、当該読み出された主信号を、前記ア
   ドレス値読出手段がアドレス値を読み出したアドレスメ
   モリに対応する出力ハイウェイに出力する主信号読出手
   段と、 前記アドレス値読出手段により読み出されたアドレス値
   および前記主信号読出手段が主信号を出力した出力ハイ
   ウェイの識別符号が、前記特定出力ハイウェイ記憶手段
   に記憶されているアドレス値および特定出力ハイウェイ
   の識別符号とそれぞれ一致するか否かを判別し、一致す
   るときに、当該アドレス値に対応する前記バッファメモ
   リの記憶場所を、前記空きアドレスとして認定する空き
   アドレス認定手段と、 を有することを特徴とするＡＴＭスイッチの同報出力装
   置。
6. 【請求項６】 １つの入力端から入力してくるセルを複
   数の出力ハイウェイに分離する、共通バッファを備えた
   ＡＴＭ分離装置の同報出力装置において、 セルに収容されている主信号を複数記憶するためのバッ
   ファメモリと、 前記バッファメモリの空きアドレスに、入力したセルの
   主信号を書き込ませる主信号書込制御手段と、 複数の出力ハイウェイに対応して設けられ、前記バッフ
   ァメモリのアドレス値をそれぞれ記憶するためのＦＩＦ
   Ｏ方式の複数のアドレスメモリと、 前記入力セルに収容された制御信号を基に、前記入力セ
   ルが出力されるべき複数の指定出力ハイウェイを解析
   し、前記複数のアドレスメモリのうち、前記指定出力ハ
   イウェイに対応する複数の指定アドレスメモリに、前記
   入力セルの主信号が記憶された前記バッファメモリのア
   ドレス値をそれぞれ書き込ませるアドレス値書込制御手
   段と、 前記複数の指定アドレスメモリの各記憶占有状態を比較
   し、最も多く占有されているアドレスメモリを特定する
   特定手段と、 前記特定手段により特定されたアドレスメモリに対応す
   る特定出力ハイウェイの識別符号と、前記入力セルの主
   信号が記憶された前記バッファメモリのアドレス値とを
   記憶する特定出力ハイウェイ記憶手段と、 前記複数のアドレスメモリにそれぞれ記憶されているア
   ドレス値を順に読み出すアドレス値読出手段と、 前記アドレス値読出手段により読み出されたアドレス値
   に対応する前記バッファメモリのアドレスに記憶された
   主信号を読み出し、当該読み出された主信号を、前記ア
   ドレス値読出手段がアドレス値を読み出したアドレスメ
   モリに対応する出力ハイウェイに出力する主信号読出手
   段と、 前記アドレス値読出手段により読み出されたアドレス値
   および前記主信号読出手段が主信号を出力した出力ハイ
   ウェイの識別符号が、前記特定出力ハイウェイ記憶手段
   に記憶されているアドレス値および特定出力ハイウェイ
   の識別符号とそれぞれ一致するか否かを判別し、一致す
   るときに、当該アドレス値に対応する前記バッファメモ
   リの記憶場所を、前記空きアドレスとして認定する空き
   アドレス認定手段と、 を有することを特徴とするＡＴＭ分離装置の同報出力装
   置。