JPH0983537A - ビットレート制御回路 - Google Patents
ビットレート制御回路Info
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- JPH0983537A JPH0983537A JP23803595A JP23803595A JPH0983537A JP H0983537 A JPH0983537 A JP H0983537A JP 23803595 A JP23803595 A JP 23803595A JP 23803595 A JP23803595 A JP 23803595A JP H0983537 A JPH0983537 A JP H0983537A
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Abstract
(57)【要約】
【課題】 ＡＴＭネットワークに於けるビットレート制
御回路に関し、ＡＢＲサービスに於けるＢ−ＲＭセルの
集中を回避する。 【解決手段】 順方向回線を介して転送したＦ−ＲＭセ
ルを折返して逆方向回線６に送出したＢ−ＲＭセルを抽
出するセル分岐部１と、Ｂ−ＲＭセルを生成して逆方向
回線６に挿入するセル生成・挿入部２と、ＶＰＣ，ＶＣ
Ｃ等の論理回線毎にＢ−ＲＭセルの内容を記憶するメモ
リ３と、このメモリ３に記憶されたＢ−ＲＭセルと、到
着したＢ−ＲＭセルとの内容の例えば輻輳表示ビットＣ
Ｉの論理和演算を行って、その演算結果によりメモリ３
の内容を更新する比較演算部４と、Ｂ−ＲＭセルの到着
数が所定数となったことを検出した時又は所定時間経過
を検出した時に、セル生成・挿入部２を制御して１個の
Ｂ−ＲＭセルを送出させる送出制御部５とを備えてい
る。
御回路に関し、ＡＢＲサービスに於けるＢ−ＲＭセルの
集中を回避する。 【解決手段】 順方向回線を介して転送したＦ−ＲＭセ
ルを折返して逆方向回線６に送出したＢ−ＲＭセルを抽
出するセル分岐部１と、Ｂ−ＲＭセルを生成して逆方向
回線６に挿入するセル生成・挿入部２と、ＶＰＣ，ＶＣ
Ｃ等の論理回線毎にＢ−ＲＭセルの内容を記憶するメモ
リ３と、このメモリ３に記憶されたＢ−ＲＭセルと、到
着したＢ−ＲＭセルとの内容の例えば輻輳表示ビットＣ
Ｉの論理和演算を行って、その演算結果によりメモリ３
の内容を更新する比較演算部４と、Ｂ−ＲＭセルの到着
数が所定数となったことを検出した時又は所定時間経過
を検出した時に、セル生成・挿入部２を制御して１個の
Ｂ−ＲＭセルを送出させる送出制御部５とを備えてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＴＭネットワー
クに於けるビットレート制御回路に関する。ＡＴＭ（Ａ
synchronous Ｔransfer Ｍode ）ネットワークに於い
て、バースト性の高いデータ通信を効率良く実行できる
ＡＢＲ（Ａvailable Ｂit Ｒate ）サービスの標準化
作業がすすめられている。このＡＢＲサービスは、端末
が呼設定時に最小セルレート（ＭＣＲ；Ｍinimum Ｃel
l Ｒate ）と、ピークセルレート（ＰＣＲ；Ｐeak Ｃel
l Ｒate ）とを申告し、ＡＴＭネットワークは、ＭＣＲ
以下のトラヒックについては通信品質を保証し、それ以
上の帯域については、できる限り保証するものである。
クに於けるビットレート制御回路に関する。ＡＴＭ（Ａ
synchronous Ｔransfer Ｍode ）ネットワークに於い
て、バースト性の高いデータ通信を効率良く実行できる
ＡＢＲ（Ａvailable Ｂit Ｒate ）サービスの標準化
作業がすすめられている。このＡＢＲサービスは、端末
が呼設定時に最小セルレート（ＭＣＲ；Ｍinimum Ｃel
l Ｒate ）と、ピークセルレート（ＰＣＲ；Ｐeak Ｃel
l Ｒate ）とを申告し、ＡＴＭネットワークは、ＭＣＲ
以下のトラヒックについては通信品質を保証し、それ以
上の帯域については、できる限り保証するものである。
【０００２】従って、端末は、可変セルレートで通信を
行う場合に、ＭＣＲ以下のセルレートで送信する時は、
通信品質が保証されることを期待し、それを超えるセル
レートで送信する時は、ネットワークが空いている帯域
を動的に割当てて、最良の帯域及びセル廃棄率を提供す
ることを期待することになる。なお、端末はＰＣＲを超
えるセルレートで送信を行わないようにするものであ
る。
行う場合に、ＭＣＲ以下のセルレートで送信する時は、
通信品質が保証されることを期待し、それを超えるセル
レートで送信する時は、ネットワークが空いている帯域
を動的に割当てて、最良の帯域及びセル廃棄率を提供す
ることを期待することになる。なお、端末はＰＣＲを超
えるセルレートで送信を行わないようにするものであ
る。
【０００３】
【従来の技術】ＡＴＭネットワークに於けるＡＢＲサー
ビスに於いては、ネットワークの資源（ＡＴＭ交換機内
のセルバッファの空き領域等）に応じて、端末に対して
許可するセルレートを動的に変更するものである。図９
はＡＢＲに於けるレート制御の説明図であり、５１，５
２，５５，５６は端末、５３，５４はＡＴＭネットワー
クを構成するＡＴＭ交換機である。又５７は主情報セル
（ユーザ・セル）、５８は順方向制御セル、５９は逆方
向制御セルを示す。
ビスに於いては、ネットワークの資源（ＡＴＭ交換機内
のセルバッファの空き領域等）に応じて、端末に対して
許可するセルレートを動的に変更するものである。図９
はＡＢＲに於けるレート制御の説明図であり、５１，５
２，５５，５６は端末、５３，５４はＡＴＭネットワー
クを構成するＡＴＭ交換機である。又５７は主情報セル
（ユーザ・セル）、５８は順方向制御セル、５９は逆方
向制御セルを示す。
【０００４】送信端末５１は、主情報セル５７をＮ個送
信する毎に、１個の順方向制御セル（Ｆorward Ｒesou
ce Ｍanagement Ｃell ；Ｆ−ＲＭセル）５８を送信す
る。受信端末５２は、主情報セル５７を受信すると共
に、Ｆ−ＲＭセル５８を受信すると、逆方向制御セル
（Ｂackward Ｒesouce Ｍanagement Ｃell ；Ｂ−ＲＭ
セル）５９として折返して送信する。
信する毎に、１個の順方向制御セル（Ｆorward Ｒesou
ce Ｍanagement Ｃell ；Ｆ−ＲＭセル）５８を送信す
る。受信端末５２は、主情報セル５７を受信すると共
に、Ｆ−ＲＭセル５８を受信すると、逆方向制御セル
（Ｂackward Ｒesouce Ｍanagement Ｃell ；Ｂ−ＲＭ
セル）５９として折返して送信する。
【０００５】図１０はＲＭセルのフォーマットの説明図
であり、このＲＭセル（ＲesouceＭanagement Ｃell ）
は、通常のＡＴＭセルと同様に、５バイトのヘッダと４
８バイトの情報フィールドとからなり、ヘッダのＧＦＣ
／ＶＰＩは、ユーザ・ネットワーク・インタフェース
（ＵＮＩ）の時の一般的フロー制御ＧＦＣ又はネットワ
ーク・ノード・インタフェース（ＮＮＩ）の時の仮想パ
ス識別子ＶＰＩを示す。又ＶＣＩは仮想チャネル識別
子、ＰＴはペイロードタイプ、ＣＬＰはセル損失優先表
示、ＣＲＣはヘッダ誤り制御のチェックビットである。
であり、このＲＭセル（ＲesouceＭanagement Ｃell ）
は、通常のＡＴＭセルと同様に、５バイトのヘッダと４
８バイトの情報フィールドとからなり、ヘッダのＧＦＣ
／ＶＰＩは、ユーザ・ネットワーク・インタフェース
（ＵＮＩ）の時の一般的フロー制御ＧＦＣ又はネットワ
ーク・ノード・インタフェース（ＮＮＩ）の時の仮想パ
ス識別子ＶＰＩを示す。又ＶＣＩは仮想チャネル識別
子、ＰＴはペイロードタイプ、ＣＬＰはセル損失優先表
示、ＣＲＣはヘッダ誤り制御のチェックビットである。
【０００６】又情報フィールドのＲＭ ＰＲＯＴＯＣＯ
Ｌ ＩＤは、ＲＭプロトコル識別子、ＤＩＲは方向表示
ビット、ＢＮは逆方向輻輳通知ビット、ＣＩは輻輳表示
ビット、ＮＩはセルレート非増加ビット、ＲＡはＡＢＲ
サービスには使用しない要求／肯定応答ビット、Ｒｅｓ
は未使用ビット、ＥＲは許可セルレート、ＣＣＲは現セ
ルレート、ＭＣＲは最小セルレート、ＱＬはキューレン
グス、ＳＮはシーケンス番号、ＣＲＣ１０は情報フィー
ルド誤り制御のチェックビットである。
Ｌ ＩＤは、ＲＭプロトコル識別子、ＤＩＲは方向表示
ビット、ＢＮは逆方向輻輳通知ビット、ＣＩは輻輳表示
ビット、ＮＩはセルレート非増加ビット、ＲＡはＡＢＲ
サービスには使用しない要求／肯定応答ビット、Ｒｅｓ
は未使用ビット、ＥＲは許可セルレート、ＣＣＲは現セ
ルレート、ＭＣＲは最小セルレート、ＱＬはキューレン
グス、ＳＮはシーケンス番号、ＣＲＣ１０は情報フィー
ルド誤り制御のチェックビットである。
【０００７】ＡＴＭ交換機５３，５４（図９参照）は、
自交換機に於ける輻輳発生時は、通過するＦ−ＲＭセル
の輻輳表示ビットＣＩを輻輳有りとして転送する。又受
信端末５２は、Ｆ−ＲＭセルの方向表示ビットＤＩＲを
書き換えて、Ｂ−ＲＭセルであることを表示して、折返
し送出する。
自交換機に於ける輻輳発生時は、通過するＦ−ＲＭセル
の輻輳表示ビットＣＩを輻輳有りとして転送する。又受
信端末５２は、Ｆ−ＲＭセルの方向表示ビットＤＩＲを
書き換えて、Ｂ−ＲＭセルであることを表示して、折返
し送出する。
【０００８】又ＡＴＭ交換機５３，５４は、輻輳発生時
に、Ｂ−ＲＭセルの許可セルレートＥＲを小さい値に書
き換えることができる。送信端末５１は、Ｂ−ＲＭセル
を受信し、輻輳表示ビットＣＩが輻輳有りを示す時は、
送信セルレートを下げる。又輻輳表示ビットＣＩが輻輳
無しを示す時は、ＰＣＲ（ピークセルレート）を超えな
い範囲で送信セルレートを上げることができる。又許可
セルレートＥＲが現在の送信セルレートより小さい値を
示す時は、許可セルレートＥＲ以下となるように送信セ
ルレートを下げる。従って、輻輳が発生しない場合は、
ＰＣＲを超えない範囲で帯域を有効に利用して通信を行
うことができる。
に、Ｂ−ＲＭセルの許可セルレートＥＲを小さい値に書
き換えることができる。送信端末５１は、Ｂ−ＲＭセル
を受信し、輻輳表示ビットＣＩが輻輳有りを示す時は、
送信セルレートを下げる。又輻輳表示ビットＣＩが輻輳
無しを示す時は、ＰＣＲ（ピークセルレート）を超えな
い範囲で送信セルレートを上げることができる。又許可
セルレートＥＲが現在の送信セルレートより小さい値を
示す時は、許可セルレートＥＲ以下となるように送信セ
ルレートを下げる。従って、輻輳が発生しない場合は、
ＰＣＲを超えない範囲で帯域を有効に利用して通信を行
うことができる。
【０００９】
【発明が解決しようとする課題】前述の送信端末５１と
受信端末５２との間のように、１対１の通信が一般的で
あるが、ＡＴＭ交換機等に於いてＡＴＭセルを複製する
ことが可能であるから、同一情報を複数方路に配信する
マルチキャストを実現することが考えられる。しかし、
従来例のＡＴＭネットワークは、一定ビットレート（Ｃ
ＢＲ；ＣonstantＢit Ｒate ）や可変ビットレート
（Ｖariable Ｂit Ｒate ）のサービスを提供するもの
であり、ＡＢＲサービスに於けるマルチキャストの場合
のＲＭセルの取扱いについては開発されていない。
受信端末５２との間のように、１対１の通信が一般的で
あるが、ＡＴＭ交換機等に於いてＡＴＭセルを複製する
ことが可能であるから、同一情報を複数方路に配信する
マルチキャストを実現することが考えられる。しかし、
従来例のＡＴＭネットワークは、一定ビットレート（Ｃ
ＢＲ；ＣonstantＢit Ｒate ）や可変ビットレート
（Ｖariable Ｂit Ｒate ）のサービスを提供するもの
であり、ＡＢＲサービスに於けるマルチキャストの場合
のＲＭセルの取扱いについては開発されていない。
【００１０】しかし、ＡＢＲサービスに於いてもマルチ
キャストを実現する為には、次の機能を付加すれば良い
ことになる。即ち、 （１）Ｆ−ＲＭセルを複数の方路に送出する。 （２）複数方路からのＢ−ＲＭセルを一つの方路に合流
させて、送信端末へ送り返す。 この場合、 （ａ）主情報セルと同様に、Ｆ−ＲＭセルを複製して、
複数の方路にそれぞれ送出することにより、（１）の機
能を実現できる。 （ｂ）逆方向回線の仮想パスコネクション（ＶＰＣ）又
は仮想チャネルコネクション（ＶＣＣ）の設定を、合流
する形式とすることにより、（２）の機能を実現でき
る。
キャストを実現する為には、次の機能を付加すれば良い
ことになる。即ち、 （１）Ｆ−ＲＭセルを複数の方路に送出する。 （２）複数方路からのＢ−ＲＭセルを一つの方路に合流
させて、送信端末へ送り返す。 この場合、 （ａ）主情報セルと同様に、Ｆ−ＲＭセルを複製して、
複数の方路にそれぞれ送出することにより、（１）の機
能を実現できる。 （ｂ）逆方向回線の仮想パスコネクション（ＶＰＣ）又
は仮想チャネルコネクション（ＶＣＣ）の設定を、合流
する形式とすることにより、（２）の機能を実現でき
る。
【００１１】このＡＢＲサービスに於けるマルチキャス
トは、例えば、図１１に示すものとなる。同図に於い
て、６０は送信端末、６４〜６８は受信端末、６１〜６
３はＡＴＭ交換機等を含むＡＴＭ通信装置である。送信
端末６０から主情報セル７１と、この主情報セル７１の
所定個数毎のＦ−ＲＭセル７２とを送出すると、ＡＴＭ
通信装置６１は呼設定情報に従って主情報セル７１とＦ
−ＲＭセル７２とを、出方路数だけ複製し、主情報セル
７１を７１1 ，７１2 としてＡＴＭ通信装置６２，６３
に送出し、Ｆ−ＲＭセル７２を７２1 ，７２2 としてＡ
ＴＭ通信装置６２，６３に送出する。
トは、例えば、図１１に示すものとなる。同図に於い
て、６０は送信端末、６４〜６８は受信端末、６１〜６
３はＡＴＭ交換機等を含むＡＴＭ通信装置である。送信
端末６０から主情報セル７１と、この主情報セル７１の
所定個数毎のＦ−ＲＭセル７２とを送出すると、ＡＴＭ
通信装置６１は呼設定情報に従って主情報セル７１とＦ
−ＲＭセル７２とを、出方路数だけ複製し、主情報セル
７１を７１1 ，７１2 としてＡＴＭ通信装置６２，６３
に送出し、Ｆ−ＲＭセル７２を７２1 ，７２2 としてＡ
ＴＭ通信装置６２，６３に送出する。
【００１２】又ＡＴＭ通信装置６２，６３に於いても呼
設定情報に従って主情報セル７１1，７１2 及びＦ−Ｒ
Ｍセル７２1 ，７２2 を出方路数だけ複製し、受信端末
６４〜６８に、主情報セル７１11〜７１13，７１21，７
１22と、Ｆ−ＲＭセル７２11〜７２13，７２21，７２22
として配信する。
設定情報に従って主情報セル７１1，７１2 及びＦ−Ｒ
Ｍセル７２1 ，７２2 を出方路数だけ複製し、受信端末
６４〜６８に、主情報セル７１11〜７１13，７１21，７
１22と、Ｆ−ＲＭセル７２11〜７２13，７２21，７２22
として配信する。
【００１３】各受信端末６４〜６８は、Ｆ−ＲＭセル７
２11〜７２13，７２21，７２22を折返して、送信端末６
０側へのＢ−ＲＭセル７３1 〜７３5 として送出する。
ＡＴＭ通信装置６２は、Ｂ−ＲＭセル７３1 〜７３3 を
合流してＡＴＭ通信装置６１へ送出し、ＡＴＭ通信装置
６３は、Ｂ−ＲＭセル７３4 ，７３5 を合流してＡＴＭ
通信装置６１へ送出する。又ＡＴＭ通信装置６１は、Ａ
ＴＭ通信装置６２からのＢ−ＲＭセル７３1 〜７３3 と
ＡＴＭ通信装置６３からのＢ−ＲＭセル７３4，７３5
とを合流させて送信端末６０へ送出する。
２11〜７２13，７２21，７２22を折返して、送信端末６
０側へのＢ−ＲＭセル７３1 〜７３5 として送出する。
ＡＴＭ通信装置６２は、Ｂ−ＲＭセル７３1 〜７３3 を
合流してＡＴＭ通信装置６１へ送出し、ＡＴＭ通信装置
６３は、Ｂ−ＲＭセル７３4 ，７３5 を合流してＡＴＭ
通信装置６１へ送出する。又ＡＴＭ通信装置６１は、Ａ
ＴＭ通信装置６２からのＢ−ＲＭセル７３1 〜７３3 と
ＡＴＭ通信装置６３からのＢ−ＲＭセル７３4，７３5
とを合流させて送信端末６０へ送出する。
【００１４】この時、送信端末６０は、マルチキャスト
する方路数をＭとすると、送信端末６０が送出したＦ−
ＲＭセルのＭ倍のＢ−ＲＭセルを受信処理する必要が生
じ、逆方向回線の帯域を無駄に消費する問題があり、且
つ送信端末６０に於いても、ほぼ同一のＢ−ＲＭセルの
受信処理を行うことになり、処理負担が増加する問題が
ある。本発明は、前述の問題点を比較的簡単な構成によ
って解決することを目的とする。
する方路数をＭとすると、送信端末６０が送出したＦ−
ＲＭセルのＭ倍のＢ−ＲＭセルを受信処理する必要が生
じ、逆方向回線の帯域を無駄に消費する問題があり、且
つ送信端末６０に於いても、ほぼ同一のＢ−ＲＭセルの
受信処理を行うことになり、処理負担が増加する問題が
ある。本発明は、前述の問題点を比較的簡単な構成によ
って解決することを目的とする。
【００１５】
【課題を解決するための手段】本発明のビットレート制
御回路は、図１を参照して説明すると、（１）順方向回
線を介して転送した制御セルを折返して逆方向回線６に
送出した逆方向制御セルを抽出するセル分岐部１と、逆
方向制御セルを生成して逆方向回線に挿入するセル生成
・挿入部２と、論理回線毎に逆方向制御セルを記憶する
メモリ３と、このメモリ３に記憶された逆方向制御セル
と到着した逆方向制御セルとの内容の比較演算を行う比
較演算部４と、逆方向制御セルの到着数が所定数となっ
たことを検出した時又は所定時間経過を検出した時に、
セル生成・挿入部２を制御して１個の逆方向制御セルを
送出させる送出制御部５とを備え、到着した逆方向制御
セルの個数を低減して送出する。
御回路は、図１を参照して説明すると、（１）順方向回
線を介して転送した制御セルを折返して逆方向回線６に
送出した逆方向制御セルを抽出するセル分岐部１と、逆
方向制御セルを生成して逆方向回線に挿入するセル生成
・挿入部２と、論理回線毎に逆方向制御セルを記憶する
メモリ３と、このメモリ３に記憶された逆方向制御セル
と到着した逆方向制御セルとの内容の比較演算を行う比
較演算部４と、逆方向制御セルの到着数が所定数となっ
たことを検出した時又は所定時間経過を検出した時に、
セル生成・挿入部２を制御して１個の逆方向制御セルを
送出させる送出制御部５とを備え、到着した逆方向制御
セルの個数を低減して送出する。
【００１６】（２）又メモリ３は、論理回線毎に逆方向
制御セルを１個記憶する構成を有し、比較演算部４は、
メモリ３に記憶された逆方向制御セルと到着した逆方向
制御セルとを比較演算し、この演算結果に基づいてメモ
リ３に記憶された逆方向制御セル内容を更新する構成を
有するものである。
制御セルを１個記憶する構成を有し、比較演算部４は、
メモリ３に記憶された逆方向制御セルと到着した逆方向
制御セルとを比較演算し、この演算結果に基づいてメモ
リ３に記憶された逆方向制御セル内容を更新する構成を
有するものである。
【００１７】（３）又送出制御部５は、逆方向制御セル
の到着数を計数するセル計数回路と、このセル計数回路
の計数値と所定値とを比較し、比較一致の時にセル計数
部をクリアし、且つセル生成・挿入部２に逆方向制御セ
ルの送出のトリガ信号を加える比較回路とを備えてい
る。
の到着数を計数するセル計数回路と、このセル計数回路
の計数値と所定値とを比較し、比較一致の時にセル計数
部をクリアし、且つセル生成・挿入部２に逆方向制御セ
ルの送出のトリガ信号を加える比較回路とを備えてい
る。
【００１８】（４）又送出制御部５は、時間を計測し、
所定時間毎にセル生成・挿入部２に逆方向制御セル送出
のトリガ信号を加えるタイマを備えている。
所定時間毎にセル生成・挿入部２に逆方向制御セル送出
のトリガ信号を加えるタイマを備えている。
【００１９】（５）又順方向回線を介して転送した制御
セルを折返して逆方向回線に送出した逆方向制御セルを
抽出するセル分岐部１と、逆方向制御セルを生成して逆
方向回線に挿入するセル生成・挿入部２と、論理回線対
応に複数の逆方向制御セルを記憶する領域を有するメモ
リと、逆方向制御セルの到着数を計数するセル計数回路
と、このセル計数回路の計数値と所定値とを比較し、比
較一致信号によりセル計数回路をクリアする比較回路
と、この比較回路の比較一致信号によりメモリに記憶さ
れた複数の逆方向制御セルを順次読出して比較演算し、
演算結果の内容をセル生成・挿入部２に加えて逆方向制
御セルを生成させる比較演算部とを備えることができ
る。
セルを折返して逆方向回線に送出した逆方向制御セルを
抽出するセル分岐部１と、逆方向制御セルを生成して逆
方向回線に挿入するセル生成・挿入部２と、論理回線対
応に複数の逆方向制御セルを記憶する領域を有するメモ
リと、逆方向制御セルの到着数を計数するセル計数回路
と、このセル計数回路の計数値と所定値とを比較し、比
較一致信号によりセル計数回路をクリアする比較回路
と、この比較回路の比較一致信号によりメモリに記憶さ
れた複数の逆方向制御セルを順次読出して比較演算し、
演算結果の内容をセル生成・挿入部２に加えて逆方向制
御セルを生成させる比較演算部とを備えることができ
る。
【００２０】（６）又順方向回線を介して転送した制御
セルを折返して逆方向回線に送出した逆方向制御セルを
抽出するセル分岐部１と、逆方向制御セルを生成して逆
方向回線に挿入するセル生成・挿入部２と、論理回線毎
に逆方向制御セルを記憶するメモリ３と、このメモリ３
に記憶された逆方向制御セルと到着した逆方向制御セル
との内容の比較演算を行い、演算結果によりメモリ３の
内容を更新する比較演算部４と、順方向回線を介して転
送する主情報セルの時間間隔の測定部と、この測定部の
測定時間に対応した時間間隔で、セル生成・挿入部２
に、逆方向制御セルを生成するトリガ信号を加えるタイ
マとを備えることができる。
セルを折返して逆方向回線に送出した逆方向制御セルを
抽出するセル分岐部１と、逆方向制御セルを生成して逆
方向回線に挿入するセル生成・挿入部２と、論理回線毎
に逆方向制御セルを記憶するメモリ３と、このメモリ３
に記憶された逆方向制御セルと到着した逆方向制御セル
との内容の比較演算を行い、演算結果によりメモリ３の
内容を更新する比較演算部４と、順方向回線を介して転
送する主情報セルの時間間隔の測定部と、この測定部の
測定時間に対応した時間間隔で、セル生成・挿入部２
に、逆方向制御セルを生成するトリガ信号を加えるタイ
マとを備えることができる。
【００２１】（７）又順方向回線を介して転送した制御
セルを折返して逆方向回線に送出した逆方向制御セルを
抽出するセル分岐部１と、逆方向制御セルを生成して逆
方向回線に挿入するセル生成・挿入部２と、論理回線毎
に逆方向制御セルを記憶するメモリ３と、このメモリ３
に記憶された逆方向制御セルと到着した逆方向制御セル
との内容の比較演算を行い、演算結果によりメモリ３の
内容を更新する比較演算部４と、逆方向制御セルの到着
時間間隔を測定する測定部と、この測定部の測定時間に
対応した時間間隔で、セル生成・挿入部２に、逆方向制
御セルを生成するトリガ信号を加えるタイマとを備える
ことができる。
セルを折返して逆方向回線に送出した逆方向制御セルを
抽出するセル分岐部１と、逆方向制御セルを生成して逆
方向回線に挿入するセル生成・挿入部２と、論理回線毎
に逆方向制御セルを記憶するメモリ３と、このメモリ３
に記憶された逆方向制御セルと到着した逆方向制御セル
との内容の比較演算を行い、演算結果によりメモリ３の
内容を更新する比較演算部４と、逆方向制御セルの到着
時間間隔を測定する測定部と、この測定部の測定時間に
対応した時間間隔で、セル生成・挿入部２に、逆方向制
御セルを生成するトリガ信号を加えるタイマとを備える
ことができる。
【００２２】（８）又順方向回線を介して転送した制御
セルを折返して逆方向回線に送出した逆方向制御セルを
抽出するセル分岐部１と、逆方向制御セルを生成して逆
方向回線に挿入するセル生成・挿入部２と、論理回線毎
に前記逆方向制御セルを記憶するメモリ３と、このメモ
リ３に記憶された逆方向制御セルと到着した逆方向制御
セルとの内容の比較演算を行い、演算結果によりメモリ
３の内容を更新する比較演算部４と、特定の論理回線の
逆方向制御セルの到着を検出した時に、前記セル生成・
挿入部２を制御して１個の逆方向制御セルを送出させる
回線比較部とを備えることができる。
セルを折返して逆方向回線に送出した逆方向制御セルを
抽出するセル分岐部１と、逆方向制御セルを生成して逆
方向回線に挿入するセル生成・挿入部２と、論理回線毎
に前記逆方向制御セルを記憶するメモリ３と、このメモ
リ３に記憶された逆方向制御セルと到着した逆方向制御
セルとの内容の比較演算を行い、演算結果によりメモリ
３の内容を更新する比較演算部４と、特定の論理回線の
逆方向制御セルの到着を検出した時に、前記セル生成・
挿入部２を制御して１個の逆方向制御セルを送出させる
回線比較部とを備えることができる。
【００２３】（９）又一定の設定時間を有し、セル生成
・挿入部２から逆方向制御セルを送出した時にリセット
され、設定時間のタイムアウトによりセル生成・挿入部
２にセル送出のトリガ信号を加えるタイマを設けること
ができる。
・挿入部２から逆方向制御セルを送出した時にリセット
され、設定時間のタイムアウトによりセル生成・挿入部
２にセル送出のトリガ信号を加えるタイマを設けること
ができる。
【００２４】
【実施の形態】図２は本発明の第１の実施例の説明図で
あり、１はセル分岐部、２はセル生成・挿入部、３はメ
モリ、４は比較演算部、５は送出制御部、６は逆方向回
線、７はセル計数回路、８は比較回路である。又図示を
省略した制御部からマルチキャストの論理回線設定情報
を基にセル分岐部１は、逆方向回線６を介して到着した
Ｂ−ＲＭセルを、そのヘッダ及びＲＭプロトコル識別子
等によって識別して抽出し、そのヘッダの仮想パス識別
子ＶＰＩと仮想チャネル識別子ＶＣＩとを、メモリ３の
アクセス・アドレスａとして加え、又許可セルレートＥ
Ｒや輻輳表示ビットＣＩ等のＢ−ＲＭセルの内容ｂを比
較演算部４に加え、又Ｂ−ＲＭセルの検出信号ｃをセル
計数回路７に加える。なお、１対１の通信を行う論理回
線設定時はＢ−ＲＭセルをそのまま通過させることにな
る。
あり、１はセル分岐部、２はセル生成・挿入部、３はメ
モリ、４は比較演算部、５は送出制御部、６は逆方向回
線、７はセル計数回路、８は比較回路である。又図示を
省略した制御部からマルチキャストの論理回線設定情報
を基にセル分岐部１は、逆方向回線６を介して到着した
Ｂ−ＲＭセルを、そのヘッダ及びＲＭプロトコル識別子
等によって識別して抽出し、そのヘッダの仮想パス識別
子ＶＰＩと仮想チャネル識別子ＶＣＩとを、メモリ３の
アクセス・アドレスａとして加え、又許可セルレートＥ
Ｒや輻輳表示ビットＣＩ等のＢ−ＲＭセルの内容ｂを比
較演算部４に加え、又Ｂ−ＲＭセルの検出信号ｃをセル
計数回路７に加える。なお、１対１の通信を行う論理回
線設定時はＢ−ＲＭセルをそのまま通過させることにな
る。
【００２５】メモリ３は、論理回線（仮想パスコネクシ
ョンＶＰＣ又は仮想チャネルコネクションＶＣＣ）対応
に１個のＢ−ＲＭセルを記憶する領域を備えたランダム
アクセスメモリ（ＲＡＭ）により構成され、セル分岐部
１からアクセス・アドレスａとして加えられたＶＰＩ，
ＶＣＩによって、先に記憶されているＢ−ＲＭセルの内
容ｄを読出して比較演算部４に加える。
ョンＶＰＣ又は仮想チャネルコネクションＶＣＣ）対応
に１個のＢ−ＲＭセルを記憶する領域を備えたランダム
アクセスメモリ（ＲＡＭ）により構成され、セル分岐部
１からアクセス・アドレスａとして加えられたＶＰＩ，
ＶＣＩによって、先に記憶されているＢ−ＲＭセルの内
容ｄを読出して比較演算部４に加える。
【００２６】この比較演算部４は、メモリ３から読出さ
れたＢ−ＲＭセルの内容ｄと、到着したＢ−ＲＭセルの
内容ｂとの比較演算を行う。例えば、輻輳表示ビットＣ
Ｉについては論理和演算を行い、又許可セルレートＥＲ
については大小比較を行い、小さい方を選択し、その演
算結果ｅをメモリ３に書込む。従って、論理回線対応の
メモリ３のＢ−ＲＭセルの内容、例えば、輻輳表示ビッ
トＣＩは、一旦輻輳が発生したことを表示すると、クリ
アされるまで輻輳有りを示すものとなり、又許可セルレ
ートＥＲは、最小のセルレートを示すことになる。
れたＢ−ＲＭセルの内容ｄと、到着したＢ−ＲＭセルの
内容ｂとの比較演算を行う。例えば、輻輳表示ビットＣ
Ｉについては論理和演算を行い、又許可セルレートＥＲ
については大小比較を行い、小さい方を選択し、その演
算結果ｅをメモリ３に書込む。従って、論理回線対応の
メモリ３のＢ−ＲＭセルの内容、例えば、輻輳表示ビッ
トＣＩは、一旦輻輳が発生したことを表示すると、クリ
アされるまで輻輳有りを示すものとなり、又許可セルレ
ートＥＲは、最小のセルレートを示すことになる。
【００２７】又送出制御部５のセル計数回路７は、セル
分岐部１からのＢ−ＲＭセルの検出信号ｃを論理回線対
応に計数し、比較回路８はセル計数回路７の論理回線対
応の計数値と所定数ｍとを比較し、比較一致信号ｆを、
セル計数回路７にクリア信号として加えて、論理回線対
応の計数値をクリアし、又セル生成・挿入部２にセル送
出のトリガ信号として加える。それによって、セル生成
・挿入部２は、論理回線対応に比較演算部４からメモリ
３に書込むＢ−ＲＭセルの輻輳表示ビットＣＩや許可セ
ルレートＥＲ等の内容ｅを含むＢ−ＲＭセルを生成して
送出する。この場合の所定数ｍは、マルチキャストの本
数とすることが好適である。
分岐部１からのＢ−ＲＭセルの検出信号ｃを論理回線対
応に計数し、比較回路８はセル計数回路７の論理回線対
応の計数値と所定数ｍとを比較し、比較一致信号ｆを、
セル計数回路７にクリア信号として加えて、論理回線対
応の計数値をクリアし、又セル生成・挿入部２にセル送
出のトリガ信号として加える。それによって、セル生成
・挿入部２は、論理回線対応に比較演算部４からメモリ
３に書込むＢ−ＲＭセルの輻輳表示ビットＣＩや許可セ
ルレートＥＲ等の内容ｅを含むＢ−ＲＭセルを生成して
送出する。この場合の所定数ｍは、マルチキャストの本
数とすることが好適である。
【００２８】従って、図１１に於けるＡＴＭ通信装置６
１に於いては、ｍ＝５とすることにより、Ｂ−ＲＭセル
を５個受信することにより、１個のＢ−ＲＭセルを送信
端末６０に送出するから、５本のマルチキャストの場合
に於いても、送信端末６０は、１Ｆ−ＲＭセルに対して
１Ｂ−ＲＭセルを受信するから、ＡＴＭ通信装置６１と
送信端末６０との間の逆方向回線の帯域を有効に利用で
きることになる。
１に於いては、ｍ＝５とすることにより、Ｂ−ＲＭセル
を５個受信することにより、１個のＢ−ＲＭセルを送信
端末６０に送出するから、５本のマルチキャストの場合
に於いても、送信端末６０は、１Ｆ−ＲＭセルに対して
１Ｂ−ＲＭセルを受信するから、ＡＴＭ通信装置６１と
送信端末６０との間の逆方向回線の帯域を有効に利用で
きることになる。
【００２９】図３は本発明の第２の実施例の説明図であ
り、図２と同一符号は同一部分を示し、９は送出制御部
５を構成するタイマである。このタイマ９は、複数個の
Ｂ−ＲＭセルが到着する時間間隔に相当する時間を計測
して、セル生成・挿入部２にセル送出のトリガ信号を加
える。例えば、タイマ９の設定時間を、ｍ個のＢ−ＲＭ
セルが到着する予定の時間間隔とすると、前述の実施例
と同様に、ｍ本のマルチキャストに対応するｍ個のＢ−
ＲＭセルを受信できる時間毎に、１個のＢ−ＲＭセルを
送出することになる。
り、図２と同一符号は同一部分を示し、９は送出制御部
５を構成するタイマである。このタイマ９は、複数個の
Ｂ−ＲＭセルが到着する時間間隔に相当する時間を計測
して、セル生成・挿入部２にセル送出のトリガ信号を加
える。例えば、タイマ９の設定時間を、ｍ個のＢ−ＲＭ
セルが到着する予定の時間間隔とすると、前述の実施例
と同様に、ｍ本のマルチキャストに対応するｍ個のＢ−
ＲＭセルを受信できる時間毎に、１個のＢ−ＲＭセルを
送出することになる。
【００３０】図４は本発明の第３の実施例の説明図であ
り、図２及び図３と同一符号は同一部分を示し、３ａは
論理回線対応に複数のＢ−ＲＭセルの内容ｂを記憶する
領域を有するメモリ、４ａはメモリ３ａの複数のＢ−Ｒ
Ｍセルの内容について比較演算を行う比較演算部、１０
はカウンタである。
り、図２及び図３と同一符号は同一部分を示し、３ａは
論理回線対応に複数のＢ−ＲＭセルの内容ｂを記憶する
領域を有するメモリ、４ａはメモリ３ａの複数のＢ−Ｒ
Ｍセルの内容について比較演算を行う比較演算部、１０
はカウンタである。
【００３１】この実施例は、逆方向回線６を介して到着
したＢ−ＲＭセルをセル分岐部１により抽出し、メモリ
３ａに仮想パス識別子ＶＰＩと仮想チャネル識別子ＶＣ
Ｉとをアクセス・アドレスａとして、Ｂ−ＲＭセルの内
容ｂを順次書込む。即ち、論理回線対応に複数のＢ−Ｒ
Ｍセルの内容ｂを書込む。又セル計数回路７はＢ−ＲＭ
セルの検出信号ｃを計数し、比較回路８は所定値ｍと、
セル計数回路７の計数値を比較し、比較一致信号ｆをセ
ル計数回路７にはクリア信号として加え、又カウンタ１
０にカウントのトリガ信号として加える。
したＢ−ＲＭセルをセル分岐部１により抽出し、メモリ
３ａに仮想パス識別子ＶＰＩと仮想チャネル識別子ＶＣ
Ｉとをアクセス・アドレスａとして、Ｂ−ＲＭセルの内
容ｂを順次書込む。即ち、論理回線対応に複数のＢ−Ｒ
Ｍセルの内容ｂを書込む。又セル計数回路７はＢ−ＲＭ
セルの検出信号ｃを計数し、比較回路８は所定値ｍと、
セル計数回路７の計数値を比較し、比較一致信号ｆをセ
ル計数回路７にはクリア信号として加え、又カウンタ１
０にカウントのトリガ信号として加える。
【００３２】カウンタ１０は、比較一致信号ｆにより、
比較演算部４ａの繰り返し制御を行うもので、比較演算
部４ａはそれによってメモリ３ａのアクセス・アドレス
を順次生成してメモリ３ａに加えてＢ−ＲＭセルの内容
を順次読出し、Ｂ−ＲＭセルを読出す毎に演算し、総て
のＢ−ＲＭセルの内容を読出して演算を行った時に、セ
ル生成・挿入部２に、その演算結果の内容ｈとセル送出
のトリガ信号ｇとを加える。セル生成・挿入部２は、演
算結果の内容ｈを基にＢ−ＲＭセルを生成して送出す
る。比較演算部４ａに於ける演算は、前述の実施例と同
様に、例えば、輻輳表示ビットＣＩについては論理和演
算を行い、許可セルレートＥＲについては大小比較を行
い、小さい方を選択することを繰り返すことになる。
比較演算部４ａの繰り返し制御を行うもので、比較演算
部４ａはそれによってメモリ３ａのアクセス・アドレス
を順次生成してメモリ３ａに加えてＢ−ＲＭセルの内容
を順次読出し、Ｂ−ＲＭセルを読出す毎に演算し、総て
のＢ−ＲＭセルの内容を読出して演算を行った時に、セ
ル生成・挿入部２に、その演算結果の内容ｈとセル送出
のトリガ信号ｇとを加える。セル生成・挿入部２は、演
算結果の内容ｈを基にＢ−ＲＭセルを生成して送出す
る。比較演算部４ａに於ける演算は、前述の実施例と同
様に、例えば、輻輳表示ビットＣＩについては論理和演
算を行い、許可セルレートＥＲについては大小比較を行
い、小さい方を選択することを繰り返すことになる。
【００３３】従って、ｍ個のＢ−ＲＭセルが到着する
と、それまでメモリ３ａに記憶されたＢ−ＲＭセルの内
容について比較演算を行って、１個のＢ−ＲＭセルを生
成し、そのＢ−ＲＭセルを送出するから、マルチキャス
トに於けるＢ−ＲＭセルを統合して送信端末へ送出する
ことができる。
と、それまでメモリ３ａに記憶されたＢ−ＲＭセルの内
容について比較演算を行って、１個のＢ−ＲＭセルを生
成し、そのＢ−ＲＭセルを送出するから、マルチキャス
トに於けるＢ−ＲＭセルを統合して送信端末へ送出する
ことができる。
【００３４】図５は本発明の第４の実施例の説明図であ
り、１はセル分岐部、２はセル生成・挿入部、３はメモ
リ、４は比較演算部、６は逆方向回線、１１は順方向回
線、１２は主情報セル識別部、１３はカウンタ、１４は
タイマである。この実施例は、図３に示す実施例のタイ
マの計測時間を、順方向回線１１の主情報セルの流量に
対応して変更するものであり、主情報セル識別部１２と
カウンタ１３とにより、主情報セルの時間間隔の測定部
を構成している。又セル分岐部１は、前述の各実施例と
同様に、逆方向回線６を介して到着したＢ−ＲＭセル
を、そのヘッダ及びＲＭプロトコル識別子等によって識
別して抽出し、そのヘッダの仮想パス識別子ＶＰＩと仮
想チャネル識別子ＶＣＩとを、メモリ３のアクセス・ア
ドレスａとして加え、又許可セルレートＥＲや輻輳表示
ビットＣＩ等のＢ−ＲＭセルの内容ｂを比較演算部４に
加える。
り、１はセル分岐部、２はセル生成・挿入部、３はメモ
リ、４は比較演算部、６は逆方向回線、１１は順方向回
線、１２は主情報セル識別部、１３はカウンタ、１４は
タイマである。この実施例は、図３に示す実施例のタイ
マの計測時間を、順方向回線１１の主情報セルの流量に
対応して変更するものであり、主情報セル識別部１２と
カウンタ１３とにより、主情報セルの時間間隔の測定部
を構成している。又セル分岐部１は、前述の各実施例と
同様に、逆方向回線６を介して到着したＢ−ＲＭセル
を、そのヘッダ及びＲＭプロトコル識別子等によって識
別して抽出し、そのヘッダの仮想パス識別子ＶＰＩと仮
想チャネル識別子ＶＣＩとを、メモリ３のアクセス・ア
ドレスａとして加え、又許可セルレートＥＲや輻輳表示
ビットＣＩ等のＢ−ＲＭセルの内容ｂを比較演算部４に
加える。
【００３５】又メモリ３は、セル分岐部１からアクセス
・アドレスａとして加えられたＶＰＩ，ＶＣＩによっ
て、先に記憶されているＢ−ＲＭセルの内容ｄを読出し
て比較演算部４に加える。この比較演算部４は、メモリ
３から読出されたＢ−ＲＭセルの内容ｄと、到着したＢ
−ＲＭセルの内容ｂとの比較演算を行い、その演算結果
の内容ｅをメモリ３に書込む。
・アドレスａとして加えられたＶＰＩ，ＶＣＩによっ
て、先に記憶されているＢ−ＲＭセルの内容ｄを読出し
て比較演算部４に加える。この比較演算部４は、メモリ
３から読出されたＢ−ＲＭセルの内容ｄと、到着したＢ
−ＲＭセルの内容ｂとの比較演算を行い、その演算結果
の内容ｅをメモリ３に書込む。
【００３６】又論理回線対応のＦ−ＲＭセルは、その論
理回線対応の主情報セルの所定数毎に送出されるもので
あり、従って、Ｂ−ＲＭセルも主情報セルの個数に比例
させるのが実用上望ましいことである。そこで、主情報
セル識別部１２により順方向回線１１に流れる主情報セ
ルを識別し、その識別信号ｉをカウンタ１３にはリセッ
ト信号として加え、タイマ１４にはロード信号として加
える。カウンタ１３は、クロック信号ｃｌｋをカウンタ
し、そのカウント内容ｋをタイマ１４に加え、タイマ１
４に、ロード信号が加えられた時のカウンタ１３のカウ
ント内容ｋをロードする。
理回線対応の主情報セルの所定数毎に送出されるもので
あり、従って、Ｂ−ＲＭセルも主情報セルの個数に比例
させるのが実用上望ましいことである。そこで、主情報
セル識別部１２により順方向回線１１に流れる主情報セ
ルを識別し、その識別信号ｉをカウンタ１３にはリセッ
ト信号として加え、タイマ１４にはロード信号として加
える。カウンタ１３は、クロック信号ｃｌｋをカウンタ
し、そのカウント内容ｋをタイマ１４に加え、タイマ１
４に、ロード信号が加えられた時のカウンタ１３のカウ
ント内容ｋをロードする。
【００３７】タイマ１４は、カウンタ１３の所定個数ｎ
のカウント内容ｋ1 ，ｋ2 ，・・・ｋn を、Ｔ＝ｋ1 ＋
ｋ2 ＋・・・＋ｋn としてロードし、このＴを所定数ｍ
倍したｍＴの計測時間毎にトリガ信号ｊをセル生成・挿
入部２に加える。セル生成・挿入部２は、比較演算部４
の演算結果ｅを内容とするＢ−ＲＭセルを生成して送出
する。従って、順方向回線１１の主情報セルの通過時間
間隔の測定結果に対応し、且つマルチキャスト本数分の
１に削減したＢ−ＲＭセルを送出することができる。
のカウント内容ｋ1 ，ｋ2 ，・・・ｋn を、Ｔ＝ｋ1 ＋
ｋ2 ＋・・・＋ｋn としてロードし、このＴを所定数ｍ
倍したｍＴの計測時間毎にトリガ信号ｊをセル生成・挿
入部２に加える。セル生成・挿入部２は、比較演算部４
の演算結果ｅを内容とするＢ−ＲＭセルを生成して送出
する。従って、順方向回線１１の主情報セルの通過時間
間隔の測定結果に対応し、且つマルチキャスト本数分の
１に削減したＢ−ＲＭセルを送出することができる。
【００３８】図６は本発明の第５の実施例の説明図であ
り、前述の各実施例と同一符号は同一部分を示し、１５
はタイマ、１６はカウンタである。このカウンタ１６
は、クロック信号をカウントアップし、セル分岐部１に
於けるＢ−ＲＭセルの検出信号ｃによりクリアされ、又
この検出信号ｃをロード信号としてタイマ１５に加え
て、カウンタ１６のカウント内容ｑをロードする。
り、前述の各実施例と同一符号は同一部分を示し、１５
はタイマ、１６はカウンタである。このカウンタ１６
は、クロック信号をカウントアップし、セル分岐部１に
於けるＢ−ＲＭセルの検出信号ｃによりクリアされ、又
この検出信号ｃをロード信号としてタイマ１５に加え
て、カウンタ１６のカウント内容ｑをロードする。
【００３９】タイマ１５は、カウンタ１６の所定個数ｍ
のカウント内容ｑ1 ，ｑ2 ，・・・を、Ｔ＝ｑ1 ＋ｑ2
＋・・・＋ｑm としてロードし、このＴの計測時間毎に
トリガ信号ｐをセル生成・挿入部２に加える。従って、
到着したＢ−ＲＭセルのセルレートに対応した時間間隔
で、１／ｍに削減したＢ−ＲＭセルをセル生成・挿入部
１から送出することができる。
のカウント内容ｑ1 ，ｑ2 ，・・・を、Ｔ＝ｑ1 ＋ｑ2
＋・・・＋ｑm としてロードし、このＴの計測時間毎に
トリガ信号ｐをセル生成・挿入部２に加える。従って、
到着したＢ−ＲＭセルのセルレートに対応した時間間隔
で、１／ｍに削減したＢ−ＲＭセルをセル生成・挿入部
１から送出することができる。
【００４０】図７は本発明の第６の実施例の説明図であ
り、前述の各実施例と同一符号は同一部分を示し、１７
は回線比較部である。この回線比較部１７は、特定の論
理回線のＢ−ＲＭセルが到着したか否かを比較識別する
ものであり、セル分岐部１は、メモリ３のアクセス・ア
ドレスａと同様に仮想パス識別子ＶＰＩと仮想チャネル
識別子ＶＣＩとを含む論理回線情報ｓを回線比較部１７
に加え、特定の論理回線情報ｒと比較する。この特定の
論理回線は、例えば、帯域が最も狭い論理回線又は遅延
が最も小さい論理回線とすることができる。従って、帯
域が広く、セルレートが大きい論理回線のＢ−ＲＭセル
を無視し、特定の論理回線のＢ−ＲＭセルに注目して、
マルチキャストに於けるＢ−ＲＭセルをセル生成・挿入
部２から送出することができる。
り、前述の各実施例と同一符号は同一部分を示し、１７
は回線比較部である。この回線比較部１７は、特定の論
理回線のＢ−ＲＭセルが到着したか否かを比較識別する
ものであり、セル分岐部１は、メモリ３のアクセス・ア
ドレスａと同様に仮想パス識別子ＶＰＩと仮想チャネル
識別子ＶＣＩとを含む論理回線情報ｓを回線比較部１７
に加え、特定の論理回線情報ｒと比較する。この特定の
論理回線は、例えば、帯域が最も狭い論理回線又は遅延
が最も小さい論理回線とすることができる。従って、帯
域が広く、セルレートが大きい論理回線のＢ−ＲＭセル
を無視し、特定の論理回線のＢ−ＲＭセルに注目して、
マルチキャストに於けるＢ−ＲＭセルをセル生成・挿入
部２から送出することができる。
【００４１】図８は本発明の第７の実施例の説明図であ
り、前述の各実施例と同一符号は同一部分を示し、２０
はタイマ、２１はオア回路である。このタイマ２０は、
セル生成・挿入部２にセル送出のトリガ信号ｖがオア回
路２１から送出された時にクリアされ、所定時間経過し
た時にタイムアウト信号ｕを出力する。又セル計数回路
７と比較回路８とは、図２に示す実施例と同様に、逆方
向回線６を介したＢ−ＲＭセルを所定数受信した時に、
比較回路８から比較一致信号ｆを出力するもので、この
比較一致信号ｆがオア回路２１を介してセル生成・挿入
部２にトリガ信号ｖとして加えられて、比較演算部４の
演算結果ｅを内容としたＢ−ＲＭセルが生成されて送出
される。
り、前述の各実施例と同一符号は同一部分を示し、２０
はタイマ、２１はオア回路である。このタイマ２０は、
セル生成・挿入部２にセル送出のトリガ信号ｖがオア回
路２１から送出された時にクリアされ、所定時間経過し
た時にタイムアウト信号ｕを出力する。又セル計数回路
７と比較回路８とは、図２に示す実施例と同様に、逆方
向回線６を介したＢ−ＲＭセルを所定数受信した時に、
比較回路８から比較一致信号ｆを出力するもので、この
比較一致信号ｆがオア回路２１を介してセル生成・挿入
部２にトリガ信号ｖとして加えられて、比較演算部４の
演算結果ｅを内容としたＢ−ＲＭセルが生成されて送出
される。
【００４２】しかし、何らかの原因でＢ−ＲＭセルが到
着しないか又は極端に到着間隔が長くなった場合、タイ
マ２０の設定時間を経過しても比較回路８から比較一致
信号ｆが得られないことになる。その場合は、タイマ２
０のタイムアウト信号ｕがオア回路２１を介してセル生
成・挿入部２のトリガ信号ｖとなるから、Ｂ−ＲＭセル
を生成して送出することができる。即ち、送信端末へは
少なくともタイマ２０の設定時間以下の時間間隔でＢ−
ＲＭセルを送出することができる。
着しないか又は極端に到着間隔が長くなった場合、タイ
マ２０の設定時間を経過しても比較回路８から比較一致
信号ｆが得られないことになる。その場合は、タイマ２
０のタイムアウト信号ｕがオア回路２１を介してセル生
成・挿入部２のトリガ信号ｖとなるから、Ｂ−ＲＭセル
を生成して送出することができる。即ち、送信端末へは
少なくともタイマ２０の設定時間以下の時間間隔でＢ−
ＲＭセルを送出することができる。
【００４３】本発明は、前述の各実施例にのみ限定され
るものではなく、種々付加変更することができるもので
あり、例えば、比較演算部４，４ａに於いては、輻輳表
示ビットＣＩの論理和演算，許可セルレートＥＲの大小
比較比較演算以外に、情報フィールド内の他の情報につ
いても、それらの特性に対応した演算を行い、その演算
結果を、セル生成・挿入部２に於いて生成するＢ−ＲＭ
セルの情報フィールドに付加して送出することができ
る。又各部の機能は、プロセッサの演算処理機能によっ
ても容易に実現できるものである。
るものではなく、種々付加変更することができるもので
あり、例えば、比較演算部４，４ａに於いては、輻輳表
示ビットＣＩの論理和演算，許可セルレートＥＲの大小
比較比較演算以外に、情報フィールド内の他の情報につ
いても、それらの特性に対応した演算を行い、その演算
結果を、セル生成・挿入部２に於いて生成するＢ−ＲＭ
セルの情報フィールドに付加して送出することができ
る。又各部の機能は、プロセッサの演算処理機能によっ
ても容易に実現できるものである。
【００４４】
【発明の効果】以上説明したように、本発明は、ＡＢＲ
サービスに於いて、受信端末から送信端末側へ折返して
送出するＢ−ＲＭセルが、マルチキャスト時には送信端
末側へマルチキャストの本数に対応して転送されること
になるが、比較的簡単な構成により、到着したＢ−ＲＭ
セルの所定数毎又は所定時間毎に１個のＢ−ＲＭセルを
生成して送出し、送信端末へのＢ−ＲＭセルを低減し、
逆方向回線の帯域を有効に利用することができる利点が
ある。
サービスに於いて、受信端末から送信端末側へ折返して
送出するＢ−ＲＭセルが、マルチキャスト時には送信端
末側へマルチキャストの本数に対応して転送されること
になるが、比較的簡単な構成により、到着したＢ−ＲＭ
セルの所定数毎又は所定時間毎に１個のＢ−ＲＭセルを
生成して送出し、送信端末へのＢ−ＲＭセルを低減し、
逆方向回線の帯域を有効に利用することができる利点が
ある。
【図１】本発明の原理説明図である。
【図２】本発明の第１の実施例の説明図である。
【図３】本発明の第２の実施例の説明図である。
【図４】本発明の第３の実施例の説明図である。
【図５】本発明の第４の実施例の説明図である。
【図６】本発明の第５の実施例の説明図である。
【図７】本発明の第６の実施例の説明図である。
【図８】本発明の第７の実施例の説明図である。
【図９】ＡＢＲに於けるレート制御の説明図である。
【図１０】ＲＭセルのフォーマットの説明図である。
【図１１】ＡＢＲに於けるマルチキャストの説明図であ
る。
る。
１ セル分岐部 ２ セル生成・挿入部 ３ メモリ ４ 比較演算部 ５ 送出制御部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 草柳 道夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 須藤 俊之 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (9)
- 【請求項１】 順方向回線を介して転送した制御セルを
折返して逆方向回線に送出した逆方向制御セルを抽出す
るセル分岐部と、 逆方向制御セルを生成して逆方向回線に挿入するセル生
成・挿入部と、 論理回線毎に前記逆方向制御セルを記憶するメモリと、 該メモリに記憶された前記逆方向制御セルと到着した逆
方向制御セルとの内容の比較演算を行う比較演算部と、 前記逆方向制御セルの到着数が所定数となったことを検
出した時又は所定時間経過を検出した時に、前記セル生
成・挿入部を制御して１個の逆方向制御セルを送出させ
る送出制御部とを備えたことを特徴とするビットレート
制御回路。 - 【請求項２】 前記メモリは、前記論理回線毎に前記逆
方向制御セルを１個記憶する構成を有し、前記比較演算
部は、前記メモリに記憶された逆方向制御セルと到着し
た逆方向制御セルとを比較演算し、該演算結果に基づい
て前記メモリに記憶された逆方向制御セル内容を更新す
る構成を有することを特徴とする請求項１記載のビット
レート制御回路。 - 【請求項３】 前記送出制御部は、前記逆方向制御セル
の到着数を計数するセル計数回路と、該セル計数回路の
計数値と所定値とを比較し、比較一致の時に前記セル計
数部をクリアし、且つ前記セル生成・挿入部に逆方向制
御セルの送出のトリガ信号を加える比較回路とを有する
ことを特徴とする請求項１記載のビットレート制御回
路。 - 【請求項４】 前記送出制御部は、時間を計測し、所定
時間毎に前記セル生成・挿入部に逆方向制御セル送出の
トリガ信号を加えるタイマを有することを特徴とする請
求項１記載のビットレート制御回路。 - 【請求項５】 順方向回線を介して転送した制御セルを
折返して逆方向回線に送出した逆方向制御セルを抽出す
るセル分岐部と、 逆方向制御セルを生成して逆方向回線に挿入するセル生
成・挿入部と、 論理回線対応に複数の前記逆方向制御セルを記憶する領
域を有するメモリと、 前記逆方向制御セルの到着数を計数するセル計数回路
と、 該セル計数回路の計数値と所定値とを比較し、比較一致
信号により前記セル計数回路をクリアする比較回路と、 該比較回路の比較一致信号により前記メモリに記憶され
た複数の逆方向制御セルを順次読出して比較演算し、演
算結果の内容を前記セル生成・挿入部に加えて逆方向制
御セルを生成させる比較演算部とを備えたことを特徴と
するビットレート制御回路。 - 【請求項６】 順方向回線を介して転送した制御セルを
折返して逆方向回線に送出した逆方向制御セルを抽出す
るセル分岐部と、 逆方向制御セルを生成して逆方向回線に挿入するセル生
成・挿入部と、 論理回線毎に前記逆方向制御セルを記憶するメモリと、 該メモリに記憶された前記逆方向制御セルと到着した逆
方向制御セルとの内容の比較演算を行い、演算結果によ
り該メモリの内容を更新する比較演算部と、 前記順方向回線を介して転送する主情報セルの時間間隔
の測定部と、 該測定部の測定時間に対応した時間間隔で、前記セル生
成・挿入部に、逆方向制御セルを生成するトリガ信号を
加えるタイマとを備えたことを特徴とするビットレート
制御回路。 - 【請求項７】 順方向回線を介して転送した制御セルを
折返して逆方向回線に送出した逆方向制御セルを抽出す
るセル分岐部と、 逆方向制御セルを生成して逆方向回線に挿入するセル生
成・挿入部と、 論理回線毎に前記逆方向制御セルを記憶するメモリと、 該メモリに記憶された前記逆方向制御セルと到着した逆
方向制御セルとの内容の比較演算を行い、演算結果によ
り該メモリの内容を更新する比較演算部と、 前記逆方向制御セルの到着時間間隔を測定する測定部
と、 該測定部の測定時間に対応した時間間隔で、前記セル生
成・挿入部に、逆方向制御セルを生成するトリガ信号を
加えるタイマとを備えたことを特徴とするビットレート
制御回路。 - 【請求項８】 順方向回線を介して転送した制御セルを
折返して逆方向回線に送出した逆方向制御セルを抽出す
るセル分岐部と、 逆方向制御セルを生成して逆方向回線に挿入するセル生
成・挿入部と、 論理回線毎に前記逆方向制御セルを記憶するメモリと、 該メモリに記憶された前記逆方向制御セルと到着した逆
方向制御セルとの内容の比較演算を行い、演算結果によ
り該メモリの内容を更新する比較演算部と、 特定の論理回線の逆方向制御セルの到着を検出した時
に、前記セル生成・挿入部を制御して１個の逆方向制御
セルを送出させる回線比較部とを備えたことを特徴とす
るビットレート制御回路。 - 【請求項９】 一定の設定時間を有し、前記セル生成・
挿入部から逆方向制御セルを送出した時にリセットさ
れ、前記設定時間のタイムアウトにより前記セル生成・
挿入部にセル送出のトリガ信号を加えるタイマを設けた
ことを特徴とする請求項１〜３又は５〜８の何れか１項
記載のビットレート制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23803595A JPH0983537A (ja) | 1995-09-18 | 1995-09-18 | ビットレート制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23803595A JPH0983537A (ja) | 1995-09-18 | 1995-09-18 | ビットレート制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0983537A true JPH0983537A (ja) | 1997-03-28 |
Family
ID=17024211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23803595A Withdrawn JPH0983537A (ja) | 1995-09-18 | 1995-09-18 | ビットレート制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0983537A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923645A (en) * | 1997-02-07 | 1999-07-13 | Fujitsu Limited | Cell rate control device and method |
| US6314098B1 (en) | 1997-05-12 | 2001-11-06 | Nec Corporation | ATM connectionless communication system having session supervising and connection supervising functions |
| US6556542B1 (en) | 1998-02-23 | 2003-04-29 | Fujitsu Limited | Transfer rate controlling device and method thereof |
| US6711133B1 (en) | 1999-05-12 | 2004-03-23 | Nec Corporation | Method for controlling congestion in ATM switching system |
-
1995
- 1995-09-18 JP JP23803595A patent/JPH0983537A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923645A (en) * | 1997-02-07 | 1999-07-13 | Fujitsu Limited | Cell rate control device and method |
| US6314098B1 (en) | 1997-05-12 | 2001-11-06 | Nec Corporation | ATM connectionless communication system having session supervising and connection supervising functions |
| US6556542B1 (en) | 1998-02-23 | 2003-04-29 | Fujitsu Limited | Transfer rate controlling device and method thereof |
| US6711133B1 (en) | 1999-05-12 | 2004-03-23 | Nec Corporation | Method for controlling congestion in ATM switching system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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