JPH098501A - 高周波スイッチ - Google Patents
高周波スイッチInfo
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- JPH098501A JPH098501A JP14854295A JP14854295A JPH098501A JP H098501 A JPH098501 A JP H098501A JP 14854295 A JP14854295 A JP 14854295A JP 14854295 A JP14854295 A JP 14854295A JP H098501 A JPH098501 A JP H098501A
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Abstract
(57)【要約】
【目的】本発明は移動体通信器向けの送信受信切り換え
スイッチに関するものであり、低通過損失で高アイソレ
ーション特性の高周波スイッチ実現を目的とする。 【構成】ＳＰＤＴスイッチの信号を通すＦＥＴに並列に
インダクタを接続する。 【効果】本発明はＦＥＴで構成されるスイッチ回路の寄
生容量をインダクタで打ち消すもので低通過損失、高ア
イソーレションのスイッチを実現するものである。また
インダクタの数に制限を加えることで集積化時のチップ
面積の削減を図っている。
スイッチに関するものであり、低通過損失で高アイソレ
ーション特性の高周波スイッチ実現を目的とする。 【構成】ＳＰＤＴスイッチの信号を通すＦＥＴに並列に
インダクタを接続する。 【効果】本発明はＦＥＴで構成されるスイッチ回路の寄
生容量をインダクタで打ち消すもので低通過損失、高ア
イソーレションのスイッチを実現するものである。また
インダクタの数に制限を加えることで集積化時のチップ
面積の削減を図っている。
Description
【０００１】
【産業上の利用分野】本発明は、送信機能及び受信機能
の両機能を兼ね備えた移動体通信装置に用いられる送信
受信切り換えのためのスイッチに関するものであり、低
通過損失で高アイソレーション特性を持つ高周波スイッ
チを実現するものである。
の両機能を兼ね備えた移動体通信装置に用いられる送信
受信切り換えのためのスイッチに関するものであり、低
通過損失で高アイソレーション特性を持つ高周波スイッ
チを実現するものである。
【０００２】
【従来の技術】セルラ電話、コードレス電話等を主なア
プリケーションとする化合物半導体デバイスを用いた送
信受信切り替え用のＳＰＤＴ(Single-Pole Double-Thro
w)スイッチの開発事例が多く発表されている。例とし
て、吉川等による”小型樹脂パッケージ高周波ＦＥＴス
イッチ”、1993年電子情報通信学会春季大会、講演番号
Ｃ−９０がある。図２に、この従来のＳＰＤＴスイッチ
を示す。スイッチを構成する各電界効果型トランジスタ
（以下、「ＦＥＴ」と称す。）は、ディプリージョン形
ＧａＡｓＭＥＳＦＥＴである。図２を用いてＳＰＤＴス
イッチの動作原理を説明する。スイッチには３つの信号
端子とＶＣ１，ＶＣ２の２つの制御端子が存在する。同
図中、中央の信号端子をアンテナに接続し、左の信号端
子を受信機に、右の信号端子を送信機に接続する。制御
バイアスは２つの制御端子ＶＣ１，ＶＣ２に相補的に０
Ｖバイアス、またはＦＥＴの閾電圧以下の負バイアスＶ
conを印加する。ＶＣ１に０Ｖ，ＶＣ２にＶconＶを加え
ると、ＦＥＴ２，ＦＥＴ４がＯＮ，ＦＥＴ１，ＦＥＴ３
がＯＦＦとなり、アンテナに接続された中央の信号端子
と受信機に接続された左の信号端子が接続され、送信機
に接続された右の信号端子は接地される。逆に、ＶＣ１
にＶconＶを，ＶＣ２に０Ｖを加えると、ＦＥＴ１，Ｆ
ＥＴ３がＯＮ，ＦＥＴ２，ＦＥＴ４がＯＦＦとなり、ア
ンテナに接続された中央の信号端子と送信機に接続され
た右の信号端子が接続され、受信機に接続された左の信
号端子は接地される。
プリケーションとする化合物半導体デバイスを用いた送
信受信切り替え用のＳＰＤＴ(Single-Pole Double-Thro
w)スイッチの開発事例が多く発表されている。例とし
て、吉川等による”小型樹脂パッケージ高周波ＦＥＴス
イッチ”、1993年電子情報通信学会春季大会、講演番号
Ｃ−９０がある。図２に、この従来のＳＰＤＴスイッチ
を示す。スイッチを構成する各電界効果型トランジスタ
（以下、「ＦＥＴ」と称す。）は、ディプリージョン形
ＧａＡｓＭＥＳＦＥＴである。図２を用いてＳＰＤＴス
イッチの動作原理を説明する。スイッチには３つの信号
端子とＶＣ１，ＶＣ２の２つの制御端子が存在する。同
図中、中央の信号端子をアンテナに接続し、左の信号端
子を受信機に、右の信号端子を送信機に接続する。制御
バイアスは２つの制御端子ＶＣ１，ＶＣ２に相補的に０
Ｖバイアス、またはＦＥＴの閾電圧以下の負バイアスＶ
conを印加する。ＶＣ１に０Ｖ，ＶＣ２にＶconＶを加え
ると、ＦＥＴ２，ＦＥＴ４がＯＮ，ＦＥＴ１，ＦＥＴ３
がＯＦＦとなり、アンテナに接続された中央の信号端子
と受信機に接続された左の信号端子が接続され、送信機
に接続された右の信号端子は接地される。逆に、ＶＣ１
にＶconＶを，ＶＣ２に０Ｖを加えると、ＦＥＴ１，Ｆ
ＥＴ３がＯＮ，ＦＥＴ２，ＦＥＴ４がＯＦＦとなり、ア
ンテナに接続された中央の信号端子と送信機に接続され
た右の信号端子が接続され、受信機に接続された左の信
号端子は接地される。
【０００３】ＦＥＴの小信号等価回路を図３(a)に示
す。ＯＦＦ時の簡易化した等価回路は、ドレイン−ソー
ス間の寄生容量で代表させることができ、ＯＮ時の等価
回路は、ドレイン−ソース間の抵抗で代表させることが
できる。ＯＦＦ時のドレイン−ソース間の寄生容量とＯ
Ｎ時のドレイン−ソース間の抵抗により、スイッチの挿
入損失は決定される。ＦＥＴがＯＮ状態でのドレイン−
ソース間の抵抗値の低減を図るにはＦＥＴのゲート幅を
広くする必要があり、ゲート幅を広くするとＯＦＦ状態
でのドレイン−ソース間の寄生容量が大きくなる。この
ように、ＯＮ時の挿入損失とＯＦＦ時のアイソレーショ
ンとの間には、ＦＥＴのゲート幅に関してトレードオフ
の関係がある。
す。ＯＦＦ時の簡易化した等価回路は、ドレイン−ソー
ス間の寄生容量で代表させることができ、ＯＮ時の等価
回路は、ドレイン−ソース間の抵抗で代表させることが
できる。ＯＦＦ時のドレイン−ソース間の寄生容量とＯ
Ｎ時のドレイン−ソース間の抵抗により、スイッチの挿
入損失は決定される。ＦＥＴがＯＮ状態でのドレイン−
ソース間の抵抗値の低減を図るにはＦＥＴのゲート幅を
広くする必要があり、ゲート幅を広くするとＯＦＦ状態
でのドレイン−ソース間の寄生容量が大きくなる。この
ように、ＯＮ時の挿入損失とＯＦＦ時のアイソレーショ
ンとの間には、ＦＥＴのゲート幅に関してトレードオフ
の関係がある。
【０００４】図３(b)に、アンテナと受信機が接続され
た場合のＳＰＤＴスイッチの小信号等価回路を示す。
た場合のＳＰＤＴスイッチの小信号等価回路を示す。
【０００５】受信信号が通過するＦＥＴ２及び送信信号
が通過するＦＥＴ３は、各信号の通過損失を小さくする
ため、ＦＥＴ１及びＦＥＴ４に比べてゲート幅を広く
し、ＯＮ状態におけるドレイン−ソース間の抵抗値を小
さくする場合が多く、ＦＥＴ２及びＦＥＴ３のＯＦＦ状
態における寄生容量は大きくなる。このとき、ＶＣ１に
０Ｖ，ＶＣ２にＶconＶを印加した受信状態において
は、送信側のＦＥＴ３の大きな寄生容量Ｃ３の影響でア
ンテナからの受信信号が送信側に漏れ込み、受信信号の
通過損失が増加する。また、送信側からの送信信号の漏
れが上記寄生容量Ｃ３を介して伝わり、アイソレーショ
ン特性が劣化する。送信状態においては、ＦＥＴ２の大
きな寄生容量の影響により送信信号の通過損失が増大す
る。
が通過するＦＥＴ３は、各信号の通過損失を小さくする
ため、ＦＥＴ１及びＦＥＴ４に比べてゲート幅を広く
し、ＯＮ状態におけるドレイン−ソース間の抵抗値を小
さくする場合が多く、ＦＥＴ２及びＦＥＴ３のＯＦＦ状
態における寄生容量は大きくなる。このとき、ＶＣ１に
０Ｖ，ＶＣ２にＶconＶを印加した受信状態において
は、送信側のＦＥＴ３の大きな寄生容量Ｃ３の影響でア
ンテナからの受信信号が送信側に漏れ込み、受信信号の
通過損失が増加する。また、送信側からの送信信号の漏
れが上記寄生容量Ｃ３を介して伝わり、アイソレーショ
ン特性が劣化する。送信状態においては、ＦＥＴ２の大
きな寄生容量の影響により送信信号の通過損失が増大す
る。
【０００６】
【発明が解決しようとする課題】本発明では、ＦＥＴの
ＯＦＦ状態における寄生容量による通過損失の増加とア
イソレーション特性の劣化を防ぎ、低通過損失、高アイ
ソーレションのＳＰＤＴスイッチを実現することを課題
とする。
ＯＦＦ状態における寄生容量による通過損失の増加とア
イソレーション特性の劣化を防ぎ、低通過損失、高アイ
ソーレションのＳＰＤＴスイッチを実現することを課題
とする。
【０００７】
【課題を解決するための手段】上記課題は、ゲート幅が
広くＯＦＦ時の寄生容量が大きいＦＥＴに対しインダク
タを並列に接続し、寄生容量を打ち消すことにより実現
される。
広くＯＦＦ時の寄生容量が大きいＦＥＴに対しインダク
タを並列に接続し、寄生容量を打ち消すことにより実現
される。
【０００８】上記課題は、ＦＥＴのドレイン端子とソー
ス端子間にインダクタを並列に接続し、ＦＥＴのＯＦＦ
時の寄生容量を打ち消すことにより実現される。
ス端子間にインダクタを並列に接続し、ＦＥＴのＯＦＦ
時の寄生容量を打ち消すことにより実現される。
【０００９】より具体的には、ドレイン端子或いはソー
ス端子の一方をアンテナに接続し、他方を送信機に接続
した第１の電界効果型トランジスタと、ドレイン端子或
いはソース端子の一方をアンテナに接続し、他方を受信
機に接続した第２の電界効果型トランジスタと、ドレイ
ン端子或いはソース端子の一方を上記第１の電界効果型
トランジスタの送信機側端子に接続し、他方を接地した
第３の電界効果型トランジスタと、ドレイン端子或いは
ソース端子の一方を上記第２の電界効果型トランジスタ
の受信機側端子に接続し、他方を接地した第４の電界効
果型トランジスタと、上記第２のＦＥＴのドレイン端子
とソース端子間に並列に接続された第１のインダクタと
からＳＰＤＴスイッチを構成する。また、上記第１の電
界効果トランジスタのドレイン端子とソース端子間に並
列接続された第２のインダクタ，上記第３の電界効果ト
ランジスタのドレイン端子とソース端子間に並列接続さ
れた第３のインダクタ，上記第４の電界効果トランジス
タのドレイン端子とソース端子間に並列接続された第４
のインダクタをも備える。さらに、上記第３の電界効果
トランジスタのドレイン端子とソース端子間に並列接続
された第１の容量と、上記第４の電界効果トランジスタ
のドレイン端子とソース端子間に並列接続された第４の
容量を設ける。
ス端子の一方をアンテナに接続し、他方を送信機に接続
した第１の電界効果型トランジスタと、ドレイン端子或
いはソース端子の一方をアンテナに接続し、他方を受信
機に接続した第２の電界効果型トランジスタと、ドレイ
ン端子或いはソース端子の一方を上記第１の電界効果型
トランジスタの送信機側端子に接続し、他方を接地した
第３の電界効果型トランジスタと、ドレイン端子或いは
ソース端子の一方を上記第２の電界効果型トランジスタ
の受信機側端子に接続し、他方を接地した第４の電界効
果型トランジスタと、上記第２のＦＥＴのドレイン端子
とソース端子間に並列に接続された第１のインダクタと
からＳＰＤＴスイッチを構成する。また、上記第１の電
界効果トランジスタのドレイン端子とソース端子間に並
列接続された第２のインダクタ，上記第３の電界効果ト
ランジスタのドレイン端子とソース端子間に並列接続さ
れた第３のインダクタ，上記第４の電界効果トランジス
タのドレイン端子とソース端子間に並列接続された第４
のインダクタをも備える。さらに、上記第３の電界効果
トランジスタのドレイン端子とソース端子間に並列接続
された第１の容量と、上記第４の電界効果トランジスタ
のドレイン端子とソース端子間に並列接続された第４の
容量を設ける。
【００１０】また、多段型のＳＰＤＴスイッチにおいて
は、送信機に接続された入力端子と、アンテナに接続さ
れた入出力端子と、受信機に接続された出力端子と、上
記入力端子と上記入出力端子間に直列に設けられたｍ個
（ｍ≧１）のＦＥＴと、上記出力端子と上記入出力端子
間に直列に設けられたｎ個（ｎ≧１）のＦＥＴと、上記
ｍ個のＦＥＴのうち上記入出力端子に直接接続されたＦ
ＥＴのドレイン端子とソース端子間に並列接続された第
１のインダクタとからＳＰＤＴスイッチを構成する。ま
た、上記ｎ個の電界効果型トランジスタのうち上記入出
力端子に直接接続された電界効果型トランジスタのドレ
イン端子とソース端子間に並列接続された第２のインダ
クタをも備える。さらに、上記ｍ＋ｎ個の全ての電界効
果型トランジスタの各々のドレイン端子とソース端子間
に並列接続されたｍ＋ｎ個のインダクタを設ける。
は、送信機に接続された入力端子と、アンテナに接続さ
れた入出力端子と、受信機に接続された出力端子と、上
記入力端子と上記入出力端子間に直列に設けられたｍ個
（ｍ≧１）のＦＥＴと、上記出力端子と上記入出力端子
間に直列に設けられたｎ個（ｎ≧１）のＦＥＴと、上記
ｍ個のＦＥＴのうち上記入出力端子に直接接続されたＦ
ＥＴのドレイン端子とソース端子間に並列接続された第
１のインダクタとからＳＰＤＴスイッチを構成する。ま
た、上記ｎ個の電界効果型トランジスタのうち上記入出
力端子に直接接続された電界効果型トランジスタのドレ
イン端子とソース端子間に並列接続された第２のインダ
クタをも備える。さらに、上記ｍ＋ｎ個の全ての電界効
果型トランジスタの各々のドレイン端子とソース端子間
に並列接続されたｍ＋ｎ個のインダクタを設ける。
【００１１】さらに、上記各インダクタを、上記各電界
効果型トランジスタが集積化された半導体基板上に形成
されたスパイラルインダクタで構成する。
効果型トランジスタが集積化された半導体基板上に形成
されたスパイラルインダクタで構成する。
【００１２】
【作用】図１に、ＦＥＴのソース電極とドレイン電極と
の間にインダクタを接続した本発明の基本回路の構成を
示す。ＯＦＦ時に寄生容量ＣDS，ＣGS，ＣGDを介して漏
れる信号をインダクタと寄生容量を共振させることで抑
圧する。このときインダクタＬの値は、（数１）で与え
られる。
の間にインダクタを接続した本発明の基本回路の構成を
示す。ＯＦＦ時に寄生容量ＣDS，ＣGS，ＣGDを介して漏
れる信号をインダクタと寄生容量を共振させることで抑
圧する。このときインダクタＬの値は、（数１）で与え
られる。
【００１３】
【数１】
【００１４】ここで＾は冪乗を示す。このインダクタＬ
は、実際にはＩＣ上で配線を渦巻状に配置したスパイラ
ルインダクタ等によって実現される。
は、実際にはＩＣ上で配線を渦巻状に配置したスパイラ
ルインダクタ等によって実現される。
【００１５】図４に本発明を適用したＳＰＤＴスイッチ
の回路の構成を示し、図５に受信時における小信号等価
回路を示す。図１に示した基本回路をＦＥＴ２，ＦＥＴ
３に適用した。受信時には、ＦＥＴ１はＯＦＦ，ＦＥＴ
２はＯＮ，ＦＥＴ３はＯＦＦ，ＦＥＴ４はＯＮの状態に
ある。
の回路の構成を示し、図５に受信時における小信号等価
回路を示す。図１に示した基本回路をＦＥＴ２，ＦＥＴ
３に適用した。受信時には、ＦＥＴ１はＯＦＦ，ＦＥＴ
２はＯＮ，ＦＥＴ３はＯＦＦ，ＦＥＴ４はＯＮの状態に
ある。
【００１６】ＦＥＴのＯＮ，ＯＦＦ両状態の簡易な等価
回路は夫々抵抗と容量で表せる。ＦＥＴ３の寄生容量Ｃ
３とインダクタＬ２が並列共振することで寄生容量Ｃ３
による通過損失の増加を防止すると共にアイソレーショ
ンの劣化を防止し、受信時における送機信側からの雑音
を遮断することが出来る。送信時においてはＦＥＴ２の
ＯＦＦ時における寄生容量が送信信号の通過損失の増加
をもたらすので、インダクタＬ１をＦＥＴ２と並列に接
続し、送信時における送信信号の通過損失の増加を防止
する。インダクタＬ１の受信時における影響について
は、ＦＥＴ２がＯＮ状態にあるのでソース−ドレイン間
は極めて低いインピーダンスＲ１で接続されほぼ無視す
ることができる。
回路は夫々抵抗と容量で表せる。ＦＥＴ３の寄生容量Ｃ
３とインダクタＬ２が並列共振することで寄生容量Ｃ３
による通過損失の増加を防止すると共にアイソレーショ
ンの劣化を防止し、受信時における送機信側からの雑音
を遮断することが出来る。送信時においてはＦＥＴ２の
ＯＦＦ時における寄生容量が送信信号の通過損失の増加
をもたらすので、インダクタＬ１をＦＥＴ２と並列に接
続し、送信時における送信信号の通過損失の増加を防止
する。インダクタＬ１の受信時における影響について
は、ＦＥＴ２がＯＮ状態にあるのでソース−ドレイン間
は極めて低いインピーダンスＲ１で接続されほぼ無視す
ることができる。
【００１７】
【実施例】図１は、本発明の第１の実施例を示す図であ
る。本実施例は，ＦＥＴのドレイン電極とソース電極と
の間にインダクタを接続したものである。本実施例の構
成を要素回路としてＳＰＤＴスイッチを構成する。寄生
容量ＣDS，ＣGS，ＣGDにより合成される容量Ｃは、(数
２)で与えられる。
る。本実施例は，ＦＥＴのドレイン電極とソース電極と
の間にインダクタを接続したものである。本実施例の構
成を要素回路としてＳＰＤＴスイッチを構成する。寄生
容量ＣDS，ＣGS，ＣGDにより合成される容量Ｃは、(数
２)で与えられる。
【００１８】
【数２】
【００１９】直流的にはドレイン電極とソース電極がイ
ンダクタにより短絡されているが、インダクタは容量Ｃ
と共振し、ＯＦＦ時に高いアイソレーション特性を実現
する。ＯＮ時にはソース−ドレイン間が低いインピーダ
ンスで結合されるので、インダクタの存在は無視出来
る。このときインダクタＬの値は、(数３)で与えられ
る。
ンダクタにより短絡されているが、インダクタは容量Ｃ
と共振し、ＯＦＦ時に高いアイソレーション特性を実現
する。ＯＮ時にはソース−ドレイン間が低いインピーダ
ンスで結合されるので、インダクタの存在は無視出来
る。このときインダクタＬの値は、(数３)で与えられ
る。
【００２０】
【数３】
【００２１】ここで＾は冪乗を示す。このインダクタＬ
は実際にはＩＣ(Integrated Circuit)上で配線を渦巻状
に配置するスパイラルインダクタ等によって実現され
る。
は実際にはＩＣ(Integrated Circuit)上で配線を渦巻状
に配置するスパイラルインダクタ等によって実現され
る。
【００２２】図１１にＩＣ上で実現されたＦＥＴとスパ
イラルインダクタを示す。同図(ａ)は上面図であり(ｂ)
は断面図である。スパイラルインダクタは最上層の配線
層を用いて構成し、スパイラルインダクタの中心部から
はＦＥＴのゲートを構成する金属層で配線を外側へ引き
出している。世界的に移動体通信の利用が多い１．９Ｇ
Ｈｚ帯での応用を例に考えると、スパイラルインダクタ
の大きさは図１１に示すように、ほぼＦＥＴ１個分の面
積を占め、集積化可能な寸法となる。
イラルインダクタを示す。同図(ａ)は上面図であり(ｂ)
は断面図である。スパイラルインダクタは最上層の配線
層を用いて構成し、スパイラルインダクタの中心部から
はＦＥＴのゲートを構成する金属層で配線を外側へ引き
出している。世界的に移動体通信の利用が多い１．９Ｇ
Ｈｚ帯での応用を例に考えると、スパイラルインダクタ
の大きさは図１１に示すように、ほぼＦＥＴ１個分の面
積を占め、集積化可能な寸法となる。
【００２３】このように、本実施例は容易に実施するこ
とが出来る。
とが出来る。
【００２４】図４は、本発明の第２の実施例を示す図で
ある。送信受信対称型のＳＰＤＴスイッチの送信信号或
いは受信信号が通過する２つのＦＥＴ２，３に並列にイ
ンダクタを接続することで、寄生容量による通過損失の
増加を防止すると共にアイソレーションの劣化を防止す
ることが出来る。接地用のＦＥＴ１，４の寄生容量もそ
れぞれ受信時、送信時の通過損失の増加を招くが、ＦＥ
Ｔ１，４の最適ゲート幅はＦＥＴ２，３のゲート幅に比
べて狭い場合が多く、ＯＦＦ時における寄生容量は小さ
くなる。小さな容量と並列共振をとるためには大きなイ
ンダクタが必要となり、ＦＥＴ１，４に並列共振用のイ
ンダクタを接続することは集積化した場合のチップ面積
の増大を招く。ここでは積極的にＦＥＴ１，４用のイン
ダクタを省略している。
ある。送信受信対称型のＳＰＤＴスイッチの送信信号或
いは受信信号が通過する２つのＦＥＴ２，３に並列にイ
ンダクタを接続することで、寄生容量による通過損失の
増加を防止すると共にアイソレーションの劣化を防止す
ることが出来る。接地用のＦＥＴ１，４の寄生容量もそ
れぞれ受信時、送信時の通過損失の増加を招くが、ＦＥ
Ｔ１，４の最適ゲート幅はＦＥＴ２，３のゲート幅に比
べて狭い場合が多く、ＯＦＦ時における寄生容量は小さ
くなる。小さな容量と並列共振をとるためには大きなイ
ンダクタが必要となり、ＦＥＴ１，４に並列共振用のイ
ンダクタを接続することは集積化した場合のチップ面積
の増大を招く。ここでは積極的にＦＥＴ１，４用のイン
ダクタを省略している。
【００２５】本実施例により、低損失で高アイソレーシ
ョンなＳＰＤＴスイッチを実現することが出来る。
ョンなＳＰＤＴスイッチを実現することが出来る。
【００２６】ここで、アイソレーション特性の重要性に
ついて述べる。
ついて述べる。
【００２７】図１２に、受信スロット４チャンネル、送
信スロット４チャンネルのＴＤＭＡ方式のチャンネル構
成を示す。図１２では、受信スロット第１、第４回線、
送信スロット第１、第４回線を用いた場合の例を示して
いる。受信スロットがアクティブな場合は、受信機のみ
が動作し送信機は低消費電力化のため電源をＯＦＦにす
る。送信スロットがアクティブな場合は、送信機のみが
動作し受信機はＯＦＦ状態にある。電源のＯＮ，ＯＦＦ
に要する時間が十分に短く、スロット間の切り替え用に
設定された時間内にＯＮ，ＯＦＦ動作が完了する場合に
は、高いアイソレーション特性は要求されない。しかし
ながら、実際にはＯＮ，ＯＦＦに要する時間が設定され
た時間以上にかかる場合が多い。図１２では、送信機の
立上り時間（OFFからON）が長く、受信スロット第４回
線内でＯＮ動作が始まる場合を示した。このような場合
には受信状態において送信機に電源が入るため、送信機
から発生する熱雑音の影響が無視出来なくなる。このた
め、高いアイソレーション特性が要求され、本発明が有
効な手段となる。
信スロット４チャンネルのＴＤＭＡ方式のチャンネル構
成を示す。図１２では、受信スロット第１、第４回線、
送信スロット第１、第４回線を用いた場合の例を示して
いる。受信スロットがアクティブな場合は、受信機のみ
が動作し送信機は低消費電力化のため電源をＯＦＦにす
る。送信スロットがアクティブな場合は、送信機のみが
動作し受信機はＯＦＦ状態にある。電源のＯＮ，ＯＦＦ
に要する時間が十分に短く、スロット間の切り替え用に
設定された時間内にＯＮ，ＯＦＦ動作が完了する場合に
は、高いアイソレーション特性は要求されない。しかし
ながら、実際にはＯＮ，ＯＦＦに要する時間が設定され
た時間以上にかかる場合が多い。図１２では、送信機の
立上り時間（OFFからON）が長く、受信スロット第４回
線内でＯＮ動作が始まる場合を示した。このような場合
には受信状態において送信機に電源が入るため、送信機
から発生する熱雑音の影響が無視出来なくなる。このた
め、高いアイソレーション特性が要求され、本発明が有
効な手段となる。
【００２８】本発明の第２の実施例を試作した所、１．
９ＧＨｚで１０ｄＢ以上のアイソレーション特性の改善
を実現し、本実施例の効果を確認した。
９ＧＨｚで１０ｄＢ以上のアイソレーション特性の改善
を実現し、本実施例の効果を確認した。
【００２９】図６は、本発明の第３の実施例を示す図で
ある。多段型のＳＰＤＴスイッチに本発明を適用した例
である。アンテナにドレイン電極或いはソース電極が接
続されているＦＥＴ２１，３１のみにインダクタＬ１，
Ｌ２を並列接続させることで、使用しないパスの接続に
よる通過損失の増大を防止できる。本実施例では、特に
通過損失の増加要因に着目し必要最小限のインダクタで
効果を上げている。ここでは、対称型のＳＰＤＴスイッ
チを例に挙げているが段数の異なる非対称型のスイッチ
（ｎ≠ｍ）に適用することも可能である。
ある。多段型のＳＰＤＴスイッチに本発明を適用した例
である。アンテナにドレイン電極或いはソース電極が接
続されているＦＥＴ２１，３１のみにインダクタＬ１，
Ｌ２を並列接続させることで、使用しないパスの接続に
よる通過損失の増大を防止できる。本実施例では、特に
通過損失の増加要因に着目し必要最小限のインダクタで
効果を上げている。ここでは、対称型のＳＰＤＴスイッ
チを例に挙げているが段数の異なる非対称型のスイッチ
（ｎ≠ｍ）に適用することも可能である。
【００３０】図７は、本発明の第４の実施例を示す図で
ある。全てのＦＥＴにインダクタを並列接続したことに
より、第１の実施例では対策していなかったＦＥＴ１，
４の寄生容量の効果を抑圧し、第１の実施例よりも通過
損失の少ないスイッチを実現したものである。
ある。全てのＦＥＴにインダクタを並列接続したことに
より、第１の実施例では対策していなかったＦＥＴ１，
４の寄生容量の効果を抑圧し、第１の実施例よりも通過
損失の少ないスイッチを実現したものである。
【００３１】図８は、本発明の第５の実施例を示す図で
ある。図７に示す第４の実施例では低通過損失を実現で
きるものの、より多くの且つより大きなインダクタを必
要とする。第２の実施例でも述べたように接地用のＦＥ
Ｔ１，４は、ＦＥＴ２，３に比べてゲート幅が小さい場
合が多い。このためＦＥＴ１，４の寄生容量と共振させ
るインダクタの大きさは、ＦＥＴ２，３に用いるインダ
クタに比べて大きくなり、ＭＭＩＣ上で第４の実施例を
実現した場合、チップ面積の大幅な増大を生む。本実施
例では、接地用のＦＥＴ１，４にインダクタと共に容量
を並列接続することで、ＯＦＦ時における共振に必要な
インダクタの値を小さくしている。
ある。図７に示す第４の実施例では低通過損失を実現で
きるものの、より多くの且つより大きなインダクタを必
要とする。第２の実施例でも述べたように接地用のＦＥ
Ｔ１，４は、ＦＥＴ２，３に比べてゲート幅が小さい場
合が多い。このためＦＥＴ１，４の寄生容量と共振させ
るインダクタの大きさは、ＦＥＴ２，３に用いるインダ
クタに比べて大きくなり、ＭＭＩＣ上で第４の実施例を
実現した場合、チップ面積の大幅な増大を生む。本実施
例では、接地用のＦＥＴ１，４にインダクタと共に容量
を並列接続することで、ＯＦＦ時における共振に必要な
インダクタの値を小さくしている。
【００３２】ここでは、対称型の１段ＳＰＤＴスイッチ
を例に説明を行っているが、非対称型、多段型のＳＰＴ
Ｄスイッチについても適用可能である。
を例に説明を行っているが、非対称型、多段型のＳＰＴ
Ｄスイッチについても適用可能である。
【００３３】図９は、本発明の第６の実施例を示す図で
ある。多段型のＳＰＤＴスイッチの受信信号或いは送信
信号の通る全てのＦＥＴ２１〜２ｎ，３１〜３ｎに並列
にインダクタを付けたものである。受信信号或いは送信
信号の通る全てのＦＥＴの寄生容量をインダクタで打ち
消しているので、本実施例ではＯＦＦ時のアイソレーシ
ョン特性をさらに高くすることが出来る。
ある。多段型のＳＰＤＴスイッチの受信信号或いは送信
信号の通る全てのＦＥＴ２１〜２ｎ，３１〜３ｎに並列
にインダクタを付けたものである。受信信号或いは送信
信号の通る全てのＦＥＴの寄生容量をインダクタで打ち
消しているので、本実施例ではＯＦＦ時のアイソレーシ
ョン特性をさらに高くすることが出来る。
【００３４】図１０は、本発明の第７の実施例を示す図
である。アイソレーション特性は、受信モード動作時に
おける送信側からの信号について特に強く要求されるの
で、ＳＰＤＴスイッチを構成する４つのＦＥＴ１〜４の
内、送信信号を通過させるＦＥＴ３にのみインダクタを
並列接続し、アイソレーション特性を強化している。イ
ンダクタの数を１つにすることで集積化したときのチッ
プ面積を削減できる。
である。アイソレーション特性は、受信モード動作時に
おける送信側からの信号について特に強く要求されるの
で、ＳＰＤＴスイッチを構成する４つのＦＥＴ１〜４の
内、送信信号を通過させるＦＥＴ３にのみインダクタを
並列接続し、アイソレーション特性を強化している。イ
ンダクタの数を１つにすることで集積化したときのチッ
プ面積を削減できる。
【００３５】
【発明の効果】本発明は、ＦＥＴで構成されるスイッチ
回路のＯＦＦ時の寄生容量をインダクタで打ち消すもの
で、低通過損失，高アイソレーションの高周波スイッチ
を実現することができるものである。具体的には、アン
テナと送信機との間に設けられたＦＥＴの少なくとも１
つにインダクタを並列に接続することにより、受信時に
おける送信機からの送信信号の受信信号への漏れ込みを
おさえアイソレーション特性を強化することができると
同時に、受信信号の送信機側への漏れ込みをおさえ受信
信号の通過損失を低減することができる。また、アンテ
ナと受信機との間に設けられたＦＥＴの少なくとも１つ
にインダクタを並列に接続することにより、送信時にお
ける送信信号の受信機側への漏れ込みをおさえ送信信号
の通過損失を低減することができる。さらに、アンテナ
−送信機間或いはアンテナ−受信機間のＦＥＴのソース
端子或いはドレイン端子とアースとの間に設けられた各
ＦＥＴにインダクタと容量とからなる並列共振回路を設
けることにより、送受信時における送信信号或いは受信
信号のアースへの漏れ込みをおさえ各信号の通過損失を
低減できると同時に、集積化時におけるインダクタの占
有面積をおさえチップ面積全体の格言を図ることができ
る。
回路のＯＦＦ時の寄生容量をインダクタで打ち消すもの
で、低通過損失，高アイソレーションの高周波スイッチ
を実現することができるものである。具体的には、アン
テナと送信機との間に設けられたＦＥＴの少なくとも１
つにインダクタを並列に接続することにより、受信時に
おける送信機からの送信信号の受信信号への漏れ込みを
おさえアイソレーション特性を強化することができると
同時に、受信信号の送信機側への漏れ込みをおさえ受信
信号の通過損失を低減することができる。また、アンテ
ナと受信機との間に設けられたＦＥＴの少なくとも１つ
にインダクタを並列に接続することにより、送信時にお
ける送信信号の受信機側への漏れ込みをおさえ送信信号
の通過損失を低減することができる。さらに、アンテナ
−送信機間或いはアンテナ−受信機間のＦＥＴのソース
端子或いはドレイン端子とアースとの間に設けられた各
ＦＥＴにインダクタと容量とからなる並列共振回路を設
けることにより、送受信時における送信信号或いは受信
信号のアースへの漏れ込みをおさえ各信号の通過損失を
低減できると同時に、集積化時におけるインダクタの占
有面積をおさえチップ面積全体の格言を図ることができ
る。
【図１】本発明の第１の実施例を示す図。
【図２】従来のＳＰＤＴスイッチを示す図。
【図３】ＦＥＴ及びの従来のＳＰＤＴスイッチの小信号
等価回路図。
等価回路図。
【図４】本発明の第２の実施例を示す図。
【図５】本発明の第２の実施例の小信号等価回路図。
【図６】本発明の第３の実施例を示す図。
【図７】本発明の第４の実施例を示す図。
【図８】本発明の第５の実施例を示す図。
【図９】本発明の第６の実施例を示す図。
【図１０】本発明の第７の実施例を示す図。
【図１１】本発明の第１の実施例のＩＣ上の実現図。
【図１２】ＴＤＭＡ方式のタイミング図。
ＦＥＴ１，２，３，４，１ｎ，２ｎ，３ｍ，４ｍ…電界
効果トランジスタ、ＶＣ１，ＶＣ２…コントロールバイ
アス端子、Ｌ１，Ｌ２…インダクタ、Ｒ１…ＦＥＴ１の
ＯＮ抵抗、Ｃ３…ＦＥＴ３のＯＦＦ時寄生容量。
効果トランジスタ、ＶＣ１，ＶＣ２…コントロールバイ
アス端子、Ｌ１，Ｌ２…インダクタ、Ｒ１…ＦＥＴ１の
ＯＮ抵抗、Ｃ３…ＦＥＴ３のＯＦＦ時寄生容量。
Claims (15)
- 【請求項１】電界効果型トランジスタのドレイン端子と
ソース端子間にインダクタを並列接続したことを特徴と
する電子回路。 - 【請求項２】前記電界効果型トランジスタのゲート端子
への印加電圧を制御することにより、前記電界効果型ト
ランジスタのＯＮ／ＯＦＦ動作を行なうことを特徴する
請求項１記載の電子回路。 - 【請求項３】ドレイン端子或いはソース端子の一方をア
ンテナに接続し、他方を送信機に接続した第１の電界効
果型トランジスタと、ドレイン端子或いはソース端子の
一方をアンテナに接続し、他方を受信機に接続した第２
の電界効果型トランジスタと、ドレイン端子或いはソー
ス端子の一方を上記第１の電界効果型トランジスタの送
信機側端子に接続し、他方を接地した第３の電界効果型
トランジスタと、ドレイン端子或いはソース端子の一方
を上記第２の電界効果型トランジスタの受信機側端子に
接続し、他方を接地した第４の電界効果型トランジスタ
と、上記第１乃至第４の電界効果型トランジスタのうち
少なくとも１つの電界効果型トランジスタのドレイン端
子とソース端子間に並列接続された少なくとも１つのイ
ンダクタを有することを特徴とする高周波スイッチ。 - 【請求項４】上記第２の電界効果型トランジスタのドレ
イン端子とソース端子間に並列接続された第１のインダ
クタを有することを特徴とする高周波スイッチ。 - 【請求項５】前記第１の電界効果トランジスタのドレイ
ン端子とソース端子間に並列接続された第２のインダク
タを有することを特徴とする請求項４記載の高周波スイ
ッチ。 - 【請求項６】前記第３の電界効果トランジスタのドレイ
ン端子とソース端子間に並列接続された第３のインダク
タと、前記第４の電界効果トランジスタのドレイン端子
とソース端子間に並列接続された第４のインダクタとを
有することを特徴とする請求項５記載の高周波スイッ
チ。 - 【請求項７】前記第３の電界効果トランジスタのドレイ
ン端子とソース端子間に並列接続された第１の容量と、
前記第４の電界効果トランジスタのドレイン端子とソー
ス端子間に並列接続された第４の容量とを有することを
特徴とする請求項６記載の高周波スイッチ。 - 【請求項８】前記第３の電界効果トランジスタのドレイ
ン端子とソース端子間に並列接続されたインダクタと容
量とからなる第１の並列共振回路と、前記第４の電界効
果トランジスタのドレイン端子とソース端子間に並列接
続されたインダクタと容量とからなる第２の並列共振回
路とを有することを特徴とする請求項５記載の高周波ス
イッチ。 - 【請求項９】前記第１乃至第４の電界効果型トランジス
タの各々のゲート端子への印加電圧を制御して前記各電
界効果型トランジスタのＯＮ／ＯＦＦ動作を行ない、前
記第１及び第４の電界効果型トランジスタがＯＮ状態の
とき前記第２及び第３の電界効果型トランジスタをＯＦ
Ｆ状態として前記送信機からの高周波送信信号を前記ア
ンテナを介して送信し、前記第２及び第３の電界効果型
トランジスタがＯＮ状態のとき前記第１及び第４の電界
効果型トランジスタをＯＦＦ状態として前記アンテナを
介して受信した高周波受信信号を前記受信機に導くこと
を特徴とする請求項３乃至８記載の高周波スイッチ。 - 【請求項１０】送信機に接続された入力端子と、アンテ
ナに接続された入出力端子と、受信機に接続された出力
端子と、上記入力端子と上記入出力端子間に直列に設け
られたｍ個（ｍ≧１）の電界効果型トランジスタと、上
記出力端子と上記入出力端子間に直列に設けられたｎ個
（ｎ≧１）の電界効果型トランジスタと、上記ｍ個の電
界効果型トランジスタのうち上記入出力端子に直接接続
された電界効果型トランジスタのドレイン端子とソース
端子間に並列接続された第１のインダクタとを有するこ
とを特徴とする高周波スイッチ。 - 【請求項１１】前記ｎ個の電界効果型トランジスタのう
ち前記入出力端子に直接接続された電界効果型トランジ
スタのドレイン端子とソース端子間に並列接続された第
２のインダクタとを有することを特徴とする請求項１０
記載の高周波スイッチ。 - 【請求項１２】送信機に接続された入力端子と、アンテ
ナに接続された入出力端子と、受信機に接続された出力
端子と、上記入力端子と上記入出力端子間に直列に設け
られたｍ個（ｍ≧１）の電界効果型トランジスタと、上
記出力端子と上記入出力端子間に直列に設けられたｎ個
（ｎ≧１）の電界効果型トランジスタと、上記ｍ個の電
界効果型トランジスタの各々のドレイン端子とソース端
子間に並列接続されたｍ個のインダクタと、上記ｎ個の
電界効果型トランジスタの各々のドレイン端子とソース
端子間に並列接続されたｎ個のインダクタとを有するこ
とを特徴とする高周波スイッチ。 - 【請求項１３】前記ｍ＋ｎ個の電界効果型トランジスタ
の各々のゲート端子への印加電圧を制御して前記各電界
効果型トランジスタのＯＮ／ＯＦＦ動作を行ない、前記
ｍ個の第１及び第４の電界効果型トランジスタがＯＮ状
態のとき前記ｎ個の第２及び第３の電界効果型トランジ
スタをＯＦＦ状態として前記送信機からの高周波送信信
号を前記アンテナを介して送信し、前記ｎ個の第２及び
第３の電界効果型トランジスタがＯＮ状態のとき前記ｍ
個の第１及び第４の電界効果型トランジスタをＯＦＦ状
態として前記アンテナを介して受信した高周波受信信号
を前記受信機に導くことを特徴とする請求項１０乃至１
２記載の高周波スイッチ。 - 【請求項１４】前記各インダクタを、前記各電界効果型
トランジスタが集積化された半導体基板上に形成された
スパイラルインダクタで構成したことを特徴とする請求
項３乃至１３のいずれかに記載の高周波スイッチ。 - 【請求項１５】送信データを高周波の送信信号に変換す
る送信機と、高周波の受信信号を受信データに変換する
受信機と、送受信兼用のアンテナと、送信時に上記送信
機と上記アンテナを接続し受信時に上記アンテナと上記
受信機を接続する送受切替スイッチとを有する移動体通
信装置であって、上記送受切替スイッチを請求項３乃至
１４の何れかに記載の高周波スイッチで構成したことを
特徴とする移動体通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14854295A JPH098501A (ja) | 1995-06-15 | 1995-06-15 | 高周波スイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14854295A JPH098501A (ja) | 1995-06-15 | 1995-06-15 | 高周波スイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098501A true JPH098501A (ja) | 1997-01-10 |
Family
ID=15455108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14854295A Pending JPH098501A (ja) | 1995-06-15 | 1995-06-15 | 高周波スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098501A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118985A (en) * | 1997-07-25 | 2000-09-12 | Kabushiki Kaisha Toshiba | High frequency switch device, front end unit and transceiver |
| US6882210B2 (en) | 2001-04-19 | 2005-04-19 | Sanyo Electric Co. Ltd. | Semiconductor switching device |
| US7206552B2 (en) | 2001-03-27 | 2007-04-17 | Sanyo Electric Co., Ltd. | Semiconductor switching device |
| JP2007202028A (ja) * | 2006-01-30 | 2007-08-09 | Mitsubishi Electric Corp | 高耐電力スイッチ |
| US20110140764A1 (en) * | 2009-12-16 | 2011-06-16 | Electronics & Telecommunications Research | Cmos switch for use in radio frequency switching and isolation enhancement method |
| CN103548265A (zh) * | 2011-06-06 | 2014-01-29 | 住友电气工业株式会社 | 开关电路 |
| KR20200098066A (ko) * | 2019-02-11 | 2020-08-20 | 삼성전자주식회사 | 전자 회로 및 이를 포함하는 전력 증폭기 |
| KR20210003210A (ko) * | 2018-04-27 | 2021-01-11 | 스위프트링크 테크놀로지스 인코포레이티드 | 멀티-대역 밀리미터파 5g 통신을 위한 송신 및 수신 스위치 및 브로드밴드 전력 증폭기 매칭 네트워크 |
| CN112468130A (zh) * | 2020-10-30 | 2021-03-09 | 西安电子科技大学 | 变压器式单刀双掷开关及射频集成电路 |
| CN114024540A (zh) * | 2021-11-04 | 2022-02-08 | 中国电子科技集团公司第三十八研究所 | 一种基于螺旋耦合差分电感的w波段单刀双掷开关 |
| US11251792B2 (en) | 2018-11-27 | 2022-02-15 | Sumitomo Electric Industries, Ltd. | Single-pole double-throw switch |
| US20230231550A1 (en) * | 2022-01-18 | 2023-07-20 | Psemi Corporation | Rf switch with improved isolation at target frequencies |
-
1995
- 1995-06-15 JP JP14854295A patent/JPH098501A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2023052022A (ja) * | 2018-04-27 | 2023-04-11 | スウィフトリンク テクノロジーズ カンパニー リミテッド | マルチバンドミリ波５ｇ通信のための送信及び受信スイッチ並びに広帯域電力増幅器整合ネットワーク |
| JP2021520763A (ja) * | 2018-04-27 | 2021-08-19 | スウィフトリンク テクノロジーズ インコーポレイテッド | マルチバンドミリ波５ｇ通信のための送信及び受信スイッチ並びに広帯域電力増幅器整合ネットワーク |
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