JPH098617A - ディレイ制御回路 - Google Patents
ディレイ制御回路Info
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- JPH098617A JPH098617A JP7149218A JP14921895A JPH098617A JP H098617 A JPH098617 A JP H098617A JP 7149218 A JP7149218 A JP 7149218A JP 14921895 A JP14921895 A JP 14921895A JP H098617 A JPH098617 A JP H098617A
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Landscapes
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】電源電圧や温度等の環境条件及びプロセスのば
らつきに起因する遅延時間変動によるセンス感度低下を
防止し、安定なＤＲＡＭアクセスを実現する。 【構成】外部クロックＣＫと内部クロックＣＫｉとの位
相同期を行うとともにこの位相同期用の制御信号ＶＬを
出力するＰＬＬ回路１を備える。ディレイ回路２１〜２
３の各々がそれぞれｎ，ｐ，ｑ個の縦続接続され制御信
号ＶＬの供給に応答して遅延時間を可変するディレイ単
位素子１３１を備える。
らつきに起因する遅延時間変動によるセンス感度低下を
防止し、安定なＤＲＡＭアクセスを実現する。 【構成】外部クロックＣＫと内部クロックＣＫｉとの位
相同期を行うとともにこの位相同期用の制御信号ＶＬを
出力するＰＬＬ回路１を備える。ディレイ回路２１〜２
３の各々がそれぞれｎ，ｐ，ｑ個の縦続接続され制御信
号ＶＬの供給に応答して遅延時間を可変するディレイ単
位素子１３１を備える。
Description
【０００１】
【産業上の利用分野】本発明はディレイ制御回路に関
し、特に半導体集積回路内部に形成するタイミング調整
用のディレイ制御回路に関する。
し、特に半導体集積回路内部に形成するタイミング調整
用のディレイ制御回路に関する。
【０００２】
【従来の技術】この種のディレイ制御回路は例えばＤＲ
ＡＭのロウアドレスストローブ（ＲＡＳ）を用いるＲＡ
Ｓアクセスによる信号読出／書込制御（以下ＲＡＳアク
セス）回路の各信号のタイミング調整に用いられる。特
に、ワード活性化信号とセンスアンプ活性化信号のタイ
ミング差は、ワードが立上がってからセルデータがディ
ジット線上に出力されるまでの時間に相当し、このタイ
ミング差が大きすぎる場合は、ディジット線に上記セル
データが十分出力されるがＲＡＳアクセスが遅くなり、
小さすぎると上記セルデータが十分出力されれる前にセ
ンス動作を開始するためセンス感度が低下する。このた
め、適切な上記タイミング差を与えるため、複数のディ
レイ回路から成るディレイ制御回路を用い、ＲＡＳ信号
にそれぞれ所定のディレイを与えることによりワード活
性化信号とセンスアンプ活性化信号を生成する。
ＡＭのロウアドレスストローブ（ＲＡＳ）を用いるＲＡ
Ｓアクセスによる信号読出／書込制御（以下ＲＡＳアク
セス）回路の各信号のタイミング調整に用いられる。特
に、ワード活性化信号とセンスアンプ活性化信号のタイ
ミング差は、ワードが立上がってからセルデータがディ
ジット線上に出力されるまでの時間に相当し、このタイ
ミング差が大きすぎる場合は、ディジット線に上記セル
データが十分出力されるがＲＡＳアクセスが遅くなり、
小さすぎると上記セルデータが十分出力されれる前にセ
ンス動作を開始するためセンス感度が低下する。このた
め、適切な上記タイミング差を与えるため、複数のディ
レイ回路から成るディレイ制御回路を用い、ＲＡＳ信号
にそれぞれ所定のディレイを与えることによりワード活
性化信号とセンスアンプ活性化信号を生成する。
【０００３】ＤＲＡＭのＲＡＳアクセス回路に適用した
従来の第１のディレイ制御回路をブロックで示す図６を
参照すると、この従来の第１のディレイ制御回路は、直
列接続され各々遅延時間Ｔｄ１，Ｔｄ２を有しＲＡＳ信
号反転ＲＡＳ（以下ＲＡＳＢ）の供給に応答してそれぞ
れ信号ｕ，ｖを出力するディレイ回路２１０，２２０
と、遅延時間Ｔｄ３を有し信号ＲＡＳＢの供給に応答し
て信号ｗを出力するディレイ回路２３０と、信号ｕ，ｗ
の否定論理積演算を行ないワード活性化信号ＷＡを出力
するＮＡＮＤ回路２４と、信号ｖ，ｗの否定論理積演算
を行ないセンスアンプ（ＳＡ）活性化信号ＳＡを出力す
るＮＡＮＤ回路２５とを備える。
従来の第１のディレイ制御回路をブロックで示す図６を
参照すると、この従来の第１のディレイ制御回路は、直
列接続され各々遅延時間Ｔｄ１，Ｔｄ２を有しＲＡＳ信
号反転ＲＡＳ（以下ＲＡＳＢ）の供給に応答してそれぞ
れ信号ｕ，ｖを出力するディレイ回路２１０，２２０
と、遅延時間Ｔｄ３を有し信号ＲＡＳＢの供給に応答し
て信号ｗを出力するディレイ回路２３０と、信号ｕ，ｗ
の否定論理積演算を行ないワード活性化信号ＷＡを出力
するＮＡＮＤ回路２４と、信号ｖ，ｗの否定論理積演算
を行ないセンスアンプ（ＳＡ）活性化信号ＳＡを出力す
るＮＡＮＤ回路２５とを備える。
【０００４】次に、図６および動作タイムチャートを示
す図７（Ａ）を参照して、従来の第１のディレイ制御回
路の動作について説明すると、まず、負極性のＲＡＳ信
号ＲＡＳＢがディレイ回路２１０，２３０に供給される
と、これらディレイ回路２１０，２３０の各々はそれぞ
れ遅延時間Ｔｄ１，Ｔｄ３の分信号ＲＡＳＢの立下り前
縁を遅延した信号ｕ，ｗを出力する。ＮＡＮＤ回路２４
はこれら信号ｕ，ｗの供給に応答して否定論理積演算
し、前縁が信号ＲＡＳＢの前縁より遅延時間Ｔｄ１遅延
したワード活性化信号ＷＡを出力する。このワード活性
化信号ＷＡの供給に応答して図示していないワード信号
発生回路がワード信号Ｗを発生する。次に、ディレイ回
路２２０は信号ｕをさらに遅延時間Ｔｄ２分遅延させた
信号ｖを出力する。ＮＡＮＤ回路２５は信号ｖ，ｗの供
給に応答して否定論理積演算し、前縁が信号ＷＡの前縁
より遅延時間Ｔｄ２遅延したＳＡ活性化信号ＳＡを出力
する。すると、図示していないセンスアンプが活性化さ
れディジット信号Ｄ，反転Ｄ（以下ＤＢ）が相補のディ
ジット線上に出力される。
す図７（Ａ）を参照して、従来の第１のディレイ制御回
路の動作について説明すると、まず、負極性のＲＡＳ信
号ＲＡＳＢがディレイ回路２１０，２３０に供給される
と、これらディレイ回路２１０，２３０の各々はそれぞ
れ遅延時間Ｔｄ１，Ｔｄ３の分信号ＲＡＳＢの立下り前
縁を遅延した信号ｕ，ｗを出力する。ＮＡＮＤ回路２４
はこれら信号ｕ，ｗの供給に応答して否定論理積演算
し、前縁が信号ＲＡＳＢの前縁より遅延時間Ｔｄ１遅延
したワード活性化信号ＷＡを出力する。このワード活性
化信号ＷＡの供給に応答して図示していないワード信号
発生回路がワード信号Ｗを発生する。次に、ディレイ回
路２２０は信号ｕをさらに遅延時間Ｔｄ２分遅延させた
信号ｖを出力する。ＮＡＮＤ回路２５は信号ｖ，ｗの供
給に応答して否定論理積演算し、前縁が信号ＷＡの前縁
より遅延時間Ｔｄ２遅延したＳＡ活性化信号ＳＡを出力
する。すると、図示していないセンスアンプが活性化さ
れディジット信号Ｄ，反転Ｄ（以下ＤＢ）が相補のディ
ジット線上に出力される。
【０００５】次に、外部クロックＣＫに同期してＲＡＳ
アクセスを行う同期式のＲＡＳアクセス回路に適用した
従来の第２のディレイ制御回路の動作タイムチャートを
示す図７（Ｂ）を参照すると、この従来の第２のディレ
イ制御回路の前述の従来の第１のディレイ制御回路との
相違点は、ＲＡＳ信号ＲＡＳＢが外部クロックＣＫに同
期して発生することであり、その他の回路構成および動
作は前述の従来の第１のディレイ制御回路と同様であ
る。
アクセスを行う同期式のＲＡＳアクセス回路に適用した
従来の第２のディレイ制御回路の動作タイムチャートを
示す図７（Ｂ）を参照すると、この従来の第２のディレ
イ制御回路の前述の従来の第１のディレイ制御回路との
相違点は、ＲＡＳ信号ＲＡＳＢが外部クロックＣＫに同
期して発生することであり、その他の回路構成および動
作は前述の従来の第１のディレイ制御回路と同様であ
る。
【０００６】これら従来の第１，第２のディレイ制御回
路の重要構成要素であるディレイ回路２１０，２２０，
２３０は遅延時間が異なる他は同一構成であり、説明の
便宜上ここではディレイ回路２１０について説明する。
路の重要構成要素であるディレイ回路２１０，２２０，
２３０は遅延時間が異なる他は同一構成であり、説明の
便宜上ここではディレイ回路２１０について説明する。
【０００７】一般的なディレイ回路２１０をブロックで
示す図８（Ａ）を参照すると、このディレイ回路２１０
は、縦続接続したｎ個のインバータＩ１と容量Ｃ１とか
ら成るディレイ単位素子２１１を備えて構成されてい
る。ディレイ単位素子２１１の個数ｎは所要の遅延時間
Ｔｄに対応して変化する。
示す図８（Ａ）を参照すると、このディレイ回路２１０
は、縦続接続したｎ個のインバータＩ１と容量Ｃ１とか
ら成るディレイ単位素子２１１を備えて構成されてい
る。ディレイ単位素子２１１の個数ｎは所要の遅延時間
Ｔｄに対応して変化する。
【０００８】ディレイ単位素子２１１の構成を示す回路
図である図８（Ｂ）を参照すると、インバータＩ１はＰ
チャネル型のＭＯＳトランジスタＰ１とＮチャネル型の
ＭＯＳトランジスタＮ１とから成る。これらのＭＯＳト
ランジスタは、電源電圧，温度，プロセスのばらつき等
で電流能力が変化する。そのため、ディレイ単位素子２
１１の遅延時間は、上記電流能力の変化にともなって＋
／−２０％程度変化し、結局ディレイ回路２１０の遅延
時間も同様に変化する。
図である図８（Ｂ）を参照すると、インバータＩ１はＰ
チャネル型のＭＯＳトランジスタＰ１とＮチャネル型の
ＭＯＳトランジスタＮ１とから成る。これらのＭＯＳト
ランジスタは、電源電圧，温度，プロセスのばらつき等
で電流能力が変化する。そのため、ディレイ単位素子２
１１の遅延時間は、上記電流能力の変化にともなって＋
／−２０％程度変化し、結局ディレイ回路２１０の遅延
時間も同様に変化する。
【０００９】従来の第１のディレイ制御回路において、
ある程度のセンス感度を得るための値としてワード活性
化信号ＷＡの発生からＳＡ活性化信号ＳＡの発生までの
遅延時間Ｔｄ２を６ｎｓとする。この遅延時間Ｔｄ２を
６ｎｓ以下とならないように設計する場合は、遅延が最
小と予想される条件すなわち電源電圧を最大，温度を最
小，プロセスを最高速水準の各々に設定した場合にこの
遅延６ｎｓを満たすように設計する。
ある程度のセンス感度を得るための値としてワード活性
化信号ＷＡの発生からＳＡ活性化信号ＳＡの発生までの
遅延時間Ｔｄ２を６ｎｓとする。この遅延時間Ｔｄ２を
６ｎｓ以下とならないように設計する場合は、遅延が最
小と予想される条件すなわち電源電圧を最大，温度を最
小，プロセスを最高速水準の各々に設定した場合にこの
遅延６ｎｓを満たすように設計する。
【００１０】しかし、上述した構成のディレイ回路２１
０で６ｎｓのディレイを設計した場合、遅延が最大と予
想される条件すなわち電源電圧を最小，温度を最大，プ
ロセスを最低速水準の各々に設定した場合にこれら電源
電圧，温度，プロセスのばらつきにより遅延が＋／−２
０％変化すると、この６ｎｓは４０％増しの８．４ｎｓ
となり、結局ＲＡＳアクセスが２．４ｎｓだけ遅れるこ
とになる。
０で６ｎｓのディレイを設計した場合、遅延が最大と予
想される条件すなわち電源電圧を最小，温度を最大，プ
ロセスを最低速水準の各々に設定した場合にこれら電源
電圧，温度，プロセスのばらつきにより遅延が＋／−２
０％変化すると、この６ｎｓは４０％増しの８．４ｎｓ
となり、結局ＲＡＳアクセスが２．４ｎｓだけ遅れるこ
とになる。
【００１１】次に、従来の第２のディレイ制御回路で
は、外部クロックＣＫ毎にＤＲＡＭのアクセスが終了す
るわけではなく、例えば図７に示すように、外部クロッ
ク４周期が信号ＲＡＳＢの幅に相当している。一方、ワ
ード活性化信号ＷＡやＳＡ活性化信号ＳＡ等のＤＲＡＭ
の内部信号は外部クロックＣＫに同期せず、内部のディ
レイ回路２１０，２２０，２３０によって制御されてい
る。それらにより制御される遅延時間Ｔｄ１，Ｔｄ２
は、外部クロックＣＫのタイミングとは無関係であるた
め、例えば、遅延時間Ｔｄ２が短くセンス感度が悪い場
合に外部クロックＣＫをいくら遅くしても、センス感度
は改善しない。
は、外部クロックＣＫ毎にＤＲＡＭのアクセスが終了す
るわけではなく、例えば図７に示すように、外部クロッ
ク４周期が信号ＲＡＳＢの幅に相当している。一方、ワ
ード活性化信号ＷＡやＳＡ活性化信号ＳＡ等のＤＲＡＭ
の内部信号は外部クロックＣＫに同期せず、内部のディ
レイ回路２１０，２２０，２３０によって制御されてい
る。それらにより制御される遅延時間Ｔｄ１，Ｔｄ２
は、外部クロックＣＫのタイミングとは無関係であるた
め、例えば、遅延時間Ｔｄ２が短くセンス感度が悪い場
合に外部クロックＣＫをいくら遅くしても、センス感度
は改善しない。
【００１２】
【発明が解決しようとする課題】上述した従来の第１，
第２のディレイ制御回路は、主要構成要素であるディレ
イ回路がＭＯＳトランジスタから成るインバータを単位
遅延素子として用いているので、電源電圧や温度などの
環境条件および製造プロセス条件のばらつき等で電流能
力が変化することにより設定遅延時間が変動し、ＲＡＳ
アクセスのタイミングを変動させてセンス感度の低下要
因となるという欠点があった。
第２のディレイ制御回路は、主要構成要素であるディレ
イ回路がＭＯＳトランジスタから成るインバータを単位
遅延素子として用いているので、電源電圧や温度などの
環境条件および製造プロセス条件のばらつき等で電流能
力が変化することにより設定遅延時間が変動し、ＲＡＳ
アクセスのタイミングを変動させてセンス感度の低下要
因となるという欠点があった。
【００１３】また、同期式の従来の第２のディレイ制御
回路は、ワード活性化信号やＳＡ活性化信号等の内部信
号の遅延時間は外部クロックのタイミングとは無関係で
あるため、設定遅延時間の変動に起因するセンス感度の
低下は外部クロック信号のタイミング調整では補正でき
ないという欠点があった。
回路は、ワード活性化信号やＳＡ活性化信号等の内部信
号の遅延時間は外部クロックのタイミングとは無関係で
あるため、設定遅延時間の変動に起因するセンス感度の
低下は外部クロック信号のタイミング調整では補正でき
ないという欠点があった。
【００１４】
【課題を解決するための手段】本発明のディレイ制御回
路は、直列接続され各々第１および第２の遅延時間を有
する第１，第２のディレイ回路を備え、入力信号と前記
第１のディレイ回路を通過した第１の信号との第１のタ
イミング差と、前記第１の信号と前記第１および第２の
ディレイ回路を通過した第２の信号との第２のタイミン
グ差をそれぞれ前記第１および第２の遅延時間に設定す
るディレイ制御回路において、外部から供給された第１
のクロックを第１の分周比で分周した第１の分周信号と
内部で発生する第２のクロックを第２の分周比で分周し
た第２の分周信号との位相同期を行うとともにこの位相
同期用の制御信号を出力するクロック位相同期手段を備
え、前記第１および第２のディレイ回路の各々が、それ
ぞれ第１および第２の数の縦続接続され前記制御信号の
供給に応答して遅延時間を可変する第１の単位遅延時間
の第１のディレイ単位素子を備えて構成されている。
路は、直列接続され各々第１および第２の遅延時間を有
する第１，第２のディレイ回路を備え、入力信号と前記
第１のディレイ回路を通過した第１の信号との第１のタ
イミング差と、前記第１の信号と前記第１および第２の
ディレイ回路を通過した第２の信号との第２のタイミン
グ差をそれぞれ前記第１および第２の遅延時間に設定す
るディレイ制御回路において、外部から供給された第１
のクロックを第１の分周比で分周した第１の分周信号と
内部で発生する第２のクロックを第２の分周比で分周し
た第２の分周信号との位相同期を行うとともにこの位相
同期用の制御信号を出力するクロック位相同期手段を備
え、前記第１および第２のディレイ回路の各々が、それ
ぞれ第１および第２の数の縦続接続され前記制御信号の
供給に応答して遅延時間を可変する第１の単位遅延時間
の第１のディレイ単位素子を備えて構成されている。
【００１５】
【実施例】次に、本発明の実施例をブロックで示す図１
を参照すると、この図に示す本実施例のディレイ制御回
路は、内部のクロックＣＫｉを外部のクロックＣＫに同
期させるとともにＶＣＯの制御電圧ＶＬを出力するＰＬ
Ｌ回路１と、制御電圧ＶＬの供給に応答して各々の遅延
時間が制御されるディレイ回路２１〜２３を含む可変デ
ィレイ回路２とを備える。
を参照すると、この図に示す本実施例のディレイ制御回
路は、内部のクロックＣＫｉを外部のクロックＣＫに同
期させるとともにＶＣＯの制御電圧ＶＬを出力するＰＬ
Ｌ回路１と、制御電圧ＶＬの供給に応答して各々の遅延
時間が制御されるディレイ回路２１〜２３を含む可変デ
ィレイ回路２とを備える。
【００１６】ＰＬＬ回路１は、クロックＣＫ，ＣＫｉの
位相比較結果に応答してチャージダウンパルスＣＤまた
はチャージアップパルスＣＵのいずれかを選択的に出力
する位相比較回路１１と、チャージダウンパルスＣＤ，
チャージアップパルスＣＵの供給に応答して制御電圧Ｖ
Ｌを発生するチャージポンプ１２と、制御電圧ＶＬの供
給に応答して周波数が制御されたクロックＣＫｉを発生
するＶＣＯ１３とを備える。
位相比較結果に応答してチャージダウンパルスＣＤまた
はチャージアップパルスＣＵのいずれかを選択的に出力
する位相比較回路１１と、チャージダウンパルスＣＤ，
チャージアップパルスＣＵの供給に応答して制御電圧Ｖ
Ｌを発生するチャージポンプ１２と、制御電圧ＶＬの供
給に応答して周波数が制御されたクロックＣＫｉを発生
するＶＣＯ１３とを備える。
【００１７】可変ディレイ回路２は直列接続され各々制
御信号ＶＬの供給に応答して可変可能な設定遅延時間Ｔ
ｄ１，Ｔｄ２を有しＲＡＳ信号反転ＲＡＳ（以下ＲＡＳ
Ｂ）の供給に応答してそれぞれ信号ａ，ｂを出力するデ
ィレイ回路２１，２２と、同様に制御信号ＶＬの供給に
応答して可変可能な設定遅延時間Ｔｄ３を有し信号ＲＡ
ＳＢの供給に応答して信号ｃを出力するディレイ回路２
３と、信号ａ，ｃの否定論理積演算を行ないワード活性
化信号ＷＡを出力するＮＡＮＤ回路２４と、信号ｂ，ｃ
の否定論理積演算を行ないセンスアンプ（ＳＡ）活性化
信号ＳＡを出力するＮＡＮＤ回路２５とを備える。
御信号ＶＬの供給に応答して可変可能な設定遅延時間Ｔ
ｄ１，Ｔｄ２を有しＲＡＳ信号反転ＲＡＳ（以下ＲＡＳ
Ｂ）の供給に応答してそれぞれ信号ａ，ｂを出力するデ
ィレイ回路２１，２２と、同様に制御信号ＶＬの供給に
応答して可変可能な設定遅延時間Ｔｄ３を有し信号ＲＡ
ＳＢの供給に応答して信号ｃを出力するディレイ回路２
３と、信号ａ，ｃの否定論理積演算を行ないワード活性
化信号ＷＡを出力するＮＡＮＤ回路２４と、信号ｂ，ｃ
の否定論理積演算を行ないセンスアンプ（ＳＡ）活性化
信号ＳＡを出力するＮＡＮＤ回路２５とを備える。
【００１８】ディレイ回路２１，２２，２３の構成を示
す回路図である図２を参照すると、ディレイ回路２１，
２２，２３の各々はそれぞれ縦続接続したｎ，ｐ，ｑ個
のディレイ単位素子１３１を備えて構成されている。デ
ィレイ単位素子１３１は従来と共通のトランジスタＰ
１，Ｎ１から成るインバータＩ１と、一端が接地した容
量Ｃ１と、インバータＩ１の出力端と容量Ｃ１の他端と
の間に挿入したディレイ制御用のＮチャネルＭＯＳトラ
ンジスタＮ２とを備える。
す回路図である図２を参照すると、ディレイ回路２１，
２２，２３の各々はそれぞれ縦続接続したｎ，ｐ，ｑ個
のディレイ単位素子１３１を備えて構成されている。デ
ィレイ単位素子１３１は従来と共通のトランジスタＰ
１，Ｎ１から成るインバータＩ１と、一端が接地した容
量Ｃ１と、インバータＩ１の出力端と容量Ｃ１の他端と
の間に挿入したディレイ制御用のＮチャネルＭＯＳトラ
ンジスタＮ２とを備える。
【００１９】次に、図１，図２および動作タイムチャー
トを示す図３を参照して、本実施例のディレイ制御回路
の動作について説明すると、まず、ＰＬＬ回路１は、例
えばＨ．Ｂバコル（Ｈ．Ｂ．Ｂａｋｏｇｌｕ），サーキ
ッツ，インタコネクションズ，アンド・パッケージング
・フォアＶＬＳＩ（Ｃｉｒｃｕｉｔ、Ｉｎｔｅｒｃｏｎ
ｎｅｃｔｉｏｎｓ、ａｎｄ Ｐａｃｋａｇｉｎｇ ｆｏ
ｒ ＶＬＳＩ），第３５８〜３６０頁，アジソン−ウェ
スリ（Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ），１９９０年
（文献１）記載の一般的な回路である。
トを示す図３を参照して、本実施例のディレイ制御回路
の動作について説明すると、まず、ＰＬＬ回路１は、例
えばＨ．Ｂバコル（Ｈ．Ｂ．Ｂａｋｏｇｌｕ），サーキ
ッツ，インタコネクションズ，アンド・パッケージング
・フォアＶＬＳＩ（Ｃｉｒｃｕｉｔ、Ｉｎｔｅｒｃｏｎ
ｎｅｃｔｉｏｎｓ、ａｎｄ Ｐａｃｋａｇｉｎｇ ｆｏ
ｒ ＶＬＳＩ），第３５８〜３６０頁，アジソン−ウェ
スリ（Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ），１９９０年
（文献１）記載の一般的な回路である。
【００２０】ＰＬＬ回路１の動作タイムチャートを示す
図４（Ａ），（Ｂ）を併せて参照すると、内部のクロッ
クＣＫｉが外部のクロックＣＫに対して遅れていれば位
相比較回路１１はチャージダウンパルスＣＤを出力し、
チャージポンプ１２はＶＣＯの制御電圧ＶＬの電圧レベ
ルを下げ、ＶＣＯ１３の発振周波数を上昇させクロック
ＣＫｉの周期を速くする。逆に、クロックＣＫｉがクロ
ックＣＫに対して速ければ位相比較回路１１はチャージ
アップパルスＣＵを出力し、チャージポンプ１２は制御
電圧ＶＬの電圧レベルを上げ、ＶＣＯ１３の発振周波数
を低下させクロックＣＫｉの周期を遅くする。
図４（Ａ），（Ｂ）を併せて参照すると、内部のクロッ
クＣＫｉが外部のクロックＣＫに対して遅れていれば位
相比較回路１１はチャージダウンパルスＣＤを出力し、
チャージポンプ１２はＶＣＯの制御電圧ＶＬの電圧レベ
ルを下げ、ＶＣＯ１３の発振周波数を上昇させクロック
ＣＫｉの周期を速くする。逆に、クロックＣＫｉがクロ
ックＣＫに対して速ければ位相比較回路１１はチャージ
アップパルスＣＵを出力し、チャージポンプ１２は制御
電圧ＶＬの電圧レベルを上げ、ＶＣＯ１３の発振周波数
を低下させクロックＣＫｉの周期を遅くする。
【００２１】ＰＬＬ回路１の各構成要素１１〜１３を回
路図で示す図５（Ａ）〜（Ｃ）を併せて参照すると、図
４（Ａ）に示す位相比較回路１１はパルス発生回路１１
１を備え、チャージアップ，チャージダウン各パルスＣ
Ｕ，ＣＤのパルス幅を設定する。図４（Ｂ）に示すチャ
ージポンプ１２のスイッチ１２３，１２４は疑似的なも
ので例えばパルスＣＵがＨレベルの時に電源につながる
電流源１２１と制御電圧ＶＬとが接続されることを示
す。パルスＣＵが供給されると、容量１２５に電流源１
２１から電流が供給され制御電圧ＶＬの電圧レベルが上
昇する。
路図で示す図５（Ａ）〜（Ｃ）を併せて参照すると、図
４（Ａ）に示す位相比較回路１１はパルス発生回路１１
１を備え、チャージアップ，チャージダウン各パルスＣ
Ｕ，ＣＤのパルス幅を設定する。図４（Ｂ）に示すチャ
ージポンプ１２のスイッチ１２３，１２４は疑似的なも
ので例えばパルスＣＵがＨレベルの時に電源につながる
電流源１２１と制御電圧ＶＬとが接続されることを示
す。パルスＣＵが供給されると、容量１２５に電流源１
２１から電流が供給され制御電圧ＶＬの電圧レベルが上
昇する。
【００２２】図５（Ｃ）を参照すると、ＶＣＯ１３は縦
列接続した初段の入力端と終段の出力端とを接続してリ
ング状接続としたｍ個のディレイ回路２１〜２３と共通
のディレイ単位素子１３１を備えて構成されている。
列接続した初段の入力端と終段の出力端とを接続してリ
ング状接続としたｍ個のディレイ回路２１〜２３と共通
のディレイ単位素子１３１を備えて構成されている。
【００２３】制御電圧ＶＬの電圧レベル上昇に応答し
て、ＶＣＯ１３のトランジスタＮ２の導通抵抗が低下す
ることによりインバータＩ１の出力に対して容量Ｃ１の
影響が強くなり、その結果ディレイ単位素子１３１の遅
延が大きくなり、ＶＣＯの発振周波数は低下しクロック
ＣＫｉの周期を遅くする。パルスＣＤが供給されると、
以上と逆の動作で、クロックＣＫｉの周期を速くする。
て、ＶＣＯ１３のトランジスタＮ２の導通抵抗が低下す
ることによりインバータＩ１の出力に対して容量Ｃ１の
影響が強くなり、その結果ディレイ単位素子１３１の遅
延が大きくなり、ＶＣＯの発振周波数は低下しクロック
ＣＫｉの周期を遅くする。パルスＣＤが供給されると、
以上と逆の動作で、クロックＣＫｉの周期を速くする。
【００２４】ＶＣＯ１３とデレィ回路２１〜２３のディ
レイ単位素子１３１は同一であるので、従来と同様に、
ディレイ単位素子１３１の個数は所要の遅延時間Ｔｄに
対応して変化する。また、制御電圧ＶＬによる単位遅延
時間の可変量は同一であり、したがって、これらＶＣＯ
１３とデレィ回路２１〜２３の全体の遅延時間の変化量
はディレイ単位素子１３１の縦続接続個数ｍ，ｎ，ｐ，
ｑに依存する。
レイ単位素子１３１は同一であるので、従来と同様に、
ディレイ単位素子１３１の個数は所要の遅延時間Ｔｄに
対応して変化する。また、制御電圧ＶＬによる単位遅延
時間の可変量は同一であり、したがって、これらＶＣＯ
１３とデレィ回路２１〜２３の全体の遅延時間の変化量
はディレイ単位素子１３１の縦続接続個数ｍ，ｎ，ｐ，
ｑに依存する。
【００２５】外部クロックＣＫの周期をＴとすると、こ
れらデレィ回路２１〜２３の各々の遅延時間Ｔｄ１，Ｔ
ｄ２，Ｔｄ３はそれぞれＴ・ｎ／ｍ，Ｔ・ｐ／ｍ，Ｔ・
ｑ／ｍとなり、この値は電圧や温度等の外部条件の変化
あるいは製造プロセスの変動に関係なく一定である。
れらデレィ回路２１〜２３の各々の遅延時間Ｔｄ１，Ｔ
ｄ２，Ｔｄ３はそれぞれＴ・ｎ／ｍ，Ｔ・ｐ／ｍ，Ｔ・
ｑ／ｍとなり、この値は電圧や温度等の外部条件の変化
あるいは製造プロセスの変動に関係なく一定である。
【００２６】図３に示す本実施例のタイムチャートは、
ＶＣＯ１３のディレイ単位素子１３１の個数ｍを５個と
し、ディレイ回路２１，２２，２３の各々のディレイ単
位素子１３１の個数ｎ，ｐ，ｑをそれぞれ３，３，６個
とした場合である。
ＶＣＯ１３のディレイ単位素子１３１の個数ｍを５個と
し、ディレイ回路２１，２２，２３の各々のディレイ単
位素子１３１の個数ｎ，ｐ，ｑをそれぞれ３，３，６個
とした場合である。
【００２７】図２を参照して全体の動作について説明す
ると、従来と同様に、外部クロックＣＫに同期して発生
した負極性のＲＡＳ信号ＲＡＳＢがディレイ回路２１，
２３に供給されると、これらディレイ回路２１，２３の
各々はそれぞれ遅延時間Ｔｄ１，Ｔｄ３の分信号ＲＡＳ
Ｂの立下り前縁を遅延した信号ａ，ｃを出力する。ＮＡ
ＮＤ回路２４はこれら信号ａ，ｃの供給に応答して否定
論理積演算し、前縁が信号ＲＡＳＢの前縁より遅延時間
Ｔｄ１遅延したワード活性化信号ＷＡを出力する。この
ワード活性化信号ＷＡの供給に応答して図示していない
ワード信号発生回路がワード信号Ｗを発生する。次に、
ディレイ回路２２は信号ａをさらに遅延時間Ｔｄ２分遅
延させた信号ｂを出力する。ＮＡＮＤ回路２５は信号
ｂ，ｃの供給に応答して否定論理積演算し、前縁が信号
ＷＡの前縁より遅延時間Ｔｄ２遅延したＳＡ活性化信号
ＳＡを出力する。すると、図示していないセンスアンプ
が活性化されディジット信号Ｄ，反転Ｄ（以下ＤＢ）が
相補のディジット線上に出力される。
ると、従来と同様に、外部クロックＣＫに同期して発生
した負極性のＲＡＳ信号ＲＡＳＢがディレイ回路２１，
２３に供給されると、これらディレイ回路２１，２３の
各々はそれぞれ遅延時間Ｔｄ１，Ｔｄ３の分信号ＲＡＳ
Ｂの立下り前縁を遅延した信号ａ，ｃを出力する。ＮＡ
ＮＤ回路２４はこれら信号ａ，ｃの供給に応答して否定
論理積演算し、前縁が信号ＲＡＳＢの前縁より遅延時間
Ｔｄ１遅延したワード活性化信号ＷＡを出力する。この
ワード活性化信号ＷＡの供給に応答して図示していない
ワード信号発生回路がワード信号Ｗを発生する。次に、
ディレイ回路２２は信号ａをさらに遅延時間Ｔｄ２分遅
延させた信号ｂを出力する。ＮＡＮＤ回路２５は信号
ｂ，ｃの供給に応答して否定論理積演算し、前縁が信号
ＷＡの前縁より遅延時間Ｔｄ２遅延したＳＡ活性化信号
ＳＡを出力する。すると、図示していないセンスアンプ
が活性化されディジット信号Ｄ，反転Ｄ（以下ＤＢ）が
相補のディジット線上に出力される。
【００２８】上述のように、制御電圧ＶＬの供給に応答
して外部環境変化等と無関係にディレイ回路２１，２
２，２３の各々の遅延時間Ｔｄ１，Ｔｄ２，Ｔｄ３はそ
れぞれＴ・３／５，Ｔ・３／５，Ｔ・６／５に設定され
る。
して外部環境変化等と無関係にディレイ回路２１，２
２，２３の各々の遅延時間Ｔｄ１，Ｔｄ２，Ｔｄ３はそ
れぞれＴ・３／５，Ｔ・３／５，Ｔ・６／５に設定され
る。
【００２９】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、実施例ではＶＣＯと他のディレイ回路と
が同一設計のディレイ単位素子を用いる場合について述
べたが、ＶＣＯに対して例えばディレイ回路のインバー
タの電流能力を１／２に容量値を２倍にしたディレイ単
位素子を用いると同一の制御電圧に対し遅延時間の変化
量を４倍に設定できることにより、ディレイ回路の素子
数を１／４に節減することも、本発明の主旨を逸脱しな
い限り適用できることは勿論である。
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、実施例ではＶＣＯと他のディレイ回路と
が同一設計のディレイ単位素子を用いる場合について述
べたが、ＶＣＯに対して例えばディレイ回路のインバー
タの電流能力を１／２に容量値を２倍にしたディレイ単
位素子を用いると同一の制御電圧に対し遅延時間の変化
量を４倍に設定できることにより、ディレイ回路の素子
数を１／４に節減することも、本発明の主旨を逸脱しな
い限り適用できることは勿論である。
【００３０】また、外部クロックとＶＣＯ発振信号すな
わち内部クロックを直接位相比較する代りに、それぞれ
Ａ，Ｂの分周比で分周後位相比較することによりＶＣＯ
の発振周期は外部クロックのＢ／Ａ倍となり、これを利
用して内部のディレイもＢ／Ａ倍とすることも可能であ
る。
わち内部クロックを直接位相比較する代りに、それぞれ
Ａ，Ｂの分周比で分周後位相比較することによりＶＣＯ
の発振周期は外部クロックのＢ／Ａ倍となり、これを利
用して内部のディレイもＢ／Ａ倍とすることも可能であ
る。
【００３１】
【発明の効果】以上説明したように、本発明のディレイ
制御回路は、外部クロックと内部クロックとの位相同期
を行うとともにこの位相同期用の制御信号を出力するク
ロック位相同期手段を備え、ディレイ回路の各々がそれ
ぞれ縦続接続され上記制御信号の供給に応答して遅延時
間を可変するディレイ単位素子を備えて上記位相同期に
連動してすなわち外部クロックにより遅延時間を決定す
るので、電圧や温度等の外部条件の変化あるいは製造プ
ロセスの変動に関係なく安定な遅延時間を得ることがで
きるとい効果がある。
制御回路は、外部クロックと内部クロックとの位相同期
を行うとともにこの位相同期用の制御信号を出力するク
ロック位相同期手段を備え、ディレイ回路の各々がそれ
ぞれ縦続接続され上記制御信号の供給に応答して遅延時
間を可変するディレイ単位素子を備えて上記位相同期に
連動してすなわち外部クロックにより遅延時間を決定す
るので、電圧や温度等の外部条件の変化あるいは製造プ
ロセスの変動に関係なく安定な遅延時間を得ることがで
きるとい効果がある。
【００３２】また、ＤＲＡＭのＲＡＳアクセス回路に適
用した場合、センス感度の低下要因であるＲＡＳアクセ
スのタイミング変動を除去できるので安定な動作を保証
できるという効果がある。
用した場合、センス感度の低下要因であるＲＡＳアクセ
スのタイミング変動を除去できるので安定な動作を保証
できるという効果がある。
【図１】本発明のディレイ制御回路の一実施例を示すブ
ロック図である。
ロック図である。
【図２】図１のディレイ回路の構成を示す回路図であ
る。
る。
【図３】本実施例のディレイ制御回路における動作の一
例を示すタイムチャートである。
例を示すタイムチャートである。
【図４】図１のＰＬＬ回路の動作の一例を示すタイムチ
ャートである。
ャートである。
【図５】図１のＰＬＬ回路の各部の構成をそれぞれ示す
回路図である。
回路図である。
【図６】従来の第１のディレイ制御回路の一例を示すブ
ロック図である。
ロック図である。
【図７】従来の第１および第２のディレイ制御回路の動
作の一例をそれぞれ示すタイムチャートである。
作の一例をそれぞれ示すタイムチャートである。
【図８】図６のディレイ回路の構成を示す回路図であ
る。
る。
１ ＰＬＬ回路 ２ 可変ディレイ回路 １１ 位相比較回路 １２ チャージポンプ １３ ＶＣＯ １１１ パルス発生回路 ２１〜２３，２１０，２２０，２３０ ディレイ回路 ２４，２５ ＮＡＮＤ回路 １３１，２１１ ディレイ単位素子 Ｉ１ インバータ Ｃ１ 容量 Ｎ１，Ｎ２，Ｐ１ トランジスタ
Claims (5)
- 【請求項１】 直列接続され各々第１および第２の遅延
時間を有する第１，第２のディレイ回路を備え、入力信
号と前記第１のディレイ回路を通過した第１の信号との
第１のタイミング差と、前記第１の信号と前記第１およ
び第２のディレイ回路を通過した第２の信号との第２の
タイミング差をそれぞれ前記第１および第２の遅延時間
に設定するディレイ制御回路において、 外部から供給された第１のクロックを第１の分周比で分
周した第１の分周信号と内部で発生する第２のクロック
を第２の分周比で分周した第２の分周信号との位相同期
を行うとともにこの位相同期用の制御信号を出力するク
ロック位相同期手段を備え、 前記第１および第２のディレイ回路の各々が、それぞれ
第１および第２の数の縦続接続され前記制御信号の供給
に応答して遅延時間を可変する第１の単位遅延時間の第
１のディレイ単位素子を備えることを特徴とするディレ
イ制御回路。 - 【請求項２】 前記クロック位相同期手段が、縦列接続
した初段の入力端と終段の出力端とを接続してリング状
接続とした第３の数の前記制御信号の供給に応答して遅
延時間を可変する第２の単位遅延時間の第２のディレイ
単位素子を備え、前記制御信号の供給に応答して前記第
２の分周信号の周波数を可変する電圧制御発振回路と、 前記第１および第２の分周信号クロックとの位相比較結
果に応じてそれぞれ正極性および負極性のいずれか一方
の充電指示を行う正方向と負方向のチャージパルス信号
を選択的に出力する位相比較回路と、 前記チャージパルス信号の供給に応答して前記制御信号
を生成するチャージポンプ回路とを備えるＰＬＬ回路を
備えることを特徴とする請求項１記載のディレイ制御回
路。 - 【請求項３】 前記第１および第２の単位遅延回路が、
第１，第２のトランジスタから成るインバータと、 前記インバータの出力端と第１または第２の電源との間
に直列接続した容量と前記制御信号の供給に応答して導
通抵抗を可変する可変抵抗素子とを備えることを特徴と
する請求項１および２記載のディレイ制御回路。 - 【請求項４】 前記第１および第２の分周比が共に１で
あり前記第１および第２の単位遅延時間が等しいことを
特徴とする請求項１および２記載のディレイ制御回路。 - 【請求項５】 前記可変抵抗素子がゲートに前記制御電
圧の供給を受けるＭＯＳトランジスタから成ることを特
徴とする請求項３記載のディレイ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7149218A JPH098617A (ja) | 1995-06-15 | 1995-06-15 | ディレイ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7149218A JPH098617A (ja) | 1995-06-15 | 1995-06-15 | ディレイ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098617A true JPH098617A (ja) | 1997-01-10 |
Family
ID=15470441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7149218A Pending JPH098617A (ja) | 1995-06-15 | 1995-06-15 | ディレイ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098617A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5963502A (en) * | 1998-01-14 | 1999-10-05 | Mitsubishi Denki Kabushiki Kaisha | Clock-synchronous type semiconductor memory device capable of outputting read clock signal at correct timing |
| JP2002074949A (ja) * | 2000-08-28 | 2002-03-15 | Mitsubishi Electric Corp | 半導体装置 |
| US7197099B2 (en) | 2002-12-26 | 2007-03-27 | Renesas Technology Corp. | Delay circuit with timing adjustment function |
| US7456681B2 (en) | 2005-02-28 | 2008-11-25 | Elpida Memory, Inc. | Power supply voltage step-down circuit, delay circuit, and semiconductor device having the delay circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5963822A (ja) * | 1982-08-30 | 1984-04-11 | ゼロツクス・コ−ポレ−シヨン | 自己校正型クロック及びタイミング信号発生器 |
| JPS6139722A (ja) * | 1984-07-31 | 1986-02-25 | Nippon Gakki Seizo Kk | 遅延時間安定化回路 |
-
1995
- 1995-06-15 JP JP7149218A patent/JPH098617A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5963822A (ja) * | 1982-08-30 | 1984-04-11 | ゼロツクス・コ−ポレ−シヨン | 自己校正型クロック及びタイミング信号発生器 |
| JPS6139722A (ja) * | 1984-07-31 | 1986-02-25 | Nippon Gakki Seizo Kk | 遅延時間安定化回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5963502A (en) * | 1998-01-14 | 1999-10-05 | Mitsubishi Denki Kabushiki Kaisha | Clock-synchronous type semiconductor memory device capable of outputting read clock signal at correct timing |
| JP2002074949A (ja) * | 2000-08-28 | 2002-03-15 | Mitsubishi Electric Corp | 半導体装置 |
| US7197099B2 (en) | 2002-12-26 | 2007-03-27 | Renesas Technology Corp. | Delay circuit with timing adjustment function |
| US7379521B2 (en) | 2002-12-26 | 2008-05-27 | Renesas Technology Corp. | Delay circuit with timing adjustment function |
| US7456681B2 (en) | 2005-02-28 | 2008-11-25 | Elpida Memory, Inc. | Power supply voltage step-down circuit, delay circuit, and semiconductor device having the delay circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970930 |