JPH098654A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH098654A JPH098654A JP7155825A JP15582595A JPH098654A JP H098654 A JPH098654 A JP H098654A JP 7155825 A JP7155825 A JP 7155825A JP 15582595 A JP15582595 A JP 15582595A JP H098654 A JPH098654 A JP H098654A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- microcomputer
- signal
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 230000001934 delay Effects 0.000 claims abstract description 3
- 230000004044 response Effects 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 2
- 230000008859 change Effects 0.000 abstract description 9
- 230000003111 delayed effect Effects 0.000 abstract description 6
- 239000013256 coordination polymer Substances 0.000 abstract description 3
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】ＰＬＬとＣＰＵ混在のデバイスにおけるＣＰＵ
動作時のノイズのＰＬＬへの干渉を抑圧する。 【構成】クロックＣＫを所定時間遅延して遅延クロック
ＣＰを生成する位相遅延回路２を備える。
動作時のノイズのＰＬＬへの干渉を抑圧する。 【構成】クロックＣＫを所定時間遅延して遅延クロック
ＣＰを生成する位相遅延回路２を備える。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にマイクロコンピュータとＰＬＬを内蔵する半導体集
積回路に関する。
特にマイクロコンピュータとＰＬＬを内蔵する半導体集
積回路に関する。
【０００２】
【従来の技術】従来の一般的なマイクロコンピュータと
ＰＬＬ回路とを内蔵している半導体集積回路では、例え
ば、トランジスタ技術，１９９４年，２月号，第３０１
頁（文献１）記載のように、クロック発生回路から同一
のクロックを上記マイクロコンピュータとＰＬＬの位相
比較器に供給していた。
ＰＬＬ回路とを内蔵している半導体集積回路では、例え
ば、トランジスタ技術，１９９４年，２月号，第３０１
頁（文献１）記載のように、クロック発生回路から同一
のクロックを上記マイクロコンピュータとＰＬＬの位相
比較器に供給していた。
【０００３】文献１記載の従来の半導体集積回路をブロ
ックで示す図３を参照すると、この従来の半導体集積回
路は、この半導体集積回路全体の駆動用のクロックＣＫ
を発生するクロック発生回路１と、クロックＣＫの供給
に応答してマイクロコンピュータ１０の所要のクロック
ＣＭを発生するタイミングジェネレータ３と、クロック
ＣＫの供給に応答してＰＬＬの複数の基準周波数ＲＦを
発生する基準周波数発生回路４と、複数の基準周波数Ｒ
Ｆから１つの選択基準周波数ＦＳを選択するマルチプレ
クサ５と、外部から供給を受けたＶＣＯ信号を増幅し増
幅ＶＣＯ信号ＶＡを出力する増幅器６と、増幅ＶＣＯ信
号ＶＡを所定の分周比で分周し分周信号ＶＤを出力する
プログラマブルカウンタ７と、基準周波数ＦＳと分周信
号ＶＤとの位相比較を行い位相差信号ＰＣを発生する位
相比較器８と、位相差信号ＰＣの供給に応答して誤差信
号ＤＣに変換するチャージポンプ回路９と、マイクロコ
ンピュータ１０とを備える。
ックで示す図３を参照すると、この従来の半導体集積回
路は、この半導体集積回路全体の駆動用のクロックＣＫ
を発生するクロック発生回路１と、クロックＣＫの供給
に応答してマイクロコンピュータ１０の所要のクロック
ＣＭを発生するタイミングジェネレータ３と、クロック
ＣＫの供給に応答してＰＬＬの複数の基準周波数ＲＦを
発生する基準周波数発生回路４と、複数の基準周波数Ｒ
Ｆから１つの選択基準周波数ＦＳを選択するマルチプレ
クサ５と、外部から供給を受けたＶＣＯ信号を増幅し増
幅ＶＣＯ信号ＶＡを出力する増幅器６と、増幅ＶＣＯ信
号ＶＡを所定の分周比で分周し分周信号ＶＤを出力する
プログラマブルカウンタ７と、基準周波数ＦＳと分周信
号ＶＤとの位相比較を行い位相差信号ＰＣを発生する位
相比較器８と、位相差信号ＰＣの供給に応答して誤差信
号ＤＣに変換するチャージポンプ回路９と、マイクロコ
ンピュータ１０とを備える。
【０００４】次に、図３を参照して、従来の半導体集積
回路の動作について説明すると、まず、クロック発生回
路１は、タイミングジェネレータ３と基準周波数発生回
路４とに同一のクロックＣＫをそれぞれ供給する。基準
周波数発生回路４は、クロックＣＫの供給に応答してこ
のクロックＣＫに同期した複数の基準周波数ＲＦを発生
し、マルチプレクサ５に供給する。マルチプレクサ５は
基準周波数ＲＦのうちの一つを選択基準周波数ＦＳとし
て選択し、位相比較器８の一方の入力にに供給する。一
方、増幅器６はこのＩＣの外部から供給を受けたＶＣＯ
信号ＶＯを増幅し増幅ＶＣＯ信号ＶＡをプログラムカウ
ンタ７に供給する。このプログラムカウンタ７は外部か
らの制御（図示省略）により設定された分周比で供給さ
れた信号ＶＡを分周し分周信号ＶＤを発生し、位相比較
器８の他の一方の入力に供給する。位相比較器８はこれ
ら信号ＦＳ，ＶＤの位相比較を行い差信号である位相差
信号ＰＣを発生しチャージポンプ回路９に供給する。チ
ャージポンプ回路９は位相差信号ＰＣの供給に応答して
対応の誤差信号ＤＣに変換し、ＩＣ外部のＶＣＯ制御信
号として出力する。
回路の動作について説明すると、まず、クロック発生回
路１は、タイミングジェネレータ３と基準周波数発生回
路４とに同一のクロックＣＫをそれぞれ供給する。基準
周波数発生回路４は、クロックＣＫの供給に応答してこ
のクロックＣＫに同期した複数の基準周波数ＲＦを発生
し、マルチプレクサ５に供給する。マルチプレクサ５は
基準周波数ＲＦのうちの一つを選択基準周波数ＦＳとし
て選択し、位相比較器８の一方の入力にに供給する。一
方、増幅器６はこのＩＣの外部から供給を受けたＶＣＯ
信号ＶＯを増幅し増幅ＶＣＯ信号ＶＡをプログラムカウ
ンタ７に供給する。このプログラムカウンタ７は外部か
らの制御（図示省略）により設定された分周比で供給さ
れた信号ＶＡを分周し分周信号ＶＤを発生し、位相比較
器８の他の一方の入力に供給する。位相比較器８はこれ
ら信号ＦＳ，ＶＤの位相比較を行い差信号である位相差
信号ＰＣを発生しチャージポンプ回路９に供給する。チ
ャージポンプ回路９は位相差信号ＰＣの供給に応答して
対応の誤差信号ＤＣに変換し、ＩＣ外部のＶＣＯ制御信
号として出力する。
【０００５】この従来の半導体集積回路は、ＰＬＬのロ
ック時における位相比較器８の位相比較点は選択基準周
波数ＦＳのレベル変化点となる。この選択基準周波数Ｆ
Ｓレベル変化点はクロックＣＫのレベル変化点に必ず重
なることになる。また、クロックＣＫはマイクロコンピ
ュータ１０用のタイミングジェネレータ３にも供給され
ているためマイクロコンピュータ１０のクロックＣＭの
レベル変化点とも重なることになる。
ック時における位相比較器８の位相比較点は選択基準周
波数ＦＳのレベル変化点となる。この選択基準周波数Ｆ
Ｓレベル変化点はクロックＣＫのレベル変化点に必ず重
なることになる。また、クロックＣＫはマイクロコンピ
ュータ１０用のタイミングジェネレータ３にも供給され
ているためマイクロコンピュータ１０のクロックＣＭの
レベル変化点とも重なることになる。
【０００６】よく知られているように、ＰＬＬにおいて
は、位相差信号ＰＣの検出能力がＰＬＬの利得を決める
１つの要因である。この位相比較のタイミングにおいて
マイクロコンピュータ１０が動作すると、当然、電源ま
たは基準電圧ラインにノイズを発生する。そうすると、
位相差信号ＰＣにノイズ成分が含まれ、誤差電圧ＣＤに
引継がれ最終的にＶＣＯのロック周波数にノイズ成分を
含むという問題が生ずる。
は、位相差信号ＰＣの検出能力がＰＬＬの利得を決める
１つの要因である。この位相比較のタイミングにおいて
マイクロコンピュータ１０が動作すると、当然、電源ま
たは基準電圧ラインにノイズを発生する。そうすると、
位相差信号ＰＣにノイズ成分が含まれ、誤差電圧ＣＤに
引継がれ最終的にＶＣＯのロック周波数にノイズ成分を
含むという問題が生ずる。
【０００７】ＰＬＬのロック時の位相比較器８の入力の
選択基準周波数ＦＳと分周信号ＶＤと出力の位相差信号
ＰＣとのタイミング関係をタイムチャートで示す図４を
参照すると、マイクロコンピュータのノイズのない状態
を示す図４（Ａ）ではロック時の位相誤差ｔφ１は非常
に狭い。例えば時間で１００ｐｓ程度である。これに対
しノイズの有る状態を示す（Ｂ）では、基準周波数ＦＳ
のレベル変化時に時間幅ｔｎ例えば５０ｐｓのノイズが
発生したとすると位相差信号ＰＣの幅はｔφ１＋ｔｎ
で、この場合１５０ｐｓになり５０％の誤差を含むこと
になる。このノイズに起因する誤差はＶＣＯ周波数が低
い場合は周期が長いためあまり影響がないが、ＶＣＯ周
波数が高くなると周期が短くなるためこの誤差の割合が
大きくなり、ノイズの混入の状況によっては、ＰＬＬの
ロック不能いという場合も生じ得る。
選択基準周波数ＦＳと分周信号ＶＤと出力の位相差信号
ＰＣとのタイミング関係をタイムチャートで示す図４を
参照すると、マイクロコンピュータのノイズのない状態
を示す図４（Ａ）ではロック時の位相誤差ｔφ１は非常
に狭い。例えば時間で１００ｐｓ程度である。これに対
しノイズの有る状態を示す（Ｂ）では、基準周波数ＦＳ
のレベル変化時に時間幅ｔｎ例えば５０ｐｓのノイズが
発生したとすると位相差信号ＰＣの幅はｔφ１＋ｔｎ
で、この場合１５０ｐｓになり５０％の誤差を含むこと
になる。このノイズに起因する誤差はＶＣＯ周波数が低
い場合は周期が長いためあまり影響がないが、ＶＣＯ周
波数が高くなると周期が短くなるためこの誤差の割合が
大きくなり、ノイズの混入の状況によっては、ＰＬＬの
ロック不能いという場合も生じ得る。
【０００８】例えばＶＣＯ入力周波数が１３０ＭＨｚ、
周期７．６９ｎｓのときのノイズの影響の許容時間を前
述したように５０ｐｓすなわちＶＣＯ周波数周期にたい
し０．６５％までとすると、これ以上のＶＣＯ周波数は
マイクロコンピュータのノイズ発生時間を短くしない限
り無理であった。マイクロコンピュータのノイズ発生時
間は処理速度に反比例するのでその短縮は処理速度の向
上と同一であり、この実施のためには個々のトランジス
タを大きくしなければならず、回路面積の増大になって
しまう。
周期７．６９ｎｓのときのノイズの影響の許容時間を前
述したように５０ｐｓすなわちＶＣＯ周波数周期にたい
し０．６５％までとすると、これ以上のＶＣＯ周波数は
マイクロコンピュータのノイズ発生時間を短くしない限
り無理であった。マイクロコンピュータのノイズ発生時
間は処理速度に反比例するのでその短縮は処理速度の向
上と同一であり、この実施のためには個々のトランジス
タを大きくしなければならず、回路面積の増大になって
しまう。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、ＰＬＬの位相比較のタイミングとマイクロ
コンピュータの動作タイミングとが一致しているため、
マイクロコンピュータ動作起因のノイズが位相差信号に
干渉し、ＰＬＬロック時の上記位相差信号の幅を増大さ
せて位相差検出感度を低下させ位相誤差の増加や甚だし
いときにはロック不能の要因となるという欠点があっ
た。
集積回路は、ＰＬＬの位相比較のタイミングとマイクロ
コンピュータの動作タイミングとが一致しているため、
マイクロコンピュータ動作起因のノイズが位相差信号に
干渉し、ＰＬＬロック時の上記位相差信号の幅を増大さ
せて位相差検出感度を低下させ位相誤差の増加や甚だし
いときにはロック不能の要因となるという欠点があっ
た。
【００１０】また、上記ノイズの干渉により、ＰＬＬの
動作周波数上限が大幅に制約されるという欠点があっ
た。
動作周波数上限が大幅に制約されるという欠点があっ
た。
【００１１】本発明の目的は、マイクロコンピュータ動
作時でも、ＰＬＬ動作を正常に行わせる半導体集積回路
を提供することにある。
作時でも、ＰＬＬ動作を正常に行わせる半導体集積回路
を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
は、同一半導体基板上に形成され同一タイミングの第１
および第２のクロック信号を発生するクロック発生回路
と、前記第１のクロック信号の供給に応答して動作する
マイクロコンピュータと、前記第２のクロック信号の供
給に応答してＰＬＬ回路の基準周波数信号を発生する基
準周波数信号発生回路と、前記基準周波数信号と被制御
周波数信号との位相比較を行い前記被制御周波数信号の
発生源の制御用の位相差信号を発生する位相比較回路と
を備える半導体集積回路において、前記第１および第２
のクロック信号のいずれか一方を予め定めた時間遅延す
るクロック遅延回路を備えて構成されている。
は、同一半導体基板上に形成され同一タイミングの第１
および第２のクロック信号を発生するクロック発生回路
と、前記第１のクロック信号の供給に応答して動作する
マイクロコンピュータと、前記第２のクロック信号の供
給に応答してＰＬＬ回路の基準周波数信号を発生する基
準周波数信号発生回路と、前記基準周波数信号と被制御
周波数信号との位相比較を行い前記被制御周波数信号の
発生源の制御用の位相差信号を発生する位相比較回路と
を備える半導体集積回路において、前記第１および第２
のクロック信号のいずれか一方を予め定めた時間遅延す
るクロック遅延回路を備えて構成されている。
【００１３】
【実施例】次に、本発明の第１の実施例を図３と共通の
構成要素には共通の参照文字／数字を付して同様にブロ
ックで示す図１を参照すると、この図に示す本実施例の
半導体集積回路は、従来と共通のクロック発生回路１
と、タイミングジェネレータ３と、基準周波数発生回路
４と、マルチプレクサ５と、増幅器６と、プログラマブ
ルカウンタ７と、位相比較器８と、チャージポンプ回路
９と、マイクロコンピュータ１０とに加えて、クロック
ＣＫを所定時間遅延して遅延クロックＣＰを発生してタ
イミングジェネレータ３に供給する位相遅延回路２を備
える。
構成要素には共通の参照文字／数字を付して同様にブロ
ックで示す図１を参照すると、この図に示す本実施例の
半導体集積回路は、従来と共通のクロック発生回路１
と、タイミングジェネレータ３と、基準周波数発生回路
４と、マルチプレクサ５と、増幅器６と、プログラマブ
ルカウンタ７と、位相比較器８と、チャージポンプ回路
９と、マイクロコンピュータ１０とに加えて、クロック
ＣＫを所定時間遅延して遅延クロックＣＰを発生してタ
イミングジェネレータ３に供給する位相遅延回路２を備
える。
【００１４】位相遅延回路２は公知の遅延線などのアナ
ログまたはディジタルのディレイ回路２１を備える。
ログまたはディジタルのディレイ回路２１を備える。
【００１５】次に、図１を参照して本実施例の動作につ
いて説明すると、クロック発生回路１は、位相遅延回路
２と基準周波数発生回路４とに同一のクロックＣＫをそ
れぞれ供給する。以下、基準周波数発生回路４〜チャー
ジポンプ回路９までの動作は従来と共通であるので、説
明を省略する。
いて説明すると、クロック発生回路１は、位相遅延回路
２と基準周波数発生回路４とに同一のクロックＣＫをそ
れぞれ供給する。以下、基準周波数発生回路４〜チャー
ジポンプ回路９までの動作は従来と共通であるので、説
明を省略する。
【００１６】一方、位相遅延回路２は、所定の時間例え
ば５０ｎｓクロックＣＫを遅延させて遅延クロックＣＰ
を発生し、このクロックＣＰをタイミングジェネレータ
３に供給する。タイミングジェネレータ３はクロックＣ
Ｐの供給に応答してマイクロコンピュータ１０用のクロ
ックＣＭを発生しマイクロコンピュータ１０に供給す
る。
ば５０ｎｓクロックＣＫを遅延させて遅延クロックＣＰ
を発生し、このクロックＣＰをタイミングジェネレータ
３に供給する。タイミングジェネレータ３はクロックＣ
Ｐの供給に応答してマイクロコンピュータ１０用のクロ
ックＣＭを発生しマイクロコンピュータ１０に供給す
る。
【００１７】本実施例の構成によれば基準周波数ＦＳの
レベル変化点すなわち位相差信号ＰＣの位相差検出点と
マイクロコンピュータ１０の動作点は常に重なることは
ない。例えば、クロックＣＫを９ＭＨｚとすると周期は
１１１ｎｓとなり、位相遅延回路２の遅延値を上述のよ
うに５０ｎｓｅｃとすれば、位相差検出点に対し、マイ
クロコンピュータ１０は常時５０ｎｓ遅れて動作し、こ
の動作に起因するノイズの発生も常に５０ｎｓ遅れるこ
とになる。したがって、このノイズの干渉による誤差の
発生は効果的に抑圧できる。
レベル変化点すなわち位相差信号ＰＣの位相差検出点と
マイクロコンピュータ１０の動作点は常に重なることは
ない。例えば、クロックＣＫを９ＭＨｚとすると周期は
１１１ｎｓとなり、位相遅延回路２の遅延値を上述のよ
うに５０ｎｓｅｃとすれば、位相差検出点に対し、マイ
クロコンピュータ１０は常時５０ｎｓ遅れて動作し、こ
の動作に起因するノイズの発生も常に５０ｎｓ遅れるこ
とになる。したがって、このノイズの干渉による誤差の
発生は効果的に抑圧できる。
【００１８】本発明を適用すれば、マイクロコンピュー
タの動作変化点とＰＬＬの位相差検出点との時間差はＶ
ＣＯ入力周波数の半周期であり、マイクロコンピュータ
が発生するノイズ幅を５０ｐｓとすれば、計算上、２０
ＧＨｚ直前までＶＣＯ入力周波数を上昇できる。
タの動作変化点とＰＬＬの位相差検出点との時間差はＶ
ＣＯ入力周波数の半周期であり、マイクロコンピュータ
が発生するノイズ幅を５０ｐｓとすれば、計算上、２０
ＧＨｚ直前までＶＣＯ入力周波数を上昇できる。
【００１９】次に、本発明の第２の実施例を特徴ずける
位相遅延回路２Ａの構成をブロックで示す図２を参照す
ると、本実施例の上述の第１の実施例の位相遅延回路２
に対する相違点は、ディレイ回路２１の代りに直列接続
したインバータＩ１，Ｉ２を備えることである。動作に
ついては第１の実施例と同様である。
位相遅延回路２Ａの構成をブロックで示す図２を参照す
ると、本実施例の上述の第１の実施例の位相遅延回路２
に対する相違点は、ディレイ回路２１の代りに直列接続
したインバータＩ１，Ｉ２を備えることである。動作に
ついては第１の実施例と同様である。
【００２０】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、位相遅延回路をマイクロコンピュータの
クロック発生側に挿入する代りにＰＬＬ基準信号発生側
に挿入することも本発明の主旨を逸脱しない限り適用で
きることは勿論である。
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、位相遅延回路をマイクロコンピュータの
クロック発生側に挿入する代りにＰＬＬ基準信号発生側
に挿入することも本発明の主旨を逸脱しない限り適用で
きることは勿論である。
【００２１】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、マイクロコンピュータ用およびＰＬＬ用のク
ロック信号のいずれか一方を所定時間遅延するクロック
遅延回路を備えているので、ＰＬＬの位相差検出点に対
しマイクロコンピュータの動作変化点がずれることによ
り、このマイクロコンピュータの動作に起因するノイズ
のＰＬＬ動作への干渉を抑圧しＰＬＬの特性をマイクロ
コンピュータの非動作時と同様に保持できるという効果
がある。
積回路は、マイクロコンピュータ用およびＰＬＬ用のク
ロック信号のいずれか一方を所定時間遅延するクロック
遅延回路を備えているので、ＰＬＬの位相差検出点に対
しマイクロコンピュータの動作変化点がずれることによ
り、このマイクロコンピュータの動作に起因するノイズ
のＰＬＬ動作への干渉を抑圧しＰＬＬの特性をマイクロ
コンピュータの非動作時と同様に保持できるという効果
がある。
【００２２】また、上記ノイズ干渉を除去できるので、
ＰＬＬの動作周波数上限の制約が大幅に緩和されるとい
う効果がある。
ＰＬＬの動作周波数上限の制約が大幅に緩和されるとい
う効果がある。
【図１】本発明の半導体集積回路の一実施例を示すブロ
ック図である。
ック図である。
【図２】本発明の第２の実施例の位相遅延回路を示すブ
ロック図である。
ロック図である。
【図３】従来の半導体集積回路の一例を示すブロック図
である。
である。
【図４】従来の半導体集積回路における動作の一例を示
すタイムチャートである。
すタイムチャートである。
１ クロック発生回路 ２，２Ａ 位相遅延回路 ３ タイミングジェネレータ ４ 基準周波数発生回路 ５ マルチプレクサ ６ 増幅器 ７ プログラマブルカウンタ ８ 位相比較器 ９ チャージポンプ回路 １０ マイクロコンピュータ
Claims (4)
- 【請求項１】 同一半導体基板上に形成され同一タイミ
ングの第１および第２のクロック信号を発生するクロッ
ク発生回路と、前記第１のクロック信号の供給に応答し
て動作するマイクロコンピュータと、前記第２のクロッ
ク信号の供給に応答してＰＬＬ回路の基準周波数信号を
発生する基準周波数信号発生回路と、前記基準周波数信
号と被制御周波数信号との位相比較を行い前記被制御周
波数信号の発生源の制御用の位相差信号を発生する位相
比較回路とを備える半導体集積回路において、 前記第１および第２のクロック信号のいずれか一方を予
め定めた時間遅延するクロック遅延回路を備えることを
特徴とする半導体集積回路。 - 【請求項２】 前記クロック遅延回路が、前記時間の遅
延線を備えることを特徴とする請求項１記載の半導体集
積回路。 - 【請求項３】 前記クロック遅延回路が、前記時間の遅
延が得られるように直列接続した少なくとも１個のイン
バータ回路を備えることを特徴とする請求項１記載の半
導体集積回路。 - 【請求項４】 前記クロック遅延回路が前記第１のクロ
ック信号を前記時間遅延して前記マイクロコンピュータ
に供給することを特徴とする請求項１記載の半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7155825A JP2827967B2 (ja) | 1995-06-22 | 1995-06-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7155825A JP2827967B2 (ja) | 1995-06-22 | 1995-06-22 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098654A true JPH098654A (ja) | 1997-01-10 |
| JP2827967B2 JP2827967B2 (ja) | 1998-11-25 |
Family
ID=15614320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7155825A Expired - Lifetime JP2827967B2 (ja) | 1995-06-22 | 1995-06-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2827967B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000065651A1 (en) * | 1999-04-27 | 2000-11-02 | Hitachi, Ltd. | Semiconductor integrated circuit |
-
1995
- 1995-06-22 JP JP7155825A patent/JP2827967B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000065651A1 (en) * | 1999-04-27 | 2000-11-02 | Hitachi, Ltd. | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2827967B2 (ja) | 1998-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6859081B2 (en) | Duty cycle correction circuit and delay locked loop having the same | |
| US7295053B2 (en) | Delay-locked loop circuits | |
| JP3260048B2 (ja) | クロック信号発生回路及び半導体装置 | |
| JP4446070B2 (ja) | Ｄｌｌ回路、それを使用する半導体装置及び遅延制御方法 | |
| JP3180272B2 (ja) | クロック同期のための遅延ロックループ回路 | |
| JP3940917B2 (ja) | 位相検出器及び位相差補償方法 | |
| JP4043024B2 (ja) | 遅延同期ループ | |
| US6285225B1 (en) | Delay locked loop circuits and methods of operation thereof | |
| US5929714A (en) | PLL timing generator | |
| US6882196B2 (en) | Duty cycle corrector | |
| JP2003110423A (ja) | 混合型遅延固定ループ回路及びそのクロック信号同期方法 | |
| JP2002290214A (ja) | デューティーサイクル補正回路 | |
| US6366150B1 (en) | Digital delay line | |
| KR20040046329A (ko) | 디지털 위상 혼합기를 갖는 2 코스 하프 딜레이 라인을이용한로우 지터 ｄｌｌ | |
| US7667509B2 (en) | Delay time adjusting method of delaying a phase of an output signal until a phase difference between an input signal and the output signal becomes an integral number of periods other than zero | |
| US20050110541A1 (en) | Delay locked loop | |
| US7212055B2 (en) | Open-loop digital duty cycle correction circuit without DLL | |
| JP4079733B2 (ja) | 位相同期ループ回路 | |
| US20060087346A1 (en) | Phase difference detecting apparatus | |
| JP2827967B2 (ja) | 半導体集積回路 | |
| JP4597681B2 (ja) | 時間サイクルサプレッサを用いた低ロック時間遅延ロックループ | |
| US7026859B2 (en) | Control circuit for delay locked loop | |
| JP3250151B2 (ja) | ジッタ抑圧回路 | |
| US6563354B1 (en) | On-chip circuit to compensate output drive strength across process corners | |
| JPH0846497A (ja) | 周波数位相比較器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980818 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080918 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080918 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090918 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090918 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100918 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100918 Year of fee payment: 12 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100918 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110918 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110918 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130918 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term |