JPH098664A - デルタシグマ変調器 - Google Patents
デルタシグマ変調器Info
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- JPH098664A JPH098664A JP15315395A JP15315395A JPH098664A JP H098664 A JPH098664 A JP H098664A JP 15315395 A JP15315395 A JP 15315395A JP 15315395 A JP15315395 A JP 15315395A JP H098664 A JPH098664 A JP H098664A
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- Japan
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- signal
- circuit
- bit
- sigma modulator
- clock
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- Pending
Links
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- 230000003111 delayed effect Effects 0.000 claims abstract description 4
- 230000001934 delay Effects 0.000 claims abstract 2
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 238000013139 quantization Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 abstract description 5
- 239000003990 capacitor Substances 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 238000007493 shaping process Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
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- 238000001228 spectrum Methods 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】集積回路化におけるプロセス変動に強くすると
ともに積分誤差の要因を除去する。 【構成】出力信号Ｙを積分しｎビットの積分信号ＣＤを
出力するディジタルの積分器７と、ｎビットのＤＡＣ８
とを備える。
ともに積分誤差の要因を除去する。 【構成】出力信号Ｙを積分しｎビットの積分信号ＣＤを
出力するディジタルの積分器７と、ｎビットのＤＡＣ８
とを備える。
Description
【０００１】
【産業上の利用分野】本発明はデルタシグマ変調器に関
し、特にＡ／Ｄ変換回路あるいはＤ／Ａ変換回路に用い
られるデルタシグマ変調器に関する。
し、特にＡ／Ｄ変換回路あるいはＤ／Ａ変換回路に用い
られるデルタシグマ変調器に関する。
【０００２】
【従来の技術】デルタシグマ変調器はアナログ信号をこ
れに対応するパルス密度変調信号に変換するものであ
り、その基本原理は、例えば、電子情報通信学会編，デ
ィジタル信号処理ハンドブック，第２３５〜２３６頁，
オーム社（平成５年）（文献１）に記載されているよう
に、入力信号とＤ／Ａ変換された信号との差を量子化し
てＤ／Ａ変換器に戻すフイードバックループ内に雑音整
形用のフィルタを有し、このフィルタを量子化器の直前
に設けた方式の変調器であり、量子化雑音のスペクトラ
ムが高い周波数により多く分布することから雑音整形型
とも呼ばれる。量子化器を１ビットにすると、Ｄ／Ａ変
換器の分解能も１ビットで済むので集積回路化に適し、
符号出力に間引フィルタを付加して高精度のＡ／Ｄ変換
器を構成したり、ディジタル信号列を補間フィルタに通
して高サンプリングレート化後ディジタルのデルタシグ
マ変調器を通すことにより高精度のＤ／Ａ変換器を構成
する。
れに対応するパルス密度変調信号に変換するものであ
り、その基本原理は、例えば、電子情報通信学会編，デ
ィジタル信号処理ハンドブック，第２３５〜２３６頁，
オーム社（平成５年）（文献１）に記載されているよう
に、入力信号とＤ／Ａ変換された信号との差を量子化し
てＤ／Ａ変換器に戻すフイードバックループ内に雑音整
形用のフィルタを有し、このフィルタを量子化器の直前
に設けた方式の変調器であり、量子化雑音のスペクトラ
ムが高い周波数により多く分布することから雑音整形型
とも呼ばれる。量子化器を１ビットにすると、Ｄ／Ａ変
換器の分解能も１ビットで済むので集積回路化に適し、
符号出力に間引フィルタを付加して高精度のＡ／Ｄ変換
器を構成したり、ディジタル信号列を補間フィルタに通
して高サンプリングレート化後ディジタルのデルタシグ
マ変調器を通すことにより高精度のＤ／Ａ変換器を構成
する。
【０００３】従来のこの種のデルタシグマ変換器は、例
えば、特開平２−１３８６０９号公報（文献２）記載の
アナログ演算回路や特開平３−１２５５１７号公報（文
献３）記載のＡ／Ｄ変換器の各々の主要構成要素として
用いられている。
えば、特開平２−１３８６０９号公報（文献２）記載の
アナログ演算回路や特開平３−１２５５１７号公報（文
献３）記載のＡ／Ｄ変換器の各々の主要構成要素として
用いられている。
【０００４】文献１，２記載の従来のデルタシグマ変調
器をブロックで示す図４を参照すると、この従来のデル
タシグマ変調器は、出力信号Ｙを遅延させ遅延信号Ｄを
出力する遅延器４と、遅延信号Ｄを１ビットのアナログ
信号Ａに変換する１ビットのＤ／Ａ変換器（ＤＡＣ）５
と、アナログ信号Ａと入力信号Ｘとを減算し差信号Ｂを
生成する加算器１と、差信号Ｂを積分して積分信号Ｃを
生成するアナログの積分器２と、積分信号Ｃを量子化し
て出力信号Ｙを生成する比較器である量子化器３とを備
える。
器をブロックで示す図４を参照すると、この従来のデル
タシグマ変調器は、出力信号Ｙを遅延させ遅延信号Ｄを
出力する遅延器４と、遅延信号Ｄを１ビットのアナログ
信号Ａに変換する１ビットのＤ／Ａ変換器（ＤＡＣ）５
と、アナログ信号Ａと入力信号Ｘとを減算し差信号Ｂを
生成する加算器１と、差信号Ｂを積分して積分信号Ｃを
生成するアナログの積分器２と、積分信号Ｃを量子化し
て出力信号Ｙを生成する比較器である量子化器３とを備
える。
【０００５】次に、図４を参照して、従来のデルタシグ
マ変調器の動作について説明すると、まず、加算器１は
入力信号Ｘと１ビットＤＡＣの出力のアナログ信号Ａと
の差信号Ｂを生成し、積分器２はこの差信号Ｂを積分し
て積分信号Ｃを生成し量子化器３に供給する。量子化器
３は、この積分信号Ｃを量子化するが、ここに量子化雑
音Ｑが加わるので出力信号Ｙは次式で表される。 Ｙ＝（Ｘ−ＹＺ-1）／（１−Ｚ-1）＋Ｑ……………………………………（１） これを変形して Ｙ＝Ｘ＋Ｑ（１−Ｚ-1）………………………………………………………（２） ただし、Ｚは遅延演算子とする。さらに、わかりやすく
するためにこの式を周波数領域で表現すると次式が得ら
れる。
マ変調器の動作について説明すると、まず、加算器１は
入力信号Ｘと１ビットＤＡＣの出力のアナログ信号Ａと
の差信号Ｂを生成し、積分器２はこの差信号Ｂを積分し
て積分信号Ｃを生成し量子化器３に供給する。量子化器
３は、この積分信号Ｃを量子化するが、ここに量子化雑
音Ｑが加わるので出力信号Ｙは次式で表される。 Ｙ＝（Ｘ−ＹＺ-1）／（１−Ｚ-1）＋Ｑ……………………………………（１） これを変形して Ｙ＝Ｘ＋Ｑ（１−Ｚ-1）………………………………………………………（２） ただし、Ｚは遅延演算子とする。さらに、わかりやすく
するためにこの式を周波数領域で表現すると次式が得ら
れる。
【０００６】
【０００７】よって、 ｜Ｙ｜＝｜Ｘ｜＋｜Ｑ｜｜ｓｉｎ（πｆ／ｆｓ）｜………………………（４） ただし、ｆｓはサンプリング周波数とする。
【０００８】この結果から本構成による従来のデルタシ
グマ変調器が量子化雑音Ｑにたいして低周波を阻止する
特性となること、すなわち、変調動作を行っていること
がわかる。
グマ変調器が量子化雑音Ｑにたいして低周波を阻止する
特性となること、すなわち、変調動作を行っていること
がわかる。
【０００９】
【発明が解決しようとする課題】上述した従来のデルタ
シグマ変調器は、積分器としてアナログ積分器を必要と
するため、アナログ回路である演算増幅器等の高ゲイン
の増幅器と積分用のキャパシタとを必須構成要素として
用いるが、アナログ回路はプロセス変動に弱く、また、
上記キャパシタの電荷の漏れ等が積分誤差の要因となる
という欠点があった。
シグマ変調器は、積分器としてアナログ積分器を必要と
するため、アナログ回路である演算増幅器等の高ゲイン
の増幅器と積分用のキャパシタとを必須構成要素として
用いるが、アナログ回路はプロセス変動に弱く、また、
上記キャパシタの電荷の漏れ等が積分誤差の要因となる
という欠点があった。
【００１０】
【課題を解決するための手段】本発明のデルタシグマ変
調器は、ディジタル出力信号を積分しｎ（整数）ビット
の積分信号を出力するディジタル積分回路と、前記積分
信号をアナログ信号に変換するｎビットのＤ／Ａ変換回
路と、前記アナログ信号と入力信号との減算を行い差信
号を生成する加算回路と、クロックの供給に応答して前
記差信号を１クロック分遅延し遅延差信号を生成する遅
延回路と、前記遅延差信号を１ビットで量子化して前記
ディジタル出力信号を出力する量子化回路とを備えて構
成されている。
調器は、ディジタル出力信号を積分しｎ（整数）ビット
の積分信号を出力するディジタル積分回路と、前記積分
信号をアナログ信号に変換するｎビットのＤ／Ａ変換回
路と、前記アナログ信号と入力信号との減算を行い差信
号を生成する加算回路と、クロックの供給に応答して前
記差信号を１クロック分遅延し遅延差信号を生成する遅
延回路と、前記遅延差信号を１ビットで量子化して前記
ディジタル出力信号を出力する量子化回路とを備えて構
成されている。
【００１１】
【実施例】次に、本発明の実施例を図４と共通の構成要
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施例のデルタ
シグマ変調器は、従来と共通の加算器１と量子化器３と
に加えて、ディジタルの出力信号Ｙを積分してｎビット
の積分信号ＣＤを生成するディジタルの積分器７と、積
分信号ＣＤをＤＡ変換しアナログ信号ＡＡを生成するｎ
ビットのＤＡＣ８と、クロックＣＫがＨレベルのとき差
信号Ｂを量子化器３に転送する遅延器６とを備える。
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施例のデルタ
シグマ変調器は、従来と共通の加算器１と量子化器３と
に加えて、ディジタルの出力信号Ｙを積分してｎビット
の積分信号ＣＤを生成するディジタルの積分器７と、積
分信号ＣＤをＤＡ変換しアナログ信号ＡＡを生成するｎ
ビットのＤＡＣ８と、クロックＣＫがＨレベルのとき差
信号Ｂを量子化器３に転送する遅延器６とを備える。
【００１２】次に、図１および各部のタイムチャートを
示す図２を参照して本実施例の動作について説明する
と、まず、遅延器６はクロックＣＫがＨレベルのときに
前段の加算器１の差信号Ｂを量子化器３に転送する。図
２ではこのときの量子化器３のの出力信号Ｙが’＋１’
となり、積分器７に累積され、このとき積分信号ＣＤは
１１となる。次のＤＡ変換器８はこの積分信号ＣＤに応
じたアナログ信号ＡＡを出力し、加算器１は再び入力信
号Ｘとの差をとり差信号Ｂを出力する。このようにして
次々に出力信号Ｙを出力する。
示す図２を参照して本実施例の動作について説明する
と、まず、遅延器６はクロックＣＫがＨレベルのときに
前段の加算器１の差信号Ｂを量子化器３に転送する。図
２ではこのときの量子化器３のの出力信号Ｙが’＋１’
となり、積分器７に累積され、このとき積分信号ＣＤは
１１となる。次のＤＡ変換器８はこの積分信号ＣＤに応
じたアナログ信号ＡＡを出力し、加算器１は再び入力信
号Ｘとの差をとり差信号Ｂを出力する。このようにして
次々に出力信号Ｙを出力する。
【００１３】ここで説明の便宜上ＤＡＣ８のビット数ｎ
を５として、具体的な動作について説明する。
を５として、具体的な動作について説明する。
【００１４】まず、入力信号Ｘが’０．３’で積分結果
が’１０’であるとすると、ＤＡＣ８の出力信号ＡＡ
は’１０／３２’となる。加算器１で算出した入力信号
Ｘとアナログ信号ＡＡとの差信号ＢをΔ（ｎ）とすると
次式のようになる。 Δ（ｎ）＝０．３−１０／３２＝−０．０１２５＜０……………………（５） この差信号Ｂが遅延器２を経由して遅延信号ＤＢとして
量子化器３に入力され、量子化器３は出力信号Ｙ（ｎ）
として’−１’を出力する。続いて、この出力信号Ｙ
（ｎ）の供給を受けて積分器７は内部をデクリメントし
積分信号ＣＤ’９’を出力する。入力信号Ｘは先ほどと
変わらないので加算器１の出力する差信号Ｂの値Δ（ｎ
＋１）は次式のようになる。 Δ（ｎ＋１）＝０．３−９／３２＝０．０１８７５＞０…………………（６） この場合の量子化器３の出力信号Ｙ（ｎ＋１）として’
＋１’を出力する。以上を繰り返し実行することによ
り、出力信号Ｙを出力する。
が’１０’であるとすると、ＤＡＣ８の出力信号ＡＡ
は’１０／３２’となる。加算器１で算出した入力信号
Ｘとアナログ信号ＡＡとの差信号ＢをΔ（ｎ）とすると
次式のようになる。 Δ（ｎ）＝０．３−１０／３２＝−０．０１２５＜０……………………（５） この差信号Ｂが遅延器２を経由して遅延信号ＤＢとして
量子化器３に入力され、量子化器３は出力信号Ｙ（ｎ）
として’−１’を出力する。続いて、この出力信号Ｙ
（ｎ）の供給を受けて積分器７は内部をデクリメントし
積分信号ＣＤ’９’を出力する。入力信号Ｘは先ほどと
変わらないので加算器１の出力する差信号Ｂの値Δ（ｎ
＋１）は次式のようになる。 Δ（ｎ＋１）＝０．３−９／３２＝０．０１８７５＞０…………………（６） この場合の量子化器３の出力信号Ｙ（ｎ＋１）として’
＋１’を出力する。以上を繰り返し実行することによ
り、出力信号Ｙを出力する。
【００１５】次に、入力信号Ｘを変化させていった場合
のシミュレーション結果を示す図３を参照してこの変調
器の動作を説明すると、まず、遅延器６と量子化器３と
で入力信号Ｘとディジタル積分信号ＣＤのＤ／Ａ変換後
のアナログ信号ＡＡとの差が遅延器６と量子化器３とで
遅延比較されるため、ここに量子化雑音Ｑが加わり、し
たがって出力信号Ｙは次式で表される。 Ｙ＝｛Ｘ−Ｙ／（１−Ｚ-1）｝Ｚ-1＋Ｑ……………………………………（７） これを変形して Ｙ＝（ＸＺ-1＋Ｑ）（１−Ｚ-1）……………………………………………（８） ただし、Ｚは遅延演算子とする。さらに、わかりやすく
するためにこの式を周波数領域で表現すると次式が得ら
れる。
のシミュレーション結果を示す図３を参照してこの変調
器の動作を説明すると、まず、遅延器６と量子化器３と
で入力信号Ｘとディジタル積分信号ＣＤのＤ／Ａ変換後
のアナログ信号ＡＡとの差が遅延器６と量子化器３とで
遅延比較されるため、ここに量子化雑音Ｑが加わり、し
たがって出力信号Ｙは次式で表される。 Ｙ＝｛Ｘ−Ｙ／（１−Ｚ-1）｝Ｚ-1＋Ｑ……………………………………（７） これを変形して Ｙ＝（ＸＺ-1＋Ｑ）（１−Ｚ-1）……………………………………………（８） ただし、Ｚは遅延演算子とする。さらに、わかりやすく
するためにこの式を周波数領域で表現すると次式が得ら
れる。
【００１６】
【００１７】よって、 ｜Ｙ｜＝（｜Ｘ｜＋｜Ｑ｜）｜ｓｉｎ（πｆ／ｆｓ）｜………………（１０） この結果から本実施例のデルタシグマ変調器が量子化雑
音Ｑにたいして低周波を阻止する特性となること、すな
わち、従来と同様の変調動作を行っていることがわか
る。
音Ｑにたいして低周波を阻止する特性となること、すな
わち、従来と同様の変調動作を行っていることがわか
る。
【００１８】このように、本実施例のデルタシグマ変調
器は、プロセス変動に弱くばらつきの多い高ゲインの演
算増幅器等のアナログ回路や誤差発生要因であった積分
用キャパシタを除去でき、集積回路化が容易になる。
器は、プロセス変動に弱くばらつきの多い高ゲインの演
算増幅器等のアナログ回路や誤差発生要因であった積分
用キャパシタを除去でき、集積回路化が容易になる。
【００１９】
【発明の効果】以上説明したように、本発明のデルタシ
グマ変調器は、ディジタル出力信号を積分しｎビットの
積分信号を出力するディジタル積分回路と、ｎビットの
Ｄ／Ａ変換回路とを備えることにより、積分誤差発生要
因となるキャパシタやプロセス変動に弱い増幅器等のア
ナログ回路等を除去できるので、集積回路化が容易にな
るという効果がある。
グマ変調器は、ディジタル出力信号を積分しｎビットの
積分信号を出力するディジタル積分回路と、ｎビットの
Ｄ／Ａ変換回路とを備えることにより、積分誤差発生要
因となるキャパシタやプロセス変動に弱い増幅器等のア
ナログ回路等を除去できるので、集積回路化が容易にな
るという効果がある。
【図１】本発明のデルタシグマ変調器の一実施例を示す
ブロック図である。
ブロック図である。
【図２】本実施例のデルタシグマ変調器における動作の
一例を示すタイムチャートである。
一例を示すタイムチャートである。
【図３】本実施例のデルタシグマ変調器における各部信
号波形のシミュレーション結果の一例を示す波形図であ
る。
号波形のシミュレーション結果の一例を示す波形図であ
る。
【図４】従来のデルタシグマ変調器の一例を示すブロッ
ク図である。
ク図である。
１ 加算器 ２，７ 積分器 ３ 量子化器 ４，６ 遅延器 ５，８ ＤＡＣ
Claims (2)
- 【請求項１】 ディジタル出力信号を積分しｎ（整数）
ビットの積分信号を出力するディジタル積分回路と、 前記積分信号をアナログ信号に変換するｎビットのＤ／
Ａ変換回路と、 前記アナログ信号と入力信号との減算を行い差信号を生
成する加算回路と、 クロックの供給に応答して前記差信号を１クロック分遅
延し遅延差信号を生成する遅延回路と、 前記遅延差信号を１ビットで量子化して前記ディジタル
出力信号を出力する量子化回路とを備えることを特徴と
するデルタシグマ変調器。 - 【請求項２】 前記量子化回路が前記遅延差信号の正負
の判定を行い前記ディジタル出力信号を生成する比較回
路を備えることを特徴とする請求項１記載のデルタシグ
マ変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15315395A JPH098664A (ja) | 1995-06-20 | 1995-06-20 | デルタシグマ変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15315395A JPH098664A (ja) | 1995-06-20 | 1995-06-20 | デルタシグマ変調器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098664A true JPH098664A (ja) | 1997-01-10 |
Family
ID=15556191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15315395A Pending JPH098664A (ja) | 1995-06-20 | 1995-06-20 | デルタシグマ変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098664A (ja) |
-
1995
- 1995-06-20 JP JP15315395A patent/JPH098664A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971202 |