JPH0989980A - 半導体集積回路およびその評価方法 - Google Patents

半導体集積回路およびその評価方法

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JPH0989980A
JPH0989980A JP7251574A JP25157495A JPH0989980A JP H0989980 A JPH0989980 A JP H0989980A JP 7251574 A JP7251574 A JP 7251574A JP 25157495 A JP25157495 A JP 25157495A JP H0989980 A JPH0989980 A JP H0989980A
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logic gate
critical path
circuit
semiconductor integrated
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JP7251574A
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Suketaka Yamada
資隆 山田
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NEC Corp
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    • G01R31/317—Testing of digital circuits
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    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Abstract

(57)【要約】 【課題】チップサイズを大きくすることなく、容易にし
て安価な交流試験を行うことのできる半導体集積回路お
よびその評価方法を提供する。 【構成】本発明の半導体集積回路は、機能回路として、
複数のフリップフロップにより形成されるＦ／Ｆ（フリ
ップフロップ）群１および２と、Ｆ／Ｆ群１とＦ／Ｆ群
２との間に配置され、各種論理ゲートを含む複数のパス
により形成される組合わせ回路３と、２入力論理ゲート
５と、出力バッファ６と、入力バッファ７とを備えて構
成される。なお組合わせ回路３には、Ｆ／Ｆ群１の出力
側よりＦ／Ｆ群２の入力側に至る、複数のパスが存在し
ているが、最も遅延時間の大きいクリティカルパス２０
のみが示されており、当該クリティカルパス２０に含ま
れる複数の論理ゲートについては、初段の論理ゲート４
のみが記載され、それ以降に縦続接続される各種論理ゲ
ートについては全て記載が省略されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路およ
びその評価方法に関する。
【従来の技術】一般に、従来の導体集積回路において
は、その評価方法として、当該半導体集積回路のクリテ
ィカルパスの遅延時間を測定する評価試験においては、
主として直流試験と交流試験が用いられている。近年、
半導体集積回路の高性能化、高集積化および大規模化に
伴い半導体集積回路は高価な存在となっており、半導体
集積回路単体の検査における交流試験の選別が特に必要
となってきている。一方、半導体集積回路単体で、装置
と同様な交流試験を行うためには多大の設備と工数が必
要となり、このために、上記の半導体集積回路単体の検
査における交流試験の選別とのトレードオフが一つの課
題となっている。
【０００２】従来行われている１例（従来例１）とし
て、一般的な半導体集積回路、特に論理ＬＳＩにおいて
は、所望の機能のネットリストを入力として自動配置配
線を行い、その遅延解析結果に問題がない場合にはウェ
ハ工程に入り、その後において検査工程に進む。被測定
サンプルの前記交流試験においては、通常、機能試験用
テストパターンを作成して、ＬＳＩテスター等により、
所望の評価機能について、所望の周波数の動作試験が行
われている。
【０００３】また、他の例（従来例２）においては、半
導体集積回路内に、本来の機能回路とは別にリングオシ
レータを内蔵しておき、当該リングオシレータの周波数
を周波数カウンタにより測定することにより、本来の機
能回路の交流試験の代替としている。図１０は、その従
来例における半導体集積回路の基板配置例を示す概念図
であり、図１０に示されるように、半導体集積回路２７
に含まれる機能回路２８に対応して、リングオシレータ
２９が配置されており、当該リングオシレータ２９に対
応する信号引き出しパッド３０および３１が設けられて
いる。なお、この従来例２に対応する具体例としては、
特開平４−１６０３７７号公報に当該内容が開示されて
いる。
【０００４】その他の従来例（従来例３）としては、半
導体集積回路内の機能回路に対する交流試験の代替とし
て、当該機能回路の一部の遅延時間を測定評価する方法
が用いられている。図１１の半導体集積回路の概念図を
参照して、その方法について説明する。図１１におい
て、この評価方法においては、信号引き出しパッド３８
および３９を用いて、半導体集積回路３２に含まれる機
能回路３３の内部の被測定回路３４を経由するパス３６
における遅延時間Ｔ1 と、当該被測定回路３４を経由し
ないパス３７の遅延時間Ｔ2 とを測定し、両者の測定遅
延時間差（Ｔ1 −Ｔ2 ）を参照することにより、被測定
回路３４における遅延時間の評価が行われている。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、その評価方法において、従来例１
の場合には、一般に、半導体集積回路内の本来の機能試
験に対応するテストパタンの作成が困難であり、また、
測定器として用いられるＬＳＩテスター等の測定器材が
非常に高価なものとなるという欠点がある。
【０００６】また、従来例２の場合においては、内蔵さ
れるリングオシレータは、その形状が、本来の機能回路
に比較して非常に小さくなるために、半導体チップ内に
配置される種々のトランジスタ特性のバラツキが大きく
なると、機能回路に対する交流試験特性との相関がとり
難くなり、当該機能回路に対する交流試験の代替として
の試験機能が失われるという欠点がある。
【０００７】更に、従来例３の場合には、半導体集積回
路内の被測定回路が少ない場合においては、前記従来例
２の場合と同様に、被測定回路の測定結果と機能回路全
体の交流試験特性との相関が取り難くなるという欠点が
あり、また被測定回路が多数存在する場合には、付加さ
れるテスト回路のオーバーヘッドが大きくなるととも
に、半導体チップサイズが大きくなるという欠点があ
る。
【０００８】
【課題を解決するための手段】第１の発明の半導体集積
回路は、内蔵する機能回路のネットリストを入力として
自動配線配置を行い、当該機能回路に含まれる組合わせ
回路における遅延時間の最も大きいクリティカルパスを
抽出して、当該クリティカルパスの遅延時間を計測する
ことにより機能評価を行う半導体集積回路において、複
数のフリップフロップにより構成されて入力側に配置さ
れる第１のフリップフロップ群と、複数のフリップフロ
ップにより構成されて出力側に配置される第２のフリッ
プフロップ群と、前記の第１および第２のフリップフロ
ップ群の間を接続する回路要素として、各種論理ゲート
の縦続接続により形成される複数のパスを含む組合わせ
回路と、前記組合わせ回路内において遅延時間が最も大
きい前記クリティカルパスの出力端が一方の入力端に接
続され、他方の入力端には評価試験を指定する特定のレ
ベル信号が入力される２入力論理ゲートと、を少なくと
も備えて構成され、前記機能評価を行う際に、前記クリ
ティカルパスの初段の論理ゲートを特定の複数入力論理
ゲートに置換して代替え機能を行わせるとともに、当該
複数入力論理ゲートの１入力端に、前記２入力論理ゲー
トの出力端を接続することにより、前記評価試験を指定
する特定のレベル信号を介して、前記２入力論理ゲー
ト、前記複数入力論理ゲートおよび前記クリティカルパ
スによりリングオシレータを構成することを特徴として
いる。
【０００９】なお、前記第１の発明において、前記クリ
ティカルパスの初段の論理ゲートはインバータにより形
成し、前記２入力論理ゲートおよび前記複数入力論理ゲ
ートは、それぞれ２入力ＮＡＮＤゲートにより形成して
もよく、或はまた、前記クリティカルパスの初段の論理
ゲートをインバータにより形成して、前記２入力論理ゲ
ートは２入力ＮＡＮＤゲートにより形成し、前記複数入
力論理ゲートは２入力ＮＯＲゲートにより形成してもよ
い。
【００１０】また、第２の発明の半導体集積回路は、内
蔵する機能回路のネットリストを入力として自動配線配
置を行い、当該機能回路に含まれる組合わせ回路におけ
る遅延時間の最も大きいクリティカルパスを抽出して、
当該クリティカルパスの遅延時間を計測することにより
機能評価を行う半導体集積回路において、複数のフリッ
プフロップにより構成されて入力側に配置される第１の
フリップフロップ群と、複数のフリップフロップにより
構成されて出力側に配置される第２のフリップフロップ
群と、前記の第１および第２のフリップフロップ群の間
を接続する回路要素として、各種論理ゲートの縦続接続
により形成される複数のパスを含む組合わせ回路と、前
記組合わせ回路内において遅延時間が最も大きい前記ク
リティカルパスの出力端が入力端に接続されるインバー
タと、一方の入力端には前記インバータの出力端が接続
され、他方の入力端には評価試験を指定する特定のレベ
ル信号が入力される２入力論理ゲートと、を少なくとも
備えて構成され、前記機能評価を行う際に、前記クリテ
ィカルパスの初段の論理ゲートを特定の複数入力論理ゲ
ートに置換して代替え機能を行わせるとともに、当該複
数入力論理ゲートの１入力端に、前記２入力論理ゲート
の出力端を接続することにより、前記評価試験を指定す
る特定のレベル信号を介して、前記２入力論理ゲート、
前記複数入力論理ゲート、前記インバータおよび前記ク
リティカルパスによりリングオシレータを構成すること
を特徴としている。
【００１１】なお、前記第２の発明において、前記クリ
ティカルパスの初段の論理ゲートはインバータにより形
成し、前記２入力論理ゲートおよび前記複数入力論理ゲ
ートは、それぞれ２入力ＮＡＮＤゲートにより形成して
もよく、或はまた、前記クリティカルパスの初段の論理
ゲートをインバータにより形成して、前記２入力論理ゲ
ートは２入力ＮＡＮＤゲートにより形成し、前記複数入
力論理ゲートは２入力ＮＯＲゲートにより形成してもよ
い。
【００１２】第３の発明の半導体集積回路の評価方法
は、半導体集積回路の設計および交流試験時における機
能評価を行う手順として、所望の機能のネットリストを
入力とする第１のステップと、第１のステップによるネ
ットリストの入力を受けて、前記半導体集積回路のチッ
プ上に自動配置配線を行う第２のステップと、前記半導
体集積回路の機能回路に含まれる組合わせ回路における
複数のパスの全てについて遅延解析を行う第３のステッ
プと、前記遅延解析を介して、前記組合わせ回路の内部
の複数のパスの内で最も遅延時間が大きいクリティカル
パスを抽出する第４のステップと、前記クリティカルパ
スの初段の論理ゲートの代わりにテスト用の特定の複数
入力論理ゲートを置換して接続し、クリティカルパスを
含むリングオシレータを形成する第５のステップと、前
記リングオシレータを発振モードとして、その発振出力
の周波数を周波数カウンタにより測定して、評価用の交
流試験を行う第６のステップと、を少なくとも有するこ
とを特徴としている。
【００１３】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は、本発明の半導体集積回路の第１
の実施形態の概念構成図である。図１に示されるよう
に、本実施形態は、機能回路として、複数のフリップフ
ロップにより形成されるフリップフロップ群（以下、Ｆ
／Ｆ群と云う）１および２と、Ｆ／Ｆ群１とＦ／Ｆ群２
との間に配置される論理ゲートを含む複数のパスにより
形成される組合わせ回路３と、２入力論理ゲート５と、
出力バッファ６と、入力バッファ７とを備えて構成され
る。なお組合わせ回路３には、Ｆ／Ｆ群１の出力側より
Ｆ／Ｆ群２の入力側に至る、各種論理ゲートを含む複数
のパスが存在しているが、図１においては、その内の最
も遅延時間の大きいクリティカルパス２０のみが示され
ており、他のパスは、説明の都合上記載が省略されてい
る。また、当該クリティカルパス２０に含まれる複数の
論理ゲートについては、初段の論理ゲート４のみが記載
されており、それ以降において縦続接続される各種論理
ゲートについては全て記載が省略されている。
【００１４】本実施形態において、設計および交流試験
時における評価を行う場合には、図２に示されるよう
に、組合わせ回路３のクリティカルパスの初段の論理ゲ
ート４を取りはずして、代わりに、複数入力論理ゲート
８が配置接続される。当該複数入力論理ゲート８の一入
力端には、Ｆ／Ｆ１からの本来の信号線が接続され、ま
た、他の入力端には、図１における２入力論理ゲート５
の出力側のＡ点が接続される。即ち、クリティカルパス
２０に対して、論理ゲート４の代わりにテスト回路とし
ての複数入力論理ゲート８が付加されて、この複数入力
論理ゲート８を含むクリティカルパス２０と２入力論理
ゲート５により帰還ループ回路が形成される。この場合
に、２入力論理ゲート５と複数入力論理ゲート８を規定
する条件としては、入力バッファ７を介して、２入力論
理ゲート５に特定論理レベルで入力される評価指定信号
Ｔinに対応して、２入力論理ゲート５およびクリティカ
ルパス２０により形成される帰還ループ回路がリングオ
シレータとして形成されるとともに、２入力論理ゲート
５に、前記特定論理レベルの反転論理レベルで入力され
る評価指定信号Ｔinに対応して、Ｆ／Ｆ１より、複数入
力論理ゲート８を含むクリティカルパス２０における入
出力レベル関係が、図１に示される本来の実施形態にお
ける論理ゲート４を含むクリティカルパス２０の入出力
レベル関係と同一となることを条件としている。
【００１５】即ち、設計および交流試験時における評価
を行う場合には、上述のように、図１の組合わせ回路３
におけるクリティカルパス２０の初段の論理ゲート４に
対応して、図２に示されるように、上記の条件により、
２入力論理ゲート５および複数入力論理ゲート８を規定
して試験用の回路を構成し、前記評価指定信号Ｔinを前
記特定論理レベルとすることにより、２入力論理ゲート
５およびクリティカルパス２０により形成される帰還ル
ープ回路をリングオシレータとして形成し、外部の周波
数カウンタを用いて、２入力論理ゲート５より出力さ
れ、出力バッファ６を介して外部に発振出力される評価
出力信号Ｔout の周波数を測定することにより、当該半
導体集積回路の評価用の交流試験が行われる。云うまで
もなく、前記評価指定信号Ｔinを前記特定論理レベルの
反転論理レベルとすることにより、前記帰還ループ回路
はリングオシレータとしての機能が解除され、組合わせ
回路３は、図１に示される本来の組合わせ回路機能に復
帰される。
【００１６】図３は、図１に示される第１の実施形態に
対応する具体的な１実施形態を示すブロック図である。
図３に示されるように、本実施形態においては、図１に
おける論理ゲート４はインバータ１０により形成され、
２入力論理ゲート５は２入力のＮＡＮＤゲート９により
形成される。図３の１実施形態について設計および交流
試験時における評価を行う場合には、図４に示されるよ
うに、組合わせ回路３のクリティカルパス２０に含まれ
る初段のインバータ１０は、２入力のＮＡＮＤゲート１
１に置換えられ、当該ＮＡＮＤゲート１１の一方の入力
端には、Ｆ／Ｆ１からの本来の信号線が接続され、もう
一方の入力端には、図３における２入力のＮＡＮＤゲー
ト９の出力側のＡ点が接続されて、試験評価用の回路が
形成される。この状態において、入力バッファ７を介し
て、ＮＡＮＤ９に“Ｈ”レベルの評価指定信号Ｔinを入
力することにより、ＮＡＮＤゲート１１を含むクリティ
カルパス２０とＮＡＮＤゲート９により形成される帰還
ループ回路は、リングオシレータとして形成され、出力
バッファ６からは、当該リングオシレータの発振出力が
評価出力信号Ｔout として外部に出力される。従って、
周波数カウンタを用いて、評価出力信号Ｔout の周波数
を測定することにより、当該半導体集積回路の評価用の
交流試験を行うことができる。また、前記評価指定信号
Ｔinのレベルを“Ｌ”レベルにすることにより、前記帰
還ループ回路はリングオシレータとしての機能が解除さ
れ、組合わさせ回路３は本来の回路機能に復帰される。
なお、本実施形態においては、図４に示されるように、
クリティカルパス２０の初段においてテスト用として置
換される複数入力論理ゲート８としては、ＮＡＮＤゲー
ト１１が用いられているが、当該複数入力論理ゲート８
としては、ＮＡＮＤゲート１１の代わりにＮＯＲゲート
を用いてもよい。
【００１７】次に、本発明の第２の実施形態について説
明する。図５は、第２の実施形態の概念構成図である。
図５に示されるように、本実施形態は、機能回路とし
て、複数のフリップフロップにより形成されるフリップ
フロップ群（以下、Ｆ／Ｆ群と云う）１および２と、Ｆ
／Ｆ群１とＦ／Ｆ群２との間に配置される論理ゲートを
含む複数のパスにより形成される組合わせ回路３と、２
入力論理ゲート１３と、インバータ１４と、出力バッフ
ァ６と、入力バッファ７とを備えて構成される。なお組
合わせ回路３には、第１の実施形態の場合と同様に、Ｆ
／Ｆ群１の出力側よりＦ／Ｆ群２の入力側に至る、各種
論理ゲートを含む複数のパスが存在しているが、図５に
おいては、その内の最も遅延時間の大きいクリティカル
パス２０のみが示されており、他のパスは、説明の都合
上記載が省略されている。また、当該クリティカルパス
２０に含まれる複数の論理ゲートについては、初段の論
理ゲート１２のみが記載されており、それ以降に縦続接
続される各種論理ゲートについては全て記載が省略され
ている。図１との対比により明らかなように、本実施形
態においては、クリティカルパス２０の出力端には、新
たにインバータ１４が付加されており、当該インバータ
１４の出力側が２入力論理ゲート１３の一方の入力端に
接続されている。
【００１８】本実施形態において、設計および交流試験
時における評価を行う場合には、図６に示されるよう
に、組合わせ回路３のクリティカルパス２０の初段の論
理ゲート１２を取りはずして、代わりに、複数入力論理
ゲート１５が配置接続される。当該複数入力論理ゲート
１５の１入力端には、Ｆ／Ｆ１からの本来の信号線が接
続され、他の入力端には、図５における２入力論理ゲー
ト１３の出力側のＢ点が接続される。即ち、クリティカ
ルパス２０に対して、論理ゲート１２の代わりにテスト
回路としての複数入力論理ゲート１５が付加されて、こ
の複数入力論理ゲート１５を含むクリティカルパス２０
と２入力論理ゲート１３およびインバータ１４により帰
還ループ回路が形成される。この場合には、複数入力論
理ゲート１５と２入力論理ゲート１３を規定する条件と
しては、入力バッファ７を介して、２入力論理ゲート１
３に特定論理レベルで入力される評価指定信号Ｔinに対
応して、２入力論理ゲート１３、インバータ１４および
クリティカルパス２０により形成される帰還ループ回路
がリングオシレータとして形成されるとともに、２入力
論理ゲート１３に、前記特定論理レベルの反転論理レベ
ルで入力される評価指定信号Ｔinに対応して、Ｆ／Ｆ１
より、複数入力論理ゲート１５を含むクリティカルパス
２０における入出力レベル関係が、図５に示される本来
の実施形態における論理ゲート１２を含むクリティカル
パス２０の入出力レベル関係と同一となることを条件と
している。
【００１９】即ち、設計および交流試験時における評価
を行う場合には、上述のように、図５の組合わせ回路３
におけるクリティカルパス２０の初段の論理ゲート１２
に対応して、図６に示されるように、上記の条件によ
り、２入力論理ゲート１３および複数入力論理ゲート１
５を規定して試験用の回路を構成し、前記評価指定信号
Ｔinを前記特定論理レベルとすることにより、２入力論
理ゲート１３、インバータ１４およびクリティカルパス
２０により形成される帰還ループ回路をリングオシレー
タとして形成し、外部の周波数カウンタを用いて、２入
力論理ゲート１３より出力され、出力バッファ６を介し
て外部に発振出力される評価出力信号Ｔout の周波数を
測定することにより、当該半導体集積回路の評価用の交
流試験が行われる。云うまでもなく、前記評価指定信号
Ｔinを前記特定論理レベルの反転論理レベルとすること
により、前記帰還ループ回路はリングオシレータとして
の機能が解除され、組合わさせ回路３は、図５に示され
る本来の組合わさせ回路機能に復帰される。
【００２０】図７は、図５に示される第２の実施形態に
対応する具体的な１実施形態を示すブロック図である。
図７に示されるように、本実施形態においては、図５に
おける論理ゲート１２はインバータ１６により形成さ
れ、２入力論理ゲート１３は２入力のＮＡＮＤゲート１
７により形成されている。図７の１実施形態について設
計および交流試験時における評価を行う場合には、図８
に示されるように、組合わせ回路３のクリティカルパス
２０に含まれる初段のインバータ１６は、２入力のＮＡ
ＮＤゲート１８に置換えられ、当該ＮＡＮＤゲート１８
の一方の入力端には、Ｆ／Ｆ１からの本来の信号線が接
続され、もう一方の入力端には、図７における２入力の
ＮＡＮＤゲート１７の出力側のＢ点が接続されて、試験
評価用の回路が形成される。この状態において、入力バ
ッファ７を介して、ＮＡＮＤゲート１７に“Ｈ”レベル
の評価指定信号Ｔinを入力することにより、ＮＡＮＤゲ
ート１８を含むクリティカルパス２０とＮＡＮＤゲート
１７およびインバータ１４により形成される帰還ループ
回路はリングオシレータとして形成され、出力バッファ
６からは、当該リングオシレータの発振出力が評価出力
信号Ｔout として外部に出力される。従って、周波数カ
ウンタを用いて、評価出力信号Ｔout の周波数を測定す
ることにより、当該半導体集積回路の評価用の交流試験
を行うことができる。また、前記評価指定信号Ｔinのレ
ベルを“Ｌ”レベルにすることにより、前記帰還ループ
回路はリングオシレータとしての機能が解除され、組合
わさせ回路３は本来の回路機能に復帰される。なお、本
実施形態においては、図８に示されるように、クリティ
カルパス２０の初段においてテスト用として置換される
複数入力論理ゲートとしては、ＮＡＮＤゲート１８が用
いられているが、当該複数入力論理ゲートとしては、Ｎ
ＡＮＤゲート１８の代わりにＮＯＲゲートを用いてもよ
い。
【００２１】以上、本発明の第１および第２の実施形態
について、それぞれの具体的な実施形態を含めてその動
作を説明したが、これらの具体的な実施形態において
は、設計および評価試験時にリングオシレータを構成す
るに際して、クリティカルパスの初段のインバータをＮ
ＡＮＤゲートまはＮＯＲゲートに置換しているが、入力
側のＦ／Ｆをスキャンレジスタとして構成しておくこと
により、機能評価の交流試験時に、スキャンパスを介し
て入力を自由に“Ｈ”レベルまたは“Ｌ”レベルに設定
することができるため、これらのＮＡＮＤゲートおよび
ＮＯＲゲートは、予め何れか一方の論理ゲートに決めて
おいてもよい。
【００２２】次に、本発明の半導体集積回路の評価方法
の手順について説明する。図９は、上記の第１および第
２の実施形態における設計および交流試験時における評
価手順を示すフローチャートである。まず、所望の機能
のネットリストを入力として（ステップ２１）、自動配
置配線行い（ステップ２２）、入力側のＦ／Ｆ群と出力
側のＦ／Ｆ群との間に配置される組合わせ回路を形成す
る各種論理ゲートを含む複数のパスの全てについて遅延
解析を行う（ステップ２３）。次いで、通常は、自動プ
ログラムにより、前記組合わせ回路の内部の複数のパス
内で最も遅延時間が大きいクリティカルパスを抽出し
（ステップ２４）、当該クリティカルパスの初段の論理
ゲートの代わりに、テスト用の特定の複数入力論理ゲー
トを置換して接続し、クリティカルパスを含むリングオ
シレータを形成する（スツップ２５）。そして、当該リ
ングオシレータを発振モードとして、その発振出力の周
波数を周波数カウンタにより測定して、評価用の交流試
験を行う（ステップ２６）。
【００２３】
【発明の効果】以上説明したように、本発明は、任意の
機能回路のネットリストを入力とし、自動配置配線後に
おいて、当該配線情報による遅延解析を介してクリティ
カルパスを抽出し、当該クリティカルパスの初段に所定
のテスト用の複数入力論理ゲートを置換接続して、クリ
ティカルパスを含むリングオシレータを構成し、このリ
ングオシレータの発振出力の周波数を測定して、その遅
延時間を評価することにより、極めて容易にして安価な
交流試験を行うことができるという効果がある。
【００２４】また、試験回路としてのオーバーヘッドも
少なくなり、交流試験もクリティカルパスを対象として
いるために、実周波数により機能回路を稼働させるのと
同等の評価状態が得られるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の回路構成を示すブロ
ック図である。
【図２】第１の実施形態における評価試験用の回路構成
を示すブロック図である。
【図３】第１の実施形態の１具体例の回路構成を示すブ
ロック図である。
【図４】第１の実施形態の１具体例における評価試験用
の回路構成を示すブロック図である。
【図５】本発明の第２の実施形態の回路構成を示すブロ
ック図である。
【図６】第２の実施形態における評価試験用の回路構成
を示すブロック図である。
【図７】第２の実施形態の１具体例の回路構成を示すブ
ロック図である。
【図８】第２の実施形態の１具体例における評価試験用
の回路構成を示すブロック図である。
【図９】本発明の評価方法の手順のフローチャートを示
す図である。
【図１０】従来の１実施形態における半導体集積回路を
示す図である。
【図１１】従来の他の実施形態における半導体集積回路
を示す図である。
【符号の説明】
１、２ Ｆ／Ｆ群 ３ 組合わせ回路 ４、１２ 論理ゲート ５、１３ ２入力論理ゲート ６ 出力バッファ ７ 入力バッファ ８、１５ 複数入力論理ゲート ９、１１、１７、１８ ＮＡＮＤゲート １０、１４、１６ インバータ ２０ クリティカルパス ２１〜２６ ステップ ２７、３２ 半導体集積回路 ２８、３３ 機能回路 ２９ リングオシレータ ３０、３１、３８、３９ パッド ３４ 被測定回路 ３５ 選択回路 ３６、３７ パス

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 内蔵する機能回路のネットリストを入力
    として自動配線配置を行い、当該機能回路に含まれる組
    合わせ回路における遅延時間の最も大きいクリティカル
    パスを抽出して、当該クリティカルパスの遅延時間を計
    測することにより機能評価を行う半導体集積回路におい
    て、 複数のフリップフロップにより構成されて入力側に配置
    される第１のフリップフロップ群と、 複数のフリップフロップにより構成されて出力側に配置
    される第２のフリップフロップ群と、 前記の第１および第２のフリップフロップ群の間を接続
    する回路要素として、各種論理ゲートの縦続接続により
    形成される複数のパスを含む組合わせ回路と、 前記組合わせ回路内において遅延時間が最も大きい前記
    クリティカルパスの出力端が一方の入力端に接続され、
    他方の入力端には評価試験を指定する特定のレベル信号
    が入力される２入力論理ゲートと、 を少なくとも備えて構成され、前記機能評価を行う際
    に、前記クリティカルパスの初段の論理ゲートを特定の
    複数入力論理ゲートに置換して代替え機能を行わせると
    ともに、当該複数入力論理ゲートの１入力端に、前記２
    入力論理ゲートの出力端を接続することにより、前記評
    価試験を指定する特定のレベル信号を介して、前記２入
    力論理ゲート、前記複数入力論理ゲートおよび前記クリ
    ティカルパスによりリングオシレータを構成することを
    特徴とする半導体集積回路。
  2. 【請求項２】 前記クリティカルパスの初段の論理ゲー
    トがインバータにより形成され、前記２入力論理ゲート
    および前記複数入力論理ゲートが、それぞれ２入力ＮＡ
    ＮＤゲートにより形成される請求項１記載の半導体集積
    回路。
  3. 【請求項３】 前記クリティカルパスの初段の論理ゲー
    トがインバータにより形成され、前記２入力論理ゲート
    が２入力ＮＡＮＤゲートにより形成されて、前記複数入
    力論理ゲートが２入力ＮＯＲゲートにより形成される請
    求項１記載の半導体集積回路。
  4. 【請求項４】 内蔵する機能回路のネットリストを入力
    として自動配線配置を行い、当該機能回路に含まれる組
    合わせ回路における遅延時間の最も大きいクリティカル
    パスを抽出して、当該クリティカルパスの遅延時間を計
    測することにより機能評価を行う半導体集積回路におい
    て、 複数のフリップフロップにより構成されて入力側に配置
    される第１のフリップフロップ群と、 複数のフリップフロップにより構成されて出力側に配置
    される第２のフリップフロップ群と、 前記の第１および第２のフリップフロップ群の間を接続
    する回路要素として、各種論理ゲートの縦続接続により
    形成される複数のパスを含む組合わせ回路と、 前記組合わせ回路内において遅延時間が最も大きい前記
    クリティカルパスの出力端が入力端に接続されるインバ
    ータと、 一方の入力端には前記インバータの出力端が接続され、
    他方の入力端には評価試験を指定する特定のレベル信号
    が入力される２入力論理ゲートと、 を少なくとも備えて構成され、前記機能評価を行う際
    に、前記クリティカルパスの初段の論理ゲートを特定の
    複数入力論理ゲートに置換して代替え機能を行わせると
    ともに、当該複数入力論理ゲートの１入力端に、前記２
    入力論理ゲートの出力端を接続することにより、前記評
    価試験を指定する特定のレベル信号を介して、前記２入
    力論理ゲート、前記複数入力論理ゲート、前記インバー
    タおよび前記クリティカルパスによりリングオシレータ
    を構成することを特徴とする半導体集積回路。
  5. 【請求項５】 前記クリティカルパスの初段の論理ゲー
    トがインバータにより形成され、前記２入力論理ゲート
    および前記複数入力論理ゲートが、それぞれ２入力ＮＡ
    ＮＤゲートにより形成される請求項４記載の半導体集積
    回路。
  6. 【請求項６】 前記クリティカルパスの初段の論理ゲー
    トがインバータにより形成され、前記２入力論理ゲート
    が２入力ＮＡＮＤゲートにより形成されて、前記複数入
    力論理ゲートが２入力ＮＯＲゲートにより形成される請
    求項４記載の半導体集積回路。
  7. 【請求項７】 半導体集積回路の設計および交流試験時
    における機能評価を行う手順として、所望の機能のネッ
    トリストを入力とする第１のステップと、 第１のステップによるネットリストの入力を受けて、前
    記半導体集積回路のチップ上に自動配置配線を行う第２
    のステップと、 前記半導体集積回路の機能回路に含まれる組合わせ回路
    における複数のパスの全てについて遅延解析を行う第３
    のステップと、 前記遅延解析を介して、前記組合わせ回路の内部の複数
    のパスの内で最も遅延時間が大きいクリティカルパスを
    抽出する第４のステップと、 前記クリティカルパスの初段の論理ゲートの代わりにテ
    スト用の特定の複数入力論理ゲートを置換して接続し、
    クリティカルパスを含むリングオシレータを形成する第
    ５のステップと、 前記リングオシレータを発振モードとして、その発振出
    力の周波数を周波数カウンタにより測定して、評価用の
    交流試験を行う第６のステップと、 を少なくとも有することを特徴とする半導体集積回路の
    評価方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6515549B2 (en) 2000-03-01 2003-02-04 Nec Corporation Semiconductor device having critical path connected by feedback ring oscillator

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6327686B1 (en) * 1999-04-22 2001-12-04 Compaq Computer Corporation Method for analyzing manufacturing test pattern coverage of critical delay circuit paths
US6933739B1 (en) 2003-05-23 2005-08-23 Marvell Semiconductor Israel Ltd. Ring oscillator system
US7305599B1 (en) * 2005-06-22 2007-12-04 Xilinx, Inc. Testing propagation delay of a shift register using a ring oscillator
US8762087B2 (en) * 2006-11-17 2014-06-24 Texas Instruments Incorporated Accurate integrated circuit performance prediction using on-board sensors
US8095902B2 (en) * 2008-08-18 2012-01-10 International Business Machines Corporation Design structure for couple noise characterization using a single oscillator
US9501604B1 (en) * 2014-09-23 2016-11-22 Xilinx, Inc. Testing critical paths of a circuit design
CN114217193B (zh) * 2020-09-04 2025-01-21 中国科学院微电子研究所 与非门树结构
DE102021123889B3 (de) 2021-09-15 2023-02-16 Infineon Technologies Ag Integrierte schaltung, testanordnung und verfahren zum testen einer integrierten schaltung
DE102021128331B3 (de) 2021-10-29 2023-03-23 Infineon Technologies Ag Integrierte schaltung, testanordnung und verfahren zum testen einer integrierten schaltung

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60123775A (ja) * 1983-12-08 1985-07-02 Nec Corp Ｌｓｉ回路
JPH03262986A (ja) * 1990-03-13 1991-11-22 New Japan Radio Co Ltd 論理ゲート回路及びその評価方法
JPH06215061A (ja) * 1993-01-14 1994-08-05 Hitachi Ltd 半導体集積回路解析システム

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3961284A (en) * 1975-08-01 1976-06-01 Burroughs Corporation Oscillator control circuit
JPH081457B2 (ja) * 1989-09-29 1996-01-10 株式会社東芝 ディジタル集積回路におけるテスト容易化回路
JPH04160377A (ja) * 1990-10-23 1992-06-03 Nec Corp 半導体集積回路
US5412580A (en) * 1991-07-03 1995-05-02 Hughes Aircraft Company Pseudo-random vector generated testable counter
US5533032A (en) * 1991-10-28 1996-07-02 Sequoia Semiconductor, Inc. Built-in self-test global clock drive architecture
TW253942B (ja) * 1994-01-31 1995-08-11 At & T Corp
US5606567A (en) * 1994-10-21 1997-02-25 Lucent Technologies Inc. Delay testing of high-performance digital components by a slow-speed tester
US5760598A (en) * 1996-02-12 1998-06-02 International Business Machines Corporation Method and apparatus for testing quiescent current in integrated circuits

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60123775A (ja) * 1983-12-08 1985-07-02 Nec Corp Ｌｓｉ回路
JPH03262986A (ja) * 1990-03-13 1991-11-22 New Japan Radio Co Ltd 論理ゲート回路及びその評価方法
JPH06215061A (ja) * 1993-01-14 1994-08-05 Hitachi Ltd 半導体集積回路解析システム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6515549B2 (en) 2000-03-01 2003-02-04 Nec Corporation Semiconductor device having critical path connected by feedback ring oscillator

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