JPH0990921A - 画像合成装置及び受信装置 - Google Patents
画像合成装置及び受信装置Info
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- JPH0990921A JPH0990921A JP7264628A JP26462895A JPH0990921A JP H0990921 A JPH0990921 A JP H0990921A JP 7264628 A JP7264628 A JP 7264628A JP 26462895 A JP26462895 A JP 26462895A JP H0990921 A JPH0990921 A JP H0990921A
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- digital
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/222—Studio circuitry; Studio devices; Studio equipment
- H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
- H04N5/265—Mixing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/46—Receiver circuitry for the reception of television signals according to analogue transmission standards for receiving on more than one standard at will
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Studio Circuits (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】
【課題】 デジタル画像信号とアナログ画像信号の画像
合成を容易に実現する。 【解決手段】 デジタルグラフィックス信号（ＧＤ0-7
）とデジタル画像信号（ＭＤ0-7 ）を合成することが
できるセレクタ（８）と、２系統のアナログ映像信号を
合成することができるミキシング回路（１０）と、デジ
タル映像信号をアナログ映像信号に変換する演算回路
（１１）及び画像を合成するための制御信号（Ｓ1 ）を
演算回路（１１）で生じる演算遅延時間に相当するよう
に遅延させる遅延回路（１２）が設けられたデジタルビ
デオエンコーダ（９）とにより構成する。
合成を容易に実現する。 【解決手段】 デジタルグラフィックス信号（ＧＤ0-7
）とデジタル画像信号（ＭＤ0-7 ）を合成することが
できるセレクタ（８）と、２系統のアナログ映像信号を
合成することができるミキシング回路（１０）と、デジ
タル映像信号をアナログ映像信号に変換する演算回路
（１１）及び画像を合成するための制御信号（Ｓ1 ）を
演算回路（１１）で生じる演算遅延時間に相当するよう
に遅延させる遅延回路（１２）が設けられたデジタルビ
デオエンコーダ（９）とにより構成する。
Description
【０００１】
【発明の属する技術分野】本発明は画像合成装置及び受
信装置に関わり、特に画像信号を選択して合成する際の
合成位置を制御するのに好適なものである。
信装置に関わり、特に画像信号を選択して合成する際の
合成位置を制御するのに好適なものである。
【０００２】
【従来の技術】近年、デジタル信号技術の発達により例
えばモニタ装置上に置く据置型の受信装置（例えばセッ
トトップボックス）においては、デジタル画像信号とユ
ーザインターフェースを実現するための例えばキャラク
タ信号等のグラフィックス信号をデジタル画像信号に合
成する、或はアナログ映像信号とグラフィックス信号を
合成するといったような画像合成処理が行われている。
えばモニタ装置上に置く据置型の受信装置（例えばセッ
トトップボックス）においては、デジタル画像信号とユ
ーザインターフェースを実現するための例えばキャラク
タ信号等のグラフィックス信号をデジタル画像信号に合
成する、或はアナログ映像信号とグラフィックス信号を
合成するといったような画像合成処理が行われている。
【０００３】図５は上記したような画像合成処理を行う
従来の画像合成装置のブロック図の一例を示したもので
ある。この図において、グラフィックス信号発生装置５
１は、例えばユーザーが操作部５２を操作することによ
ってメニュー画面等のデジタルグラフィックス信号ＧＤ
0-7 を出力するようにされていると共に、このグラフィ
ックス信号ＧＤ0-7 を後述するデジタル画像信号、又は
アナログ映像信号に合成するための制御信号Ｓ1 を出力
するようになされている。
従来の画像合成装置のブロック図の一例を示したもので
ある。この図において、グラフィックス信号発生装置５
１は、例えばユーザーが操作部５２を操作することによ
ってメニュー画面等のデジタルグラフィックス信号ＧＤ
0-7 を出力するようにされていると共に、このグラフィ
ックス信号ＧＤ0-7 を後述するデジタル画像信号、又は
アナログ映像信号に合成するための制御信号Ｓ1 を出力
するようになされている。
【０００４】画像伸長装置５３は例えばケーブルテレビ
ジョン放送等から圧縮されて伝送されてくる８ビットの
デジタル画像信号を伸長し、デジタル画像信号ＭＤ0-7
を出力する。セレクタ５４は制御信号Ｓ1 に基づいてグ
ラフィックス信号ＧＤ0-7 の画像データ、又はデジタル
画像信号ＭＤ0-7 の画像データを所定のタイミングで選
択し、デジタル画像信号Ｄ0-7 を合成して出力するよう
になされている。
ジョン放送等から圧縮されて伝送されてくる８ビットの
デジタル画像信号を伸長し、デジタル画像信号ＭＤ0-7
を出力する。セレクタ５４は制御信号Ｓ1 に基づいてグ
ラフィックス信号ＧＤ0-7 の画像データ、又はデジタル
画像信号ＭＤ0-7 の画像データを所定のタイミングで選
択し、デジタル画像信号Ｄ0-7 を合成して出力するよう
になされている。
【０００５】デジタルビデオエンコーダ５５は例えば１
チップのＩＣ等で構成されていると共に、内部に演算回
路５６が設けられており、セレクタ５４から供給される
デジタル画像信号Ｄ0-7 を演算処理して、アナログ映像
信号Ａに変換して出力するようにされている。
チップのＩＣ等で構成されていると共に、内部に演算回
路５６が設けられており、セレクタ５４から供給される
デジタル画像信号Ｄ0-7 を演算処理して、アナログ映像
信号Ａに変換して出力するようにされている。
【０００６】ミキシング回路５７は図示されていないが
テレビジョンチューナを介して外部からアナログ映像信
号Ｂ、及びデジタルビデオエンコーダ５５からアナログ
映像信号Ａが入力されており、いずれかの映像信号を選
択して出力ができると共に、グラフィックス信号発生装
置５１から供給される制御信号Ｓ1 に基づいてアナログ
映像信号Ａとアナログ映像信号Ｂの画像データを合成し
てを出力することもできるようになされている。なお、
アナログ映像信号Ｂの垂直／水平同期信号（VSYNC ／HS
YNC ）は、グラフィックス信号発生装置５１、画像伸長
装置５３及びデジタルビデオエンコーダ５５に供給され
ているものとする。
テレビジョンチューナを介して外部からアナログ映像信
号Ｂ、及びデジタルビデオエンコーダ５５からアナログ
映像信号Ａが入力されており、いずれかの映像信号を選
択して出力ができると共に、グラフィックス信号発生装
置５１から供給される制御信号Ｓ1 に基づいてアナログ
映像信号Ａとアナログ映像信号Ｂの画像データを合成し
てを出力することもできるようになされている。なお、
アナログ映像信号Ｂの垂直／水平同期信号（VSYNC ／HS
YNC ）は、グラフィックス信号発生装置５１、画像伸長
装置５３及びデジタルビデオエンコーダ５５に供給され
ているものとする。
【０００７】このように構成された従来の画像合成装置
において、アナログ映像信号Ｂとグラフィックス信号Ｇ
Ｄ0-7 を合成する場合について図６のタイミングチャー
トを参照して説明する。まず、画像伸長装置５３から出
力される画像データがＭとされるデジタル画像信号ＭＤ
0-7 及びグラフィックス信号発生装置５１から出力され
る画像データがＧとされるグラフィックス信号ＧＤ0-7
は、制御信号Ｓ1 のタイミングによってセレクタ５４で
選択され、デジタル画像信号ＭＤ0-7 の画像データＭ
と、グラフィックス信号の画像データＧが合成されたデ
ジタル画像信号Ｄ0-7 が出力されることになる。
において、アナログ映像信号Ｂとグラフィックス信号Ｇ
Ｄ0-7 を合成する場合について図６のタイミングチャー
トを参照して説明する。まず、画像伸長装置５３から出
力される画像データがＭとされるデジタル画像信号ＭＤ
0-7 及びグラフィックス信号発生装置５１から出力され
る画像データがＧとされるグラフィックス信号ＧＤ0-7
は、制御信号Ｓ1 のタイミングによってセレクタ５４で
選択され、デジタル画像信号ＭＤ0-7 の画像データＭ
と、グラフィックス信号の画像データＧが合成されたデ
ジタル画像信号Ｄ0-7 が出力されることになる。
【０００８】このデジタル画像信号Ｄ0-7 は、デジタル
ビデオエンコーダ５５の演算回路５６でアナログ映像信
号Ａに変換されてミキシング回路５７に供給され、さら
にミキシング回路５７でアナログ映像信号Ａから例えば
制御信号Ｓ1 のタイミングで画像データが抜きだされて
アナログ映像信号Ｂの画像データと合成されるようにな
されている。つまり、ミキシング回路５７ではアナログ
映像信号Ａからグラフィックス信号の画像データＧ部分
を抜きだしてアナログ映像信号Ｂの画像データＢと合成
して出力することができるようになされている。
ビデオエンコーダ５５の演算回路５６でアナログ映像信
号Ａに変換されてミキシング回路５７に供給され、さら
にミキシング回路５７でアナログ映像信号Ａから例えば
制御信号Ｓ1 のタイミングで画像データが抜きだされて
アナログ映像信号Ｂの画像データと合成されるようにな
されている。つまり、ミキシング回路５７ではアナログ
映像信号Ａからグラフィックス信号の画像データＧ部分
を抜きだしてアナログ映像信号Ｂの画像データＢと合成
して出力することができるようになされている。
【０００９】このような画像合成装置は、例えばアナロ
グ映像信号とデジタル画像信号が混在する受信装置に設
けることでユーザーとのインタフェースをデジタル信号
で実現し、さらにこのユーザーインタフェースをアナロ
グ及びデジタルの両画像ソースに対して共用化する場合
に有効なものとなる。
グ映像信号とデジタル画像信号が混在する受信装置に設
けることでユーザーとのインタフェースをデジタル信号
で実現し、さらにこのユーザーインタフェースをアナロ
グ及びデジタルの両画像ソースに対して共用化する場合
に有効なものとなる。
【００１０】
【発明が解決しようとする課題】ところで、上記したよ
うな画像合成装置において、デジタルビデオエンコーダ
５５の演算回路５６でデジタル画像信号Ｄ0-7 を演算処
理して、アナログ映像信号Ａに変換して出力する場合、
演算回路５６において演算遅延が発生するため、デジタ
ルビデオエンコーダ５５から出力されるアナログ映像信
号Ａは、デジタル画像信号Ｄ0-7 対して例えばα分だけ
遅延した信号となってしまう。
うな画像合成装置において、デジタルビデオエンコーダ
５５の演算回路５６でデジタル画像信号Ｄ0-7 を演算処
理して、アナログ映像信号Ａに変換して出力する場合、
演算回路５６において演算遅延が発生するため、デジタ
ルビデオエンコーダ５５から出力されるアナログ映像信
号Ａは、デジタル画像信号Ｄ0-7 対して例えばα分だけ
遅延した信号となってしまう。
【００１１】このため、例えば図６の信号ＯＵＴに示す
ようにミキシング回路５７において制御信号Ｓ1 のタイ
ミングでアナログ映像信号Ａから画像データＧを抜きだ
してアナログ映像信号Ｂの画像データＢと合成する場
合、アナログ映像信号Ａから抜きだされる画像データ
は、グラフィックスの画像データＧに対して演算回路５
６で生じる演算遅延αだけズレた画像データとなってし
まう。
ようにミキシング回路５７において制御信号Ｓ1 のタイ
ミングでアナログ映像信号Ａから画像データＧを抜きだ
してアナログ映像信号Ｂの画像データＢと合成する場
合、アナログ映像信号Ａから抜きだされる画像データ
は、グラフィックスの画像データＧに対して演算回路５
６で生じる演算遅延αだけズレた画像データとなってし
まう。
【００１２】このような演算回路５６で生じる演算遅延
αは通常数十クロックにもなるため、ミキシング回路５
７でアナログ映像信号Ｂの画像データＢとアナログ映像
信号Ａのグラフィックスの画像データＧを合成し、この
合成した画像データをアナログ映像信号Ｃとしてモニタ
ー装置等で映し出した場合、グラフィックス画像Ｇ部分
が正確に表示されず画質が低下するという問題が有っ
た。
αは通常数十クロックにもなるため、ミキシング回路５
７でアナログ映像信号Ｂの画像データＢとアナログ映像
信号Ａのグラフィックスの画像データＧを合成し、この
合成した画像データをアナログ映像信号Ｃとしてモニタ
ー装置等で映し出した場合、グラフィックス画像Ｇ部分
が正確に表示されず画質が低下するという問題が有っ
た。
【００１３】そこで、このような問題を解決するため図
７に示すような画像合成装置が提案されている。なお、
図５と同一部品には同一番号を付し説明は省略する。こ
の場合、グラフィクス信号発生装置５１から出力される
制御信号Ｓ1 は、セレクタ５４及び遅延回路６０に供給
され、ミキシング回路５７には遅延回路６０を介して制
御信号Ｓ2 が供給されるようになされている。
７に示すような画像合成装置が提案されている。なお、
図５と同一部品には同一番号を付し説明は省略する。こ
の場合、グラフィクス信号発生装置５１から出力される
制御信号Ｓ1 は、セレクタ５４及び遅延回路６０に供給
され、ミキシング回路５７には遅延回路６０を介して制
御信号Ｓ2 が供給されるようになされている。
【００１４】すなわち、遅延回路６０では、デジタルビ
デオエンコーダ５５の演算回路５６で発生する演算遅延
αに相当する時間分だけ制御信号Ｓ1 を遅延させ、この
遅延させた制御信号Ｓ2 を出力するようにしている。
デオエンコーダ５５の演算回路５６で発生する演算遅延
αに相当する時間分だけ制御信号Ｓ1 を遅延させ、この
遅延させた制御信号Ｓ2 を出力するようにしている。
【００１５】従って、このような制御信号Ｓ2 をミキシ
ング回路５７に供給し、この制御信号Ｓ2 のタイミング
で、アナログ映像信号Ａから画像データを抜きだすよう
にすれば、アナログ画像信号Ａからグラフィックスの画
像データＧに相当する部分が抜きだされてアナログ画像
信号Ｂと合成されることになり、アナログ画像データＢ
上に所定のグラフィックス画像Ｇを表示することができ
る。
ング回路５７に供給し、この制御信号Ｓ2 のタイミング
で、アナログ映像信号Ａから画像データを抜きだすよう
にすれば、アナログ画像信号Ａからグラフィックスの画
像データＧに相当する部分が抜きだされてアナログ画像
信号Ｂと合成されることになり、アナログ画像データＢ
上に所定のグラフィックス画像Ｇを表示することができ
る。
【００１６】しかしながら、図７に示したように画像合
成装置を構成した場合、装置内に新たに遅延回路６０を
設ける必要が有るため、コストが上昇するという欠点が
ある。また、遅延回路６０で生じさせる遅延時間は、デ
ジタルビデオエンコーダ５５の演算回路５６で発生する
演算遅延αに相当するように設定する必要があるが、集
積回路等で構成されているデジタルビデオエンコーダ５
５は一般にブラックボックスとされているため、演算回
路５６の遅延時間を正確に知ることができず、遅延回路
６０の遅延時間を設定するのが困難であった。
成装置を構成した場合、装置内に新たに遅延回路６０を
設ける必要が有るため、コストが上昇するという欠点が
ある。また、遅延回路６０で生じさせる遅延時間は、デ
ジタルビデオエンコーダ５５の演算回路５６で発生する
演算遅延αに相当するように設定する必要があるが、集
積回路等で構成されているデジタルビデオエンコーダ５
５は一般にブラックボックスとされているため、演算回
路５６の遅延時間を正確に知ることができず、遅延回路
６０の遅延時間を設定するのが困難であった。
【００１７】またさらに、画像合成装置のデジタルビデ
オエンコーダ５５を別の種類のデジタルビデオエンコー
ダに置き換えた場合、一般にデジタルビデオエンコーダ
の種類によって演算回路の遅延時間が異なるため、その
都度遅延回路６０の遅延時間を設定する必要が生じる等
の問題点もあった。
オエンコーダ５５を別の種類のデジタルビデオエンコー
ダに置き換えた場合、一般にデジタルビデオエンコーダ
の種類によって演算回路の遅延時間が異なるため、その
都度遅延回路６０の遅延時間を設定する必要が生じる等
の問題点もあった。
【００１８】
【課題を解決するための手段】本発明はこのような問題
点を解決するためになされたもので、画像合成装置とし
て、２系統のデジタル画像信号を所定のタイミングで切
替えて合成することができるデジタル信号合成手段と、
デジタル信号合成手段の出力を演算処理してアナログ画
像信号に変換する変換手段と、この変換手段より出力さ
れたアナログ画像信号と、外部から入力されたアナログ
画像信号を選択して合成することができるアナログ信号
合成手段とを備え、変換手段にデジタル画像信号をアナ
ログ画像信号に変換するための演算手段と、アナログ信
号合成手段に供給されている制御信号を演算手段で生じ
る演算遅延時間に相当するように遅延させる遅延手段と
を備えるようにした。
点を解決するためになされたもので、画像合成装置とし
て、２系統のデジタル画像信号を所定のタイミングで切
替えて合成することができるデジタル信号合成手段と、
デジタル信号合成手段の出力を演算処理してアナログ画
像信号に変換する変換手段と、この変換手段より出力さ
れたアナログ画像信号と、外部から入力されたアナログ
画像信号を選択して合成することができるアナログ信号
合成手段とを備え、変換手段にデジタル画像信号をアナ
ログ画像信号に変換するための演算手段と、アナログ信
号合成手段に供給されている制御信号を演算手段で生じ
る演算遅延時間に相当するように遅延させる遅延手段と
を備えるようにした。
【００１９】また受信装置として、２系統のデジタル画
像信号を所定のタイミングで切替えて合成することがで
きるデジタル信号合成手段と、デジタル信号合成手段の
出力を演算処理してアナログ画像信号に変換する変換手
段と、この変換手段より出力されたアナログ画像信号
と、外部から入力されたアナログ画像信号を選択して合
成することができるアナログ信号合成手段とを備え、変
換手段にデジタル画像信号をアナログ画像信号に変換す
るための演算手段と、アナログ信号合成手段に供給され
ている制御信号を演算手段で生じる演算遅延時間に相当
するように遅延させる遅延手段とを備えるようにした。
像信号を所定のタイミングで切替えて合成することがで
きるデジタル信号合成手段と、デジタル信号合成手段の
出力を演算処理してアナログ画像信号に変換する変換手
段と、この変換手段より出力されたアナログ画像信号
と、外部から入力されたアナログ画像信号を選択して合
成することができるアナログ信号合成手段とを備え、変
換手段にデジタル画像信号をアナログ画像信号に変換す
るための演算手段と、アナログ信号合成手段に供給され
ている制御信号を演算手段で生じる演算遅延時間に相当
するように遅延させる遅延手段とを備えるようにした。
【００２０】本発明によれば、変換手段に演算手段と遅
延手段を設け、この遅延手段によって合成する画像の位
置を制御する制御信号を演算手段で生じる演算遅延時間
に相当するように遅延させているため、アナログ画像信
号とデジタル画像信号を合成した場合でも表示画像の高
画質化を図ることができる。また、変換手段の設計段階
で演算手段で発生する演算遅延時間を容易に把握するこ
とができるため、遅延手段の遅延時間を容易に設定する
ことが可能になる。
延手段を設け、この遅延手段によって合成する画像の位
置を制御する制御信号を演算手段で生じる演算遅延時間
に相当するように遅延させているため、アナログ画像信
号とデジタル画像信号を合成した場合でも表示画像の高
画質化を図ることができる。また、変換手段の設計段階
で演算手段で発生する演算遅延時間を容易に把握するこ
とができるため、遅延手段の遅延時間を容易に設定する
ことが可能になる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１は本発明の実施の形態である画像合成
装置を備えた受信装置のブロック図の一例を示したもの
である。この図において、アンテナ１は例えばＵＨＦ／
ＶＨＦ放送を受信するアンテナ、テレビジョンチューナ
２はアンテナ１で受信された受信電波を選択するチュー
ナをそれぞれ示し、このテレビジョンチューナ２で選局
されたアナログ映像信号Ｂは一点鎖線で囲った画像合成
装置３に供給される。
て説明する。図１は本発明の実施の形態である画像合成
装置を備えた受信装置のブロック図の一例を示したもの
である。この図において、アンテナ１は例えばＵＨＦ／
ＶＨＦ放送を受信するアンテナ、テレビジョンチューナ
２はアンテナ１で受信された受信電波を選択するチュー
ナをそれぞれ示し、このテレビジョンチューナ２で選局
されたアナログ映像信号Ｂは一点鎖線で囲った画像合成
装置３に供給される。
【００２２】グラフィックス信号発生装置４は例えばユ
ーザが操作部５を操作することによって、メニュー画面
等のデジタルグラフィックス信号ＧＤ0-7 を出力すると
共に、このグラフィックス信号ＧＤ0-7 を後述するデジ
タル画像信号、又はアナログ画像信号の所定の位置に合
成するための制御信号Ｓ1 を一点鎖線で囲った画像合成
装置３に出力するようになされている。
ーザが操作部５を操作することによって、メニュー画面
等のデジタルグラフィックス信号ＧＤ0-7 を出力すると
共に、このグラフィックス信号ＧＤ0-7 を後述するデジ
タル画像信号、又はアナログ画像信号の所定の位置に合
成するための制御信号Ｓ1 を一点鎖線で囲った画像合成
装置３に出力するようになされている。
【００２３】ケーブルテレビジョンチューナ６は、例え
ばケーブルテレビジョン放送として伝送されてくる圧縮
されたデジタル信号を選局するチューナーを示し、この
チューナ６で選局されたデジタル画像信号は画像伸長装
置７に供給されるようになされている。画像伸長装置７
はケーブルテレビジョンチューナ６から供給される例え
ば圧縮された８ビットのデジタル画像信号を伸長し、デ
ジタル画像信号ＭＤ0-7 として画像合成装置３に出力す
るようになされている。
ばケーブルテレビジョン放送として伝送されてくる圧縮
されたデジタル信号を選局するチューナーを示し、この
チューナ６で選局されたデジタル画像信号は画像伸長装
置７に供給されるようになされている。画像伸長装置７
はケーブルテレビジョンチューナ６から供給される例え
ば圧縮された８ビットのデジタル画像信号を伸長し、デ
ジタル画像信号ＭＤ0-7 として画像合成装置３に出力す
るようになされている。
【００２４】一点鎖線で囲った画像合成装置３は、セレ
クタ８、デジタルビデオエンコーダ９及びミキシング回
路１０で構成されており、セレクタ８はグラフィックス
信号発生装置４から供給されるグラフィックス信号ＧＤ
0-7 又は画像伸長装置７から供給されるデジタル画像信
号ＭＤ0-7 のどちらか一方の信号を選択してデジタル画
像信号Ｄ0-7 として出力することができると共に、グラ
フィックス信号発生装置４から供給される制御信号Ｓ1
のタイミングでグラフィックス信号ＧＤ0-7 とデジタル
画像信号ＭＤ0-7 を選択し、これらの画像データが合成
されたデジタル画像信号Ｄ0-7 を出力することができる
ようになされている。
クタ８、デジタルビデオエンコーダ９及びミキシング回
路１０で構成されており、セレクタ８はグラフィックス
信号発生装置４から供給されるグラフィックス信号ＧＤ
0-7 又は画像伸長装置７から供給されるデジタル画像信
号ＭＤ0-7 のどちらか一方の信号を選択してデジタル画
像信号Ｄ0-7 として出力することができると共に、グラ
フィックス信号発生装置４から供給される制御信号Ｓ1
のタイミングでグラフィックス信号ＧＤ0-7 とデジタル
画像信号ＭＤ0-7 を選択し、これらの画像データが合成
されたデジタル画像信号Ｄ0-7 を出力することができる
ようになされている。
【００２５】デジタルビデオエンコーダ９は例えば１チ
ップＩＣ等で構成されていると共に、内部に演算回路１
１及び遅延回路１２が設けられている。この演算回路１
１は、セレクタ８から供給されるデジタル画像信号Ｄ0-
7 を演算処理し、アナログ映像信号Ａに変換して出力す
るようになされている。一方、遅延回路１２はグラフィ
ックス信号発生装置４から供給される制御信号Ｓ1 を演
算回路１１で生じる遅延時間に相当する時間だけ遅延さ
せ、制御信号Ｓ2 として出力するようになされている。
ップＩＣ等で構成されていると共に、内部に演算回路１
１及び遅延回路１２が設けられている。この演算回路１
１は、セレクタ８から供給されるデジタル画像信号Ｄ0-
7 を演算処理し、アナログ映像信号Ａに変換して出力す
るようになされている。一方、遅延回路１２はグラフィ
ックス信号発生装置４から供給される制御信号Ｓ1 を演
算回路１１で生じる遅延時間に相当する時間だけ遅延さ
せ、制御信号Ｓ2 として出力するようになされている。
【００２６】ミキシング回路１０にはテレビジョンチュ
ーナ２から供給されるアナログ映像信号Ｂ、及びデジタ
ルビデオエンコーダ９からアナログ映像信号Ａが入力さ
れており、いずれか一方の映像信号を選択して出力する
ことができると共に、デジタルビデオエンコーダ９の遅
延回路１２から供給される制御信号Ｓ2 のタイミングで
アナログ映像信号Ａ、又はアナログ映像信号Ｂを選択
し、これらの画像データを合成して出力することができ
るようになされている。なお、アナログ映像信号Ｂの垂
直／水平同期信号（VSYNC ／HSYNC ）は、グラフィック
ス信号発生装置４、画像伸長装置７及びデジタルビデオ
エンコーダ９に供給されているものとする。
ーナ２から供給されるアナログ映像信号Ｂ、及びデジタ
ルビデオエンコーダ９からアナログ映像信号Ａが入力さ
れており、いずれか一方の映像信号を選択して出力する
ことができると共に、デジタルビデオエンコーダ９の遅
延回路１２から供給される制御信号Ｓ2 のタイミングで
アナログ映像信号Ａ、又はアナログ映像信号Ｂを選択
し、これらの画像データを合成して出力することができ
るようになされている。なお、アナログ映像信号Ｂの垂
直／水平同期信号（VSYNC ／HSYNC ）は、グラフィック
ス信号発生装置４、画像伸長装置７及びデジタルビデオ
エンコーダ９に供給されているものとする。
【００２７】このように構成された本実施の形態の受信
装置において、アナログ映像信号Ｂとグラフィックス信
号ＧＤ0-7 を合成する場合について図２に示すタイミン
グチャートを参照して説明する。画像伸長装置７から出
力される画像データＭとされるデジタル画像信号ＭＤ0-
7 及びグラフィックス信号発生装置４から出力される画
像データＧとされるグラフィックス信号ＧＤ0-7 は、制
御信号Ｓ1 のタイミングによってセレクタ８で選択さ
れ、このセレクタ８からはデジタル画像信号ＭＤ0-7 の
画像データＭとグラフィックス信号ＧＤ0-7 の画像デー
タＧが合成されたデジタル画像信号Ｄ0-7 が出力される
ことになる。
装置において、アナログ映像信号Ｂとグラフィックス信
号ＧＤ0-7 を合成する場合について図２に示すタイミン
グチャートを参照して説明する。画像伸長装置７から出
力される画像データＭとされるデジタル画像信号ＭＤ0-
7 及びグラフィックス信号発生装置４から出力される画
像データＧとされるグラフィックス信号ＧＤ0-7 は、制
御信号Ｓ1 のタイミングによってセレクタ８で選択さ
れ、このセレクタ８からはデジタル画像信号ＭＤ0-7 の
画像データＭとグラフィックス信号ＧＤ0-7 の画像デー
タＧが合成されたデジタル画像信号Ｄ0-7 が出力される
ことになる。
【００２８】このセレクタ８から出力されるデジタル画
像信号Ｄ0-7 は、デジタルビデオエンコーダ９に設けら
れている演算回路１１で後述するが例えばコンポジット
のアナログ映像信号Ａに変換されてミキシング回路１０
に供給される。また、グラフィックス信号発生装置４か
ら出力される制御信号Ｓ1 は遅延回路１２で演算回路１
１の演算遅延時間に相当する時間だけ遅延され、制御信
号Ｓ2としてミキシング回路１０に供給される。
像信号Ｄ0-7 は、デジタルビデオエンコーダ９に設けら
れている演算回路１１で後述するが例えばコンポジット
のアナログ映像信号Ａに変換されてミキシング回路１０
に供給される。また、グラフィックス信号発生装置４か
ら出力される制御信号Ｓ1 は遅延回路１２で演算回路１
１の演算遅延時間に相当する時間だけ遅延され、制御信
号Ｓ2としてミキシング回路１０に供給される。
【００２９】このミキシング回路１０に入力されるアナ
ログ映像信号Ａは、制御信号Ｓ2 のタイミングでグラフ
ィックス信号の画像データＧ部分が抜きだされ、テレビ
ジョンチューナ２から供給されるアナログ映像信号Ｂの
画像データＢと合成されることになる。
ログ映像信号Ａは、制御信号Ｓ2 のタイミングでグラフ
ィックス信号の画像データＧ部分が抜きだされ、テレビ
ジョンチューナ２から供給されるアナログ映像信号Ｂの
画像データＢと合成されることになる。
【００３０】このようにミキシング回路１０でアナログ
映像信号Ｂの画像データＢにアナログ映像信号Ａの画像
データＧを合成する際、デジタルビデオエンコーダ９の
演算回路１１で生じる演算遅延に相当する演算遅延時間
が考慮された制御信号Ｓ2 によって映像信号を選択する
ようにしている。従って、ミキシング回路１０から出力
されるアナログテレビジョン信号Ｃを例えばモニタ装置
等に映し出すことで、図３（ａ）に示すようにアナログ
画像Ｂとグラフィックス画像Ｇが合成され表示されるこ
とになる。
映像信号Ｂの画像データＢにアナログ映像信号Ａの画像
データＧを合成する際、デジタルビデオエンコーダ９の
演算回路１１で生じる演算遅延に相当する演算遅延時間
が考慮された制御信号Ｓ2 によって映像信号を選択する
ようにしている。従って、ミキシング回路１０から出力
されるアナログテレビジョン信号Ｃを例えばモニタ装置
等に映し出すことで、図３（ａ）に示すようにアナログ
画像Ｂとグラフィックス画像Ｇが合成され表示されるこ
とになる。
【００３１】また、例えば図３（ｂ）に示すようなデジ
タル伸長画像Ｍとグラフィックス画像Ｇを合成してモニ
タ装置に表示する場合は、上述したがミキシング回路１
０に供給されるデジタル画像信号ＭＤ0-7 の画像データ
Ｍとグラフィックス信号の画像データＧが合成されたア
ナログ映像信号Ａを、ミキシング回路１０に入力される
図示されていない制御信号で選択してアナログ映像信号
Ｃとして出力することで実現することができる。
タル伸長画像Ｍとグラフィックス画像Ｇを合成してモニ
タ装置に表示する場合は、上述したがミキシング回路１
０に供給されるデジタル画像信号ＭＤ0-7 の画像データ
Ｍとグラフィックス信号の画像データＧが合成されたア
ナログ映像信号Ａを、ミキシング回路１０に入力される
図示されていない制御信号で選択してアナログ映像信号
Ｃとして出力することで実現することができる。
【００３２】また、デジタル画像信号ＭＤ0-7 又はグラ
フィックス信号ＧＤ0-7 の画像だけをモニタ装置上に表
示する場合は、セレクタ８でデジタル画像信号又はグラ
フィックス信号の画像データだけを選択したアナログ画
像信号Ａをミキシング回路１０で選択してアナログ映像
信号Ｃとして出力ればよい。またさらに、ミキシング回
路１０でアナログ映像信号Ｂだけを選択してアナログ映
像信号Ｃとして出力することも可能である。
フィックス信号ＧＤ0-7 の画像だけをモニタ装置上に表
示する場合は、セレクタ８でデジタル画像信号又はグラ
フィックス信号の画像データだけを選択したアナログ画
像信号Ａをミキシング回路１０で選択してアナログ映像
信号Ｃとして出力ればよい。またさらに、ミキシング回
路１０でアナログ映像信号Ｂだけを選択してアナログ映
像信号Ｃとして出力することも可能である。
【００３３】ここで、図１に示した受信装置の画像合成
装置３に設けられているデジタルビデオエンコーダ９の
構成を図４に示す。この図に示すようにデジタルビデオ
エンコーダ９は、演算回路１１、遅延回路１２、及び同
期信号発生器２１で構成されており、同期信号発生器２
１には図１に示すミキシング回路１０から供給される水
平／垂直同期信号（HSYNC/VSYNC)に基づいて水平／垂直
同期信号を発生して加算器２６に供給している。
装置３に設けられているデジタルビデオエンコーダ９の
構成を図４に示す。この図に示すようにデジタルビデオ
エンコーダ９は、演算回路１１、遅延回路１２、及び同
期信号発生器２１で構成されており、同期信号発生器２
１には図１に示すミキシング回路１０から供給される水
平／垂直同期信号（HSYNC/VSYNC)に基づいて水平／垂直
同期信号を発生して加算器２６に供給している。
【００３４】演算回路１１はデマルチプレクサ２２、ロ
ーパスフィルタ（以下、「ＬＰＦ」と示す）２３、２
４、変調器２５、加算器２６、２７及びデジタル／アナ
ログコンバータ（以下、「Ｄ／Ａコンバータ」という）
２８によって構成されており、前段のセレクタ８から供
給される８ビットのデジタル画像信号Ｄ0-7 をデマルチ
プレクサ２２でＹＵＶ信号にデマルチプレクスした後、
さらにこのＵ、Ｖ信号をＩ信号及びＱ信号に変換して出
力するようにされている。なお、ＹＵＶ信号のＹ信号は
輝度信号、Ｕ信号は色差信号（Ｒ−Ｙ）、Ｖ信号は色差
信号（Ｂ−Ｙ）である。
ーパスフィルタ（以下、「ＬＰＦ」と示す）２３、２
４、変調器２５、加算器２６、２７及びデジタル／アナ
ログコンバータ（以下、「Ｄ／Ａコンバータ」という）
２８によって構成されており、前段のセレクタ８から供
給される８ビットのデジタル画像信号Ｄ0-7 をデマルチ
プレクサ２２でＹＵＶ信号にデマルチプレクスした後、
さらにこのＵ、Ｖ信号をＩ信号及びＱ信号に変換して出
力するようにされている。なお、ＹＵＶ信号のＹ信号は
輝度信号、Ｕ信号は色差信号（Ｒ−Ｙ）、Ｖ信号は色差
信号（Ｂ−Ｙ）である。
【００３５】そして、このＩ信号及びＱ信号は、ＬＰＦ
２３、２４でそれぞれフィルタリングされ、変調器２５
に供給される。変調器２５に供給されたＩ信号及びＱ信
号は、ここで直交変調がなされてクロマ信号に変換さ
れ、この変換されたクロマ信号は加算器２７に供給され
る。
２３、２４でそれぞれフィルタリングされ、変調器２５
に供給される。変調器２５に供給されたＩ信号及びＱ信
号は、ここで直交変調がなされてクロマ信号に変換さ
れ、この変換されたクロマ信号は加算器２７に供給され
る。
【００３６】またデマルチプレクサ２２から出力される
輝度信号Ｙは、加算器２６に供給され、ここで同期信号
発生器２１から出力される水平／垂直同期信号と加算さ
れて加算器２７に供給される。加算器２７では変調器２
５から供給されるクロマ信号と、加算器２６から供給さ
れる輝度信号Ｙと垂直／水平同期信号が加算された信号
とが加算され、コンポジット映像信号を出力するように
されている。そして、この加算器２７から出力されるコ
ンポジット映像信号は、Ｄ／Ａコンバータ２８でデジタ
ル／アナログ変換がされてアナログ映像信号Ａとして出
力されることになる。
輝度信号Ｙは、加算器２６に供給され、ここで同期信号
発生器２１から出力される水平／垂直同期信号と加算さ
れて加算器２７に供給される。加算器２７では変調器２
５から供給されるクロマ信号と、加算器２６から供給さ
れる輝度信号Ｙと垂直／水平同期信号が加算された信号
とが加算され、コンポジット映像信号を出力するように
されている。そして、この加算器２７から出力されるコ
ンポジット映像信号は、Ｄ／Ａコンバータ２８でデジタ
ル／アナログ変換がされてアナログ映像信号Ａとして出
力されることになる。
【００３７】ところでこのような演算回路１１におい
て、例えばデジタル画像信号Ｄ0-7 をアナログ映像信号
Ａに変換するまでに４クロックの演算時間が必要である
と仮定する。この場合、本実施の形態では演算回路１１
で生じる４クロックの演算処理時間と同等な時間遅延さ
せる４ビットシフトレジスタ２９を遅延回路１２とし、
制御信号Ｓ1 を遅延させ、これを制御信号Ｓ2 を出力す
るようにしている。
て、例えばデジタル画像信号Ｄ0-7 をアナログ映像信号
Ａに変換するまでに４クロックの演算時間が必要である
と仮定する。この場合、本実施の形態では演算回路１１
で生じる４クロックの演算処理時間と同等な時間遅延さ
せる４ビットシフトレジスタ２９を遅延回路１２とし、
制御信号Ｓ1 を遅延させ、これを制御信号Ｓ2 を出力す
るようにしている。
【００３８】このようにデジタルビデオエンコーダ９内
に演算回路１１と遅延回路１２を設けると、デジタルビ
デオエンコーダ９の設計段階で演算回路１１で生じる演
算遅延時間を把握することが可能になり、容易に遅延回
路１２の遅延時間を設定することができる。
に演算回路１１と遅延回路１２を設けると、デジタルビ
デオエンコーダ９の設計段階で演算回路１１で生じる演
算遅延時間を把握することが可能になり、容易に遅延回
路１２の遅延時間を設定することができる。
【００３９】従って、このようなデジタルビデオエンコ
ーダ９を用いて画像合成装置を構成し、さらにこの画像
合成装置を用いて受信装置を構成すれば、演算遅延時間
を考慮することなく受信装置の設計を行うことができる
ようになり、設計工数を削減することができる。
ーダ９を用いて画像合成装置を構成し、さらにこの画像
合成装置を用いて受信装置を構成すれば、演算遅延時間
を考慮することなく受信装置の設計を行うことができる
ようになり、設計工数を削減することができる。
【００４０】なお、本実施の形態ではデジタルビデオエ
ンコーダ９内に遅延回路１２を１つだけ設けた場合につ
いて説明したが、これに限定されることなく複数の遅延
回路１２を設けるようにしても良い。また、遅延回路１
２として本実施の形態では４ビットシフトレジスタ２９
を用いたがこれに限定されるものでない。
ンコーダ９内に遅延回路１２を１つだけ設けた場合につ
いて説明したが、これに限定されることなく複数の遅延
回路１２を設けるようにしても良い。また、遅延回路１
２として本実施の形態では４ビットシフトレジスタ２９
を用いたがこれに限定されるものでない。
【００４１】
【発明の効果】以上、説明したように本発明の画像合成
装置では、変換手段（デジタルビデオエンコーダ）にデ
ジタル映像信号をアナログ映像信号に演算処理する演算
手段と、演算手段で生じる演算遅延時間に相当する遅延
をさせる遅延手段を設け、この遅延手段によって画像を
合成するため制御信号を遅延させているため、アナログ
画像信号とデジタル画像信号を合成した場合でも画像の
高画質化を図ることができる。また、変換手段に遅延手
段を設けているため、変換手段を設計する際に演算手段
で発生する演算遅延時間を把握することが可能になり、
容易に遅延手段の遅延時間を設定することができる。さ
らに、画像合成装置に遅延回路を設ける必要がなくな
り、部品点数を削減して部品コストを低減することがで
きるという利点もある。
装置では、変換手段（デジタルビデオエンコーダ）にデ
ジタル映像信号をアナログ映像信号に演算処理する演算
手段と、演算手段で生じる演算遅延時間に相当する遅延
をさせる遅延手段を設け、この遅延手段によって画像を
合成するため制御信号を遅延させているため、アナログ
画像信号とデジタル画像信号を合成した場合でも画像の
高画質化を図ることができる。また、変換手段に遅延手
段を設けているため、変換手段を設計する際に演算手段
で発生する演算遅延時間を把握することが可能になり、
容易に遅延手段の遅延時間を設定することができる。さ
らに、画像合成装置に遅延回路を設ける必要がなくな
り、部品点数を削減して部品コストを低減することがで
きるという利点もある。
【００４２】また、このような演算遅延時間が考慮され
た画像合成装置を用いて受信装置を構成しているため、
演算遅延時間を考慮することなく受信装置の設計を行う
ことができるるようになり、従来に比べて設計工数を低
減することができる。さらに、設計変更等によって変換
手段を変更した際、変換手段内に遅延手段が設けられて
いる変換手段に置き換えることで、遅延時間を考慮する
ことなく設計変更を行うことができるという利点もあ
る。
た画像合成装置を用いて受信装置を構成しているため、
演算遅延時間を考慮することなく受信装置の設計を行う
ことができるるようになり、従来に比べて設計工数を低
減することができる。さらに、設計変更等によって変換
手段を変更した際、変換手段内に遅延手段が設けられて
いる変換手段に置き換えることで、遅延時間を考慮する
ことなく設計変更を行うことができるという利点もあ
る。
【図１】本発明の実施の形態である画像合成装置を備え
た受信装置のブロック図である。
た受信装置のブロック図である。
【図２】アナログ映像信号とグラフィクス信号合成する
場合のタイミングチャートを示した図である。
場合のタイミングチャートを示した図である。
【図３】本実施の形態の画像合成装置で合成された映像
信号を表示例を示した図である。
信号を表示例を示した図である。
【図４】本実施の形態である画像合成装置に設けられて
いるデジタルビデオエンコーダの構成を示した図であ
る。
いるデジタルビデオエンコーダの構成を示した図であ
る。
【図５】従来の画像合成装置の一例を示したブロック図
である。
である。
【図６】従来の画像合成装置でアナログ映像信号とグラ
フィクス信号を合成する場合のタイミングチャートを示
した図である。
フィクス信号を合成する場合のタイミングチャートを示
した図である。
【図７】従来の遅延回路が設けられている画像合成装置
の一例を示したブロック図である。
の一例を示したブロック図である。
１ アンテナ ２ テレビジョンチューナ ３ 画像合成装置 ４ グラフィックス信号発生装置 ５ 操作部 ６ ケーブルテレビーチューナ ７ 画像伸長装置 ８ セレクタ ９ デジタルビデオエンコーダ １０ ミキシング回路 １１ 演算回路 １２ 遅延回路 ２１ 同期信号発生器 ２２ デマルチプレクサ ２３、２４ ローパスフィルタ ２５ 変調器 ２６、２７ 加算器 ２８ Ｄ／Ａコンバータ ２９ ４ビットシフトレジスタ
Claims (6)
- 【請求項１】 ２系統のデジタル画像信号を所定のタイ
ミングで切替えて合成することができるデジタル信号合
成手段と、 該デジタル信号合成手段の出力を演算処理してアナログ
画像信号に変換する変換手段と、 該変換手段より出力されたアナログ画像信号と、外部か
ら入力されたアナログ画像信号とを選択して合成するこ
とができるアナログ信号合成手段とを備え、 上記変換手段にはデジタル画像信号をアナログ画像信号
に変換するための演算手段と、 上記アナログ信号合成手段に供給される制御信号を上記
演算手段で生じる演算遅延時間に相当するように遅延さ
せる遅延手段と、 を備えていることを特徴とする画像合成装置。 - 【請求項２】 上記２系統のデジタル画像信号の一方
は、ユーザインターフェースから出力されるグラフィッ
クスデータとされていることを特徴とする請求項１に記
載の画像合成装置。 - 【請求項３】 上記遅延手段は１又は２以上設けられて
いることを特徴とする請求項１に記載の画像合成装置。 - 【請求項４】 デジタル画像信号及びアナログ画像信号
が入力される受信装置において、 ２系統のデジタル画像信号を所定のタイミングで切替え
て合成することができるデジタル信号合成手段と、 該デジタル信号合成手段の出力を演算処理してアナログ
画像信号に変換する変換手段と、 該変換手段より出力されたアナログ画像信号と、外部か
ら入力されたアナログ画像信号を選択して合成すること
ができるアナログ信号合成手段とを備え、 上記変換手段にはデジタル画像信号をアナログ画像信号
に変換するための演算手段と、 上記アナログ信号合成手段に供給されている制御信号を
上記演算手段で生じる演算遅延時間に相当するように遅
延させる遅延手段と、 を備えていることを特徴とする受信装置。 - 【請求項５】 上記２系統のデジタル画像信号の一方
は、ユーザーインターフェースから出力されるグラフィ
ックスデータとされていることを特徴とする請求項４に
記載の受信装置。 - 【請求項６】 上記遅延手段は１又は２以上設けられて
いることを特徴とする請求項４に記載の受信装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7264628A JPH0990921A (ja) | 1995-09-20 | 1995-09-20 | 画像合成装置及び受信装置 |
| KR1019960040448A KR970019445A (ko) | 1995-09-20 | 1996-09-17 | 화상합성장치 및 수신장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7264628A JPH0990921A (ja) | 1995-09-20 | 1995-09-20 | 画像合成装置及び受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0990921A true JPH0990921A (ja) | 1997-04-04 |
Family
ID=17405989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7264628A Pending JPH0990921A (ja) | 1995-09-20 | 1995-09-20 | 画像合成装置及び受信装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0990921A (ja) |
| KR (1) | KR970019445A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100385527B1 (ko) * | 1999-06-09 | 2003-05-27 | 인터내셔널 비지네스 머신즈 코포레이션 | 비픽처인픽처 텔레비전 시스템을 위한 다중 스크린 디스플레이 형성 방법과 그 시스템 및 기록매체 |
| WO2008139730A1 (ja) * | 2007-05-08 | 2008-11-20 | Panasonic Corporation | 表示装置 |
| JP2014126774A (ja) * | 2012-12-27 | 2014-07-07 | Mitsubishi Electric Corp | 画像処理装置、画像表示装置、および画像処理方法 |
-
1995
- 1995-09-20 JP JP7264628A patent/JPH0990921A/ja active Pending
-
1996
- 1996-09-17 KR KR1019960040448A patent/KR970019445A/ko not_active Ceased
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100385527B1 (ko) * | 1999-06-09 | 2003-05-27 | 인터내셔널 비지네스 머신즈 코포레이션 | 비픽처인픽처 텔레비전 시스템을 위한 다중 스크린 디스플레이 형성 방법과 그 시스템 및 기록매체 |
| WO2008139730A1 (ja) * | 2007-05-08 | 2008-11-20 | Panasonic Corporation | 表示装置 |
| US8289345B2 (en) | 2007-05-08 | 2012-10-16 | Panasonic Corporation | Display device |
| JP5108877B2 (ja) * | 2007-05-08 | 2012-12-26 | パナソニック株式会社 | 表示装置 |
| JP2014126774A (ja) * | 2012-12-27 | 2014-07-07 | Mitsubishi Electric Corp | 画像処理装置、画像表示装置、および画像処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970019445A (ko) | 1997-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040224 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040423 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040817 |