JPH0991336A - 回路シミュレーション方法 - Google Patents

Abstract

(57)【要約】 【解決手段】 半導体基板上に形成される回路の配置に
よって、遅延時間の公差がプラス方向あるいはマイナス
方向にばらつくという経験則を、回路網のシミュレーシ
ョンの際のパラメータに取り込む。 【効果】 自動的に計算すれば、回路網全体の遅延特性
の公差は、その回路網を構成する各回路の遅延特性の最
大公差の総和となる。しかし、配置情報に基づく製造上
の性能変動要因に基づいて、各回路毎に、その公差がプ
ラス公差かマイナス公差かを選択すれば、その公差は最
大公差の総和より小さくなる。従って、最大公差の総和
を考慮した回路網設計よりも設計上の自由度が増し、過
剰のマージンを考慮した回路網設計を防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩ（高度集積
回路）のように半導体基板上に集積された電子回路の、
動作特性予測に利用される回路シミュレーション方法に
関する。

【０００２】

【従来の技術】ＬＳＩ等の半導体回路設計を行う際に
は、ＣＡＤ（コンピュータ支援設計）装置等を用いて設
計された回路が実際に半導体基板上に配置されたとき、
所期の特性が得られるかを計算によって確認する。この
計算はホストレイアウトシミュレーションと呼ばれ、回
路相互の位置関係や実配線長等を考慮した回路特性の検
証等が行われる。

【０００３】

【発明が解決しようとする課題】ところで、上記のよう
な従来の回路シミュレーション方法には次のような解決
すべき課題があった。半導体基板上に多数設けられるゲ
ート回路等の規格化された回路は、いずれも同一の構成
の回路は同一の特性を有するものとして特性計算が行わ
れる。例えば、半導体基板上に形成されたいくつかの回
路を組み合わせて構成される回路網の遅延特性等をシミ
ュレーションする場合には、各回路の設計上の遅延時間
に公差を加味して、たとえ最大の公差がある回路同士を
接続したとしても満足するような諸条件の設定を行って
いる。このような公差は、材料のばらつき、製造条件の
ばらつき等によって当然に生じ得る許容範囲のもので、
従来このような公差の累積も考慮し、これを一定の安全
率の範囲に含めて回路設計を行うようにしていた。

【０００４】しかしながら、半導体基板上に回路を配列
して製造する場合、半導体チップの面上の配線パターン
密度は場所によってそれぞれ相違する。この場合に、フ
ォトリソ工程の製造条件の相違から、電極形状や配線形
状にばらつきを生じることがある。このようなばらつき
も回路の公差として含めてシミュレーションを行ってい
るが、経験的には、例えば半導体基板の周辺部分の公差
は一般にマイナス公差であって、設計よりも短めの遅延
時間を示す。また、半導体基板の中央付近では一般にプ
ラス公差となり長めの遅延時間を示す。

【０００５】従って、回路の組合せによっては必ずしも
公差の最大値を加算して回路網の公差を得るようにする
と、現実の回路よりも大きなマージンを必要とし、過剰
品質になってコストアップの原因となる。シミュレーシ
ョンは、元々どの回路をどう組み合わせて使用すると、
どのような性能が得られるかといった予測を行うための
ものであるから、より実情に合った結果を得て最終的な
設計に反映されることが好ましい。

【０００６】

【課題を解決するための手段】本発明は以上の点を解決
するため次の構成を採用する。 〈構成１〉半導体基板上に形成された複数の任意の回路
を組み合わせて構成される回路網の遅延特性をシミュレ
ーションする場合において、予め各回路の論理設計時に
求められた各回路固有の遅延特性と、半導体基板の製造
用に用意された、その基板上の各回路の配置情報とを受
け入れて、各回路の遅延特性の見込み公差を、配置情報
に基づく製造上の性能変動要因に基づいて選択し、回路
網全体の遅延特性の見込み公差を、各回路の遅延特性の
最大公差の総和より小さく想定してシミュレーションを
実施する。

【０００７】〈説明〉半導体基板上に形成される回路
は、当初ＣＡＤ等により設計されて、その遅延時間や公
差が論理的に求められる。このような設計を論理設計と
呼ぶことにする。これは、同一の回路ならば全て同一の
値になる。回路製造の際には、その回路が半導体基板上
のどの位置に配置されて製造されるかの配置情報が存在
する。ここでは、その製造時の配置によって、遅延時間
の公差がプラス方向あるいはマイナス方向にばらつくと
いう経験則を、シミュレーションの際のパラメータに取
り込む。これを性能変動要因と呼んでいる。

【０００８】なお、この公差というのは、設計通りに回
路を製造したとして生じる許容範囲内の誤差をいう。見
込み公差と表現したのは、配置情報に基づく製造時の性
能変動要因に基づいて、各回路について、プラス公差か
マイナス公差かという見込みを行って、回路毎に公差の
範囲を選択するからである。自動的に計算すれば、回路
網全体の遅延特性の公差は、その回路網を構成する各回
路の遅延特性の最大公差の総和となる。しかし、配置情
報に基づく製造上の性能変動要因に基づいて、各回路毎
に、その公差がプラス公差かマイナス公差かを選択すれ
ば、その公差は最大公差の総和より小さくなる。従っ
て、最大公差の総和を考慮した回路網設計よりも設計上
の自由度が増し、過剰のマージンを考慮した回路網設計
を防止できる。

【０００９】〈構成２〉回路網を構成する各回路間を接
続するための配線について、その遅延特性を回路網全体
の遅延特性に含めてシミュレーションする場合に、半導
体基板の製造時に得られた、その基板上の各配線の配置
情報を受け入れて、各配線の遅延特性の見込み公差を、
配置情報に基づく製造上の性能変動要因に基づいて選択
することが好ましい。

【００１０】〈説明〉回路網の遅延特性をその回路網を
構成する各回路の回路遅延と、各回路の負荷になる配線
の配線遅延とに分けて、この双方の配置情報を考慮した
シミュレーションを行えば、更に設計上の自由度が増
し、過剰のマージンを考慮した回路網設計の防止効果が
高まる。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて説明する。 〈具体例〉図１は、本発明を実施するためのシミュレー
タの概略を示すブロック図である。回路設計は、図に示
すＣＡＤ装置１により行われる。そして、その結果とし
て出力されるＬＳＩチップのマスクデータは、レイアウ
トデータファイル２に記憶される。このＬＳＩチップマ
スクデータ中には、半導体基板上にどのような回路がど
のように配置されるかといった情報と、回路の各種の特
性、その他のデータが含められる。

【００１２】このようなレイアウトデータファイル２に
格納されたデータを元にシミュレーションを行うべく、
回路認識部３、回路位置認識部４、参照テーブル生成部
５、シミュレーション部６及びシミュレーション結果格
納ファイル７等が設けられている。回路認識部３は、例
えばシミュレーションの対象となる回路網を構成するた
めのいくつかの回路が指定された場合、レイアウトデー
タファイル２を参照してそのシミュレーションの対象と
なる回路を認識し、必要な回路情報をシミュレーション
部６に送り込む部分である。また、回路位置認識部４
は、そのシミュレーションの対象となる各回路が半導体
基板上のどの位置に配置されているかといった配置情報
を参照テーブル生成部５に向けて出力する回路である。
参照テーブル生成部５はこのような配置情報を元に、ど
こに配置された回路がどのような公差を取り得るかを示
すテーブルデータを生成する部分である。このデータの
内容は、後で図４を用いて説明する。

【００１３】シミュレーション部６は、回路認識部３か
ら入力する回路情報と参照テーブル生成部５を参照した
結果を元に、所定のシミュレーションを行う部分であ
る。なお、本発明においては、このシミュレーション部
６は遅延特性の算出処理を実施する。そして、このシミ
ュレーション結果がシミュレーション結果格納ファイル
７に格納される構成となっている。

【００１４】図２には、回路網の例説明図を示す。この
図に示すように、半導体基板、例えばＬＳＩチップ上に
は、この例では９個の回路が搭載されているとする。こ
の場合に、各回路の位置を特定するために横方向にＸ座
標、縦方向にＹ座標を設定した。以下に説明する例で
は、このＸ座標とＹ座標から見たときに位置座標が
（２，２）である回路Ａと、位置座標が（１，３）であ
る回路Ｂとを接続した場合の遅延特性を求める。

【００１５】図３には、遅延特性のシミュレーション組
合せ例説明図を示す。図１に示すＣＡＤ装置１によって
予め求められた各回路固有の遅延特性は、例えば回路Ａ
の場合ＴＡで、回路Ｂの場合はＴＢとする。なお、その
公差を考慮した場合には、ＴＡ，ＴＢはいずれも中間値
であって、この図３に示すように最小遅延時間ＴＡmin
と最大遅延時間ＴＢmax とが想定される。回路Ａと回路
Ｂとを組み合わせて所定の回路網を構成する場合に、特
性上問題となるのは合計の最大遅延時間である。従っ
て、回路Ａが最大遅延時間を示すものであって、かつ回
路Ｂも最大遅延時間を示すものである最悪のケース
（４）を元にシミュレーションを行い総合評価を行うこ
とになる。なお、これ以外の組合せのケースとしては、
この図３に示すケース（１）、ケース（２）、ケース
（３）といった組合せが存在する。もし、全ての組合せ
結果を比較してからシミュレーションに反映させたいと
すれば、これらの４通りのケースについてシミュレーシ
ョン演算処理を実行させなければならない。

【００１６】ところが、本発明においては、図２に示す
ように、予め回路Ａが基板の中央に配置され、回路Ｂが
基板の隅の部分に配置されているという配置情報が存在
するため、次のような処理を行う。図４には、配置情報
の参照テーブル説明図を示す。この参照テーブルは、図
１に示す参照テーブル生成部５によって生成される。即
ち、ここでは図２を用いて説明したと同様に半導体基板
上の位置座標Ｘ，Ｙを設定する。ここで、各位置座標に
ある回路に対応して数字が３〜５まで記入されている。
数字が“５”というのは、遅延時間が論理設計により求
められた許容誤差の範囲で、プラスの最大公差に近い値
をとることを示している。また、数字が“４”というの
は丁度中間的な値、即ち標準値を示し、公差はほぼゼロ
となる。“３”はマイナスの最大公差を示すことを表し
ている。

【００１７】図５には、この公差の説明図を示す。
（ａ）と（ｂ）は、回路Ａの最小遅延時間ＴＡmin と最
大遅延時間ＴＡmax をそれぞれ示したもので、中間値Ｔ
Ａから標準偏差σを考慮した３σを引いた値を最小遅延
時間とし、３σを加算した値を最大遅延時間と想定して
いる。回路Ｂについては、図の（ｃ）、（ｄ）に示すよ
うに、それぞれ最小遅延時間ＴＢmin と最大遅延時間Ｔ
Ｂmax が同様の演算によって求められている。

【００１８】従って、図４の参照テーブルによれば、回
路ＡにはＴＡmax の遅延時間を選択し、回路ＢにはＴＢ
min の遅延時間を選択して、両者を加算すると、両者を
接続した回路網の遅延特性が得られることになる。その
結果は、次の（１）式に示す。 ＴＡmax ＋ＴＢmin ＝ＴＡ−３σ＋ＴＢ＋３σ＝ＴＡ＋ＴＢ …（１） このように各回路の半導体基板上の配置情報を考慮する
と、このケースでは公差分が相殺し合ってＴＡ＋ＴＢと
いう遅延特性で設計すれば良いという結果を得る。

【００１９】一方、もし、従来のように最悪のケースで
回路網の遅延特性を求めるとすれば、次の（２）式に示
すようになる。 ＴＡmax ＋ＴＢmax ＝ＴＡ＋ＴＢ＋６σ …（２） 上記（１）式と（２）式とを比較すれば明らかなよう
に、配置情報を考慮しない場合、６σの公差を見込んで
回路網の設計を行わなければならず、実際にこの公差が
無いものとして設計された回路と比較して過剰品質にな
り得る。

【００２０】上記のような半導体基板上の回路の配置に
よる特性変動要因は、回路パターンの密度が基板の周辺
と中央部分とで相違し、製造プロセスの特にフォトリソ
工程において全く同一の条件で配線加工ができないため
と考えられる。ただし、これは製造条件に起因する特有
の問題であって、変動要因の具体的数値は経験的に求め
られる。従って、過去の経験的なデータを元に上記のよ
うな配置情報を加味した参照テーブルを生成することが
必要になる。また、上記のような配置情報を考慮する
と、各回路が全く等価な条件で配置されていた場合に
は、図３に示すような４つのケースを考慮したシミュレ
ーションも必要となるが、回路の配置上いずれかのケー
スについてのシミュレーションは不要となり、演算処理
に必要な時間も短縮される。また、このようなシミュレ
ーションは半導体基板上に配置された全ての回路に対し
様々の組合せを想定して行われる。従って、個々の組合
せについて、シミュレーションのための演算処理時間を
短縮することは、全体として十分に大きな演算処理時間
の短縮化を図ることが可能になる。

【００２１】〈参照テーブルの二層化〉上記のような参
照テーブルは回路の配置情報のみならず、回路間を接続
する配線の配置情報についても利用できる。図６に、参
照テーブルの二層化説明図を示す。ここには回路の配置
情報による参照テーブルの他に、配線の配置情報による
参照テーブルを示した。この配線の配置情報による参照
テーブルには、各回路の負荷側に設けられた配線の遅延
時間についてその性能変動要因を示している。このよう
な回路配線は回路を相互に接続した場合の回路網全体の
遅延特性に影響を及ぼす。また、この配線も基板の中央
に形成した場合と周辺部に形成した場合とでは回路の製
造時に生じたと同様の位置による差が生じる。従って、
その取扱い及び演算処理は回路の配置情報によるものと
全く同様でよい。

【００２２】これによって、ゲートパターン以外に、コ
ンタクト抵抗、ゲート容量、接合容量、配線抵抗、配線
容量等の寄生効果の位置依存を含めた精度の高い回路性
能評価を行うことが可能になる。従って、本発明は、例
えば大チップ内でＳＯＧ（Sea of Gate ：チャネルレス
・ゲートアレイ）によるアレイ化されたＮＡＮＤ（否定
論理積）ゲート群の特性評価等に特に有効に利用でき
る。更に、上記のような他のファクタについてその配置
情報を考慮したシミュレーションを行えば一層の効果が
期待できる。

【図面の簡単な説明】

【図１】本発明を実施するシミュレータのブロック図で
ある。

【図２】回路網の例説明図である。

【図３】遅延特性のシミュレーション組合せ例説明図で
ある。

【図４】配置情報の参照テーブル説明図である。

【図５】公差の説明図である。

【図６】参照テーブルの二層化説明図である。

【符号の説明】

１ ＣＡＤ装置 ２ レイアウトデータファイル ３ 回路認識部 ４ 回路位置認識部 ５ 参照テーブル生成部 ６ シミュレーション部 ７ シミュレーション結果格納ファイル

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された複数の任意の
   回路を組み合わせて構成される回路網の遅延特性をシミ
   ュレーションする場合において、 予め各回路の論理設計時に求められた各回路固有の遅延
   特性と、 前記半導体基板の製造用に用意された、その基板上の各
   回路の配置情報とを受け入れて、 前記各回路の遅延特性の見込み公差を、前記配置情報に
   基づく製造上の性能変動要因に基づいて選択し、 前記回路網全体の遅延特性の見込み公差を、前記各回路
   の遅延特性の最大公差の総和より小さく想定してシミュ
   レーションを実施することを特徴とする回路シミュレー
   ション方法。
2. 【請求項２】 回路網を構成する各回路間を接続するた
   めの配線について、その遅延特性を回路網全体の遅延特
   性に含めてシミュレーションする場合に、 半導体基板の製造時に得られた、その基板上の前記各配
   線の配置情報を受け入れて、 前記各配線の遅延特性の見込み公差を、前記配置情報に
   基づく製造上の性能変動要因に基づいて選択することを
   特徴とする請求項１記載の回路シミュレーション方法。