JPH0991955A - 半導体メモリ - Google Patents
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- JPH0991955A JPH0991955A JP7266363A JP26636395A JPH0991955A JP H0991955 A JPH0991955 A JP H0991955A JP 7266363 A JP7266363 A JP 7266363A JP 26636395 A JP26636395 A JP 26636395A JP H0991955 A JPH0991955 A JP H0991955A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000000034 method Methods 0.000 claims description 40
- 238000012545 processing Methods 0.000 claims description 29
- 238000012546 transfer Methods 0.000 claims description 20
- 230000000295 complement effect Effects 0.000 claims description 6
- 230000006870 function Effects 0.000 claims description 5
- 230000001360 synchronised effect Effects 0.000 abstract description 20
- 238000010586 diagram Methods 0.000 description 25
- 102100040577 Dermatan-sulfate epimerase-like protein Human genes 0.000 description 19
- 101000816741 Homo sapiens Dermatan-sulfate epimerase-like protein Proteins 0.000 description 19
- 238000006243 chemical reaction Methods 0.000 description 7
- 230000004913 activation Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 6
- 101001096074 Homo sapiens Regenerating islet-derived protein 4 Proteins 0.000 description 4
- 102100037889 Regenerating islet-derived protein 4 Human genes 0.000 description 4
- 125000004122 cyclic group Chemical group 0.000 description 4
- 108091058543 REG3 Proteins 0.000 description 3
- 102100027336 Regenerating islet-derived protein 3-alpha Human genes 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 102100023882 Endoribonuclease ZC3H12A Human genes 0.000 description 1
- 101710112715 Endoribonuclease ZC3H12A Proteins 0.000 description 1
- 241000497429 Obus Species 0.000 description 1
- 101100422768 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUL2 gene Proteins 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- QGVYYLZOAMMKAH-UHFFFAOYSA-N pegnivacogin Chemical compound COCCOC(=O)NCCCCC(NC(=O)OCCOC)C(=O)NCCCCCCOP(=O)(O)O QGVYYLZOAMMKAH-UHFFFAOYSA-N 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1093—Input synchronization
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
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Abstract
(57)【要約】
【課題】バーストモードにおいて高速な読み出し動作を
実現する。 【解決手段】シンクロナスＤＲＡＭ等のバーストモード
を持つ高速メモリにおいて、内部で、パイプライン動作
とプリフェッチ動作を併用して行う構成とし、内部読み
出し回路系と出力バッファ回路との間に、各々が複数の
入力端子と、一つの出力端子を持つ記憶回路が複数並列
接続された構成のＦＩＦＯバッファを配置し、各々の入
力端子は内部データ入出力タイミングとカウンタから生
成される入力制御信号より制御され、各々の出力端子
は、／ＣＡＳ（カスバー）レイテンシに基づく出力クロ
ックとカウンタから生成される出力制御信号により制御
される。
実現する。 【解決手段】シンクロナスＤＲＡＭ等のバーストモード
を持つ高速メモリにおいて、内部で、パイプライン動作
とプリフェッチ動作を併用して行う構成とし、内部読み
出し回路系と出力バッファ回路との間に、各々が複数の
入力端子と、一つの出力端子を持つ記憶回路が複数並列
接続された構成のＦＩＦＯバッファを配置し、各々の入
力端子は内部データ入出力タイミングとカウンタから生
成される入力制御信号より制御され、各々の出力端子
は、／ＣＡＳ（カスバー）レイテンシに基づく出力クロ
ックとカウンタから生成される出力制御信号により制御
される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリに関
し、特にバーストモードを具備した高速半導体メモリの
読み出し方式に関する。
し、特にバーストモードを具備した高速半導体メモリの
読み出し方式に関する。
【０００２】
【従来の技術】近年、ＣＰＵと主記憶に用いるＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）の速度
差が問題となっている。飛躍的に高速化したＣＰＵの要
求に対して、速度の改善が少ないＤＲＡＭは答えられな
い（即ち速度差に対応できない）。このため、高速なＣ
ＰＵを用いたコンピュータシステムでは、主記憶（メイ
ンメモリ）のメモリ容量と比較して少容量ではあるが、
高速なキャッシュメモリをＣＰＵチップ内または外付け
にて接続し、この速度差を吸収する。
（ダイナミック・ランダム・アクセス・メモリ）の速度
差が問題となっている。飛躍的に高速化したＣＰＵの要
求に対して、速度の改善が少ないＤＲＡＭは答えられな
い（即ち速度差に対応できない）。このため、高速なＣ
ＰＵを用いたコンピュータシステムでは、主記憶（メイ
ンメモリ）のメモリ容量と比較して少容量ではあるが、
高速なキャッシュメモリをＣＰＵチップ内または外付け
にて接続し、この速度差を吸収する。
【０００３】キャッシュメモリは主記憶のうち一部のデ
ータのコピー（写し）を保持している。このデータのコ
ピーは連続したアドレスを持つ複数のデータを単位と
し、この単位を「ページ」と呼ぶ。
ータのコピー（写し）を保持している。このデータのコ
ピーは連続したアドレスを持つ複数のデータを単位と
し、この単位を「ページ」と呼ぶ。
【０００４】ＣＰＵは通常キャッシュメモリに対してア
クセスを行う。そして、キャッシュメモリ内に所望する
データがないときには主記憶から新たに所望するデータ
をキャッシュメモリにコピーする。この際、コピーはペ
ージ単位で行われる。
クセスを行う。そして、キャッシュメモリ内に所望する
データがないときには主記憶から新たに所望するデータ
をキャッシュメモリにコピーする。この際、コピーはペ
ージ単位で行われる。
【０００５】このため、このようなシステムの主記憶を
構成するメモリ素子には、キャッシュメモリに対し連続
したアドレスを持つデータ列を高速に入出力できる機能
をもつことが要求される。
構成するメモリ素子には、キャッシュメモリに対し連続
したアドレスを持つデータ列を高速に入出力できる機能
をもつことが要求される。
【０００６】この場合、メモリにおいて、先頭アドレス
を指定するのみで、これを含むデータ列を外部から入力
される基準クロック信号に同期して入出力する方法が採
用されている。これを「バースト転送」といい、１つの
アドレスを指定することにより入出力されるデータ列の
長さを「バースト長」と呼ぶ。バースト転送を行うメモ
リの典型的な例としてシンクロナスＤＲＡＭがある。
を指定するのみで、これを含むデータ列を外部から入力
される基準クロック信号に同期して入出力する方法が採
用されている。これを「バースト転送」といい、１つの
アドレスを指定することにより入出力されるデータ列の
長さを「バースト長」と呼ぶ。バースト転送を行うメモ
リの典型的な例としてシンクロナスＤＲＡＭがある。
【０００７】通常、汎用ＤＲＡＭ（ファストページモー
ドを持つＤＲＡＭ）は、アドレスを指定してからデータ
が外部に出力されるまでの間、すなわち、アドレスアク
セス時間が高速なもので２０ｎｓ（＝５０ＭＨｚ）程度
である。
ドを持つＤＲＡＭ）は、アドレスを指定してからデータ
が外部に出力されるまでの間、すなわち、アドレスアク
セス時間が高速なもので２０ｎｓ（＝５０ＭＨｚ）程度
である。
【０００８】シンクロナスＤＲＡＭにおいては、１つの
データの処理に掛かる時間は、基本的には汎用ＤＲＡＭ
と同一であるが、内部の処理を多重化し、複数のデータ
を同時に内部処理することにより、１データ当たりの見
かけ上の処理時間を短縮し、入出力を高速化して１００
ＭＨｚ以上の速度を得ることを可能としている。このと
きのデータ入出力の周波数、すなわち基準クロックの周
波数を「バースト転送周波数」という。
データの処理に掛かる時間は、基本的には汎用ＤＲＡＭ
と同一であるが、内部の処理を多重化し、複数のデータ
を同時に内部処理することにより、１データ当たりの見
かけ上の処理時間を短縮し、入出力を高速化して１００
ＭＨｚ以上の速度を得ることを可能としている。このと
きのデータ入出力の周波数、すなわち基準クロックの周
波数を「バースト転送周波数」という。
【０００９】ただし、シンクロナスＤＲＡＭも汎用ＤＲ
ＡＭも、基本的に、アドレスアクセス時間は同一、すな
わち、１つのデータに注目すれば、内部処理時間は汎用
ＤＲＡＭと基本的に同一であるため、読み出し指示のコ
マンド入力からデータ出力までは通常複数の基準クロッ
ク周期を要する。
ＡＭも、基本的に、アドレスアクセス時間は同一、すな
わち、１つのデータに注目すれば、内部処理時間は汎用
ＤＲＡＭと基本的に同一であるため、読み出し指示のコ
マンド入力からデータ出力までは通常複数の基準クロッ
ク周期を要する。
【００１０】読み出し指示のコマンド入力のクロックか
ら、出力データが外部に出力されるまでの基準クロック
のクロック数を「／ＣＡＳ（カスバー）レイテンシ」と
呼ぶ（なお、記号「／」は反転を示し、この場合ＣＡＳ
がＬowアクティブであることを示している）。
ら、出力データが外部に出力されるまでの基準クロック
のクロック数を「／ＣＡＳ（カスバー）レイテンシ」と
呼ぶ（なお、記号「／」は反転を示し、この場合ＣＡＳ
がＬowアクティブであることを示している）。
【００１１】シンクロナスＤＲＡＭでは、通常、「モー
ドレジスタ」と呼ばれる動作条件設定用の記憶回路を具
備しており、外部から入力される所定のモードレジスタ
セットコマンドにより、／ＣＡＳレイテンシ等を設定す
ることができる。
ドレジスタ」と呼ばれる動作条件設定用の記憶回路を具
備しており、外部から入力される所定のモードレジスタ
セットコマンドにより、／ＣＡＳレイテンシ等を設定す
ることができる。
【００１２】外部から／ＣＡＳレイテンシが設定できる
ようになっているのは、そのシンクロナスＤＲＡＭの最
高バースト転送周波数の基準クロックで、他の回路また
は基板配線が動作しないために、シンクロナスＤＲＡＭ
のバースト転送周波数、すなわち基準クロックの周波数
を下げて使用する場合、基準クロック周期と／ＣＡＳレ
イテンシとの関係がアドレスアクセス時間を満足する範
囲で、／ＣＡＳレイテンシを低くすることによって、１
番目のデータの出力までの時間を短くできるからである
（基準クロック周波数が低い場合には、／ＣＡＳレイテ
ンシを大きくする必要性がない。逆に、アドレスアクセ
ス時間が一定の条件下で、最高バースト転送周波数を高
めるためには、／ＣＡＳレイテンシを大きくする必要が
ある）。
ようになっているのは、そのシンクロナスＤＲＡＭの最
高バースト転送周波数の基準クロックで、他の回路また
は基板配線が動作しないために、シンクロナスＤＲＡＭ
のバースト転送周波数、すなわち基準クロックの周波数
を下げて使用する場合、基準クロック周期と／ＣＡＳレ
イテンシとの関係がアドレスアクセス時間を満足する範
囲で、／ＣＡＳレイテンシを低くすることによって、１
番目のデータの出力までの時間を短くできるからである
（基準クロック周波数が低い場合には、／ＣＡＳレイテ
ンシを大きくする必要性がない。逆に、アドレスアクセ
ス時間が一定の条件下で、最高バースト転送周波数を高
めるためには、／ＣＡＳレイテンシを大きくする必要が
ある）。
【００１３】ところで、内部処理の多重化の従来の技術
として、パイプライン方式とプリフェッチ方式とがあ
る。
として、パイプライン方式とプリフェッチ方式とがあ
る。
【００１４】図１７は、従来の典型的なパイプライン方
式の読み出し動作を説明するためのタイミング図であ
る。図１７には、パイプラインのステージ数は「４」と
され、／ＣＡＳレイテンシは「４」、バースト長は
「４」の読み出しを２回行う場合のタイミング波形の一
例が示されている。
式の読み出し動作を説明するためのタイミング図であ
る。図１７には、パイプラインのステージ数は「４」と
され、／ＣＡＳレイテンシは「４」、バースト長は
「４」の読み出しを２回行う場合のタイミング波形の一
例が示されている。
【００１５】パイプライン方式は、内部の一連の処理を
いくつかのステージに分割し、１つのデータに関する情
報を各ステージで基準クロックに従い順次処理する。
いくつかのステージに分割し、１つのデータに関する情
報を各ステージで基準クロックに従い順次処理する。
【００１６】図１７に示す従来例では、内部カラムアド
レスＹＡＤＤを生成する第１のステージ、内部カラムア
ドレスＹＡＤＤをプリデコードしてプリデコードカラム
アドレス信号ＰＹＡＤＤを生成する第２のステージ、信
号ＰＹＡＤＤで指定されるアドレスのデータをデータ入
出力線ＩＯＢＵＳに読み出す第３のステージ、及びデー
タ入出力線ＩＯＢＵＳ上のデータをＤＱピンからチップ
外部に出力する第４のステージの計４ステージからなる
４段パイプライン方式である。
レスＹＡＤＤを生成する第１のステージ、内部カラムア
ドレスＹＡＤＤをプリデコードしてプリデコードカラム
アドレス信号ＰＹＡＤＤを生成する第２のステージ、信
号ＰＹＡＤＤで指定されるアドレスのデータをデータ入
出力線ＩＯＢＵＳに読み出す第３のステージ、及びデー
タ入出力線ＩＯＢＵＳ上のデータをＤＱピンからチップ
外部に出力する第４のステージの計４ステージからなる
４段パイプライン方式である。
【００１７】すなわち、基準クロックＩＣＬＫ（外部ク
ロック信号ＣＬＫから生成される内部クロック）のサイ
クルＴ１〜Ｔ２において、内部カラムアドレスＹＡＤＤ
信号を生成するための第１のステージで処理された第１
のデータのアドレスＡａ０（入力されたアドレス信号Ａ
ＤＤ参照）は、基準クロックＩＣＬＫの次のサイクルＴ
２〜Ｔ３において第２のステージで処理される。それと
同時に第２のデータのアドレスＡａ１は第１のステージ
で処理される。各ステージは並列に同時にその処理動作
が行われるため、ステージ数分のデータが並列処理され
ることになる。
ロック信号ＣＬＫから生成される内部クロック）のサイ
クルＴ１〜Ｔ２において、内部カラムアドレスＹＡＤＤ
信号を生成するための第１のステージで処理された第１
のデータのアドレスＡａ０（入力されたアドレス信号Ａ
ＤＤ参照）は、基準クロックＩＣＬＫの次のサイクルＴ
２〜Ｔ３において第２のステージで処理される。それと
同時に第２のデータのアドレスＡａ１は第１のステージ
で処理される。各ステージは並列に同時にその処理動作
が行われるため、ステージ数分のデータが並列処理され
ることになる。
【００１８】各ステージはそれぞれ基準クロックＩＣＬ
Ｋにより制御されているので、複数のデータに関する情
報が１つのステージに同時に存在することはなく、結果
として、各データは内部で衝突することなく基準クロッ
クＩＣＬＫに同期して出力される。
Ｋにより制御されているので、複数のデータに関する情
報が１つのステージに同時に存在することはなく、結果
として、各データは内部で衝突することなく基準クロッ
クＩＣＬＫに同期して出力される。
【００１９】図１８は、従来のプリフェッチ方式の読み
出し動作を説明するためのタイミング図である。図１８
においては、並列数（プリフェッチ数）は「２」、／Ｃ
ＡＳレイテンシは「３」、バースト長は「４」の読み出
しを２回行う場合のタイミング波形図が示されている。
出し動作を説明するためのタイミング図である。図１８
においては、並列数（プリフェッチ数）は「２」、／Ｃ
ＡＳレイテンシは「３」、バースト長は「４」の読み出
しを２回行う場合のタイミング波形図が示されている。
【００２０】プリフェッチ方式は、内部処理を並列に行
い、入出力でデータをプリフェッチし、パラレル−シリ
アル変換を行う。すなわち、データの内部処理の経路を
複数設け、複数のデータに対し同一の処理を実質的に同
時に行う。ただし、出力は同時には行い得ないため、そ
れ以前に、同時処理された複数のデータに対しパラレル
−シリアル変換を施し、シリアルデータを順次基準クロ
ックに従い出力する。
い、入出力でデータをプリフェッチし、パラレル−シリ
アル変換を行う。すなわち、データの内部処理の経路を
複数設け、複数のデータに対し同一の処理を実質的に同
時に行う。ただし、出力は同時には行い得ないため、そ
れ以前に、同時処理された複数のデータに対しパラレル
−シリアル変換を施し、シリアルデータを順次基準クロ
ックに従い出力する。
【００２１】すなわち、変換後のデータを出力するに
は、変換前の並列数と同じだけの基準クロック数を要す
る。従って、パラレル−シリアル変換前の処理は並列数
と同じだけの基準クロック数で行えば、データを間断な
く出力することができる。
は、変換前の並列数と同じだけの基準クロック数を要す
る。従って、パラレル−シリアル変換前の処理は並列数
と同じだけの基準クロック数で行えば、データを間断な
く出力することができる。
【００２２】図１８を参照して、基準クロックＩＣＬＫ
をＴ１〜Ｔ３の２サイクルで、外部アドレスＡＤＤの取
り込みから、データ入出力線ＩＯＢＵＳへのデータ読み
出しを行っている。このとき、読み出されるデータはＤ
ａ０、Ｄａ１の２ビットであり、このうち、データＤａ
０は基準クロックのＴ３〜Ｔ４のサイクルで外部に出力
され、データＤａ１はＴ４〜Ｔ５のサイクルで外部に出
力される。
をＴ１〜Ｔ３の２サイクルで、外部アドレスＡＤＤの取
り込みから、データ入出力線ＩＯＢＵＳへのデータ読み
出しを行っている。このとき、読み出されるデータはＤ
ａ０、Ｄａ１の２ビットであり、このうち、データＤａ
０は基準クロックのＴ３〜Ｔ４のサイクルで外部に出力
され、データＤａ１はＴ４〜Ｔ５のサイクルで外部に出
力される。
【００２３】
【発明が解決しようとする課題】上記の如く、シンクロ
ナスＤＲＡＭ等、バースト動作を行なうメモリのバース
ト転送周波数の最高動作周波数を上げるための方式とし
て、パイプライン方式とプリフェッチ方式がある。
ナスＤＲＡＭ等、バースト動作を行なうメモリのバース
ト転送周波数の最高動作周波数を上げるための方式とし
て、パイプライン方式とプリフェッチ方式がある。
【００２４】そして、パイプライン方式において、最高
バースト転送周波数を向上させるためには、パイプライ
ンのステージ数を増し、各ステージの処理を短縮して、
並列度を上げるようにしている。ただし、ＤＲＡＭ内部
の処理の関係で、各ステージを区切れる箇所は限られて
いる。また、最小基準クロック周期は、最も時間の掛か
るステージに合わせなければならない。さらに、各ステ
ージ間を接続する回路でのオーバーヘッドも増加するた
め、事実上ステージ数は３〜４程度に制限される。すな
わち、データの多重度も３〜４に制限される。
バースト転送周波数を向上させるためには、パイプライ
ンのステージ数を増し、各ステージの処理を短縮して、
並列度を上げるようにしている。ただし、ＤＲＡＭ内部
の処理の関係で、各ステージを区切れる箇所は限られて
いる。また、最小基準クロック周期は、最も時間の掛か
るステージに合わせなければならない。さらに、各ステ
ージ間を接続する回路でのオーバーヘッドも増加するた
め、事実上ステージ数は３〜４程度に制限される。すな
わち、データの多重度も３〜４に制限される。
【００２５】また、プリフェッチ方式で最高バースト転
送周波数を向上させるには、並列に処理するデータの数
を増加させる。このためには、同一の回路が並列分だけ
必要とされ、回路規模が大きくなり、これを実現するた
めにはチップ面積が増大する。
送周波数を向上させるには、並列に処理するデータの数
を増加させる。このためには、同一の回路が並列分だけ
必要とされ、回路規模が大きくなり、これを実現するた
めにはチップ面積が増大する。
【００２６】また、プリフェッチ方式では、データの入
出力は並列分を単位として行われなければならず、並列
分を下回る単位のデータの入出力はできない。
出力は並列分を単位として行われなければならず、並列
分を下回る単位のデータの入出力はできない。
【００２７】このため並列度を上げると機能上の自由度
が低下し、これを用いたコンピュータシステムの性能低
下を招く。これらの理由により並列度つまり多重度は２
程度に制限される。
が低下し、これを用いたコンピュータシステムの性能低
下を招く。これらの理由により並列度つまり多重度は２
程度に制限される。
【００２８】このように、上記２方式はどちらもデータ
の多重度を上げることにより、高速化することができる
が、それぞれの理由により多重度には限界がある。すな
わち、最高バースト転送周波数に限界がある。
の多重度を上げることにより、高速化することができる
が、それぞれの理由により多重度には限界がある。すな
わち、最高バースト転送周波数に限界がある。
【００２９】従って、本発明は上記問題点を解消し、バ
ーストモードにおいて高速な読み出し動作を実現する半
導体記憶装置を提供することを目的とする。
ーストモードにおいて高速な読み出し動作を実現する半
導体記憶装置を提供することを目的とする。
【００３０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、基準クロックの入力回路と、前記基準ク
ロックに同期して外部入力信号をラッチする入力バッフ
ァ回路と、前記基準クロックに同期して記憶データを外
部に出力する出力バッファ回路と、を備え、前記入力バ
ッファ回路と前記出力バッファ回路とが、同一の記憶デ
ータの処理に関して、前記基準クロックのそれぞれ異な
るエッヂにより動作するように構成されたことを特徴と
する半導体メモリを提供する。
め、本発明は、基準クロックの入力回路と、前記基準ク
ロックに同期して外部入力信号をラッチする入力バッフ
ァ回路と、前記基準クロックに同期して記憶データを外
部に出力する出力バッファ回路と、を備え、前記入力バ
ッファ回路と前記出力バッファ回路とが、同一の記憶デ
ータの処理に関して、前記基準クロックのそれぞれ異な
るエッヂにより動作するように構成されたことを特徴と
する半導体メモリを提供する。
【００３１】本発明に係る半導体メモリにおいては、好
ましくは、前記外部入力信号に応じて前記記憶データの
読み出しを行う回路系であって、前記出力バッファ回路
を除いてなる内部読み出し回路系が、前記入力バッファ
回路が動作するエッヂに基づいてのみ動作することを特
徴とする。
ましくは、前記外部入力信号に応じて前記記憶データの
読み出しを行う回路系であって、前記出力バッファ回路
を除いてなる内部読み出し回路系が、前記入力バッファ
回路が動作するエッヂに基づいてのみ動作することを特
徴とする。
【００３２】また、本発明に係る半導体メモリにおいて
は、好ましくは、前記内部読み出し回路により読み出さ
れた前記記憶データを前記出力バッファが出力するまで
一時的に蓄える緩衝回路を、前記内部読み出し回路系
と、前記出力バッファ回路との間に備えたことを特徴と
する。
は、好ましくは、前記内部読み出し回路により読み出さ
れた前記記憶データを前記出力バッファが出力するまで
一時的に蓄える緩衝回路を、前記内部読み出し回路系
と、前記出力バッファ回路との間に備えたことを特徴と
する。
【００３３】さらに、本発明に係る半導体メモリにおい
ては、好ましくは、前記緩衝回路が、入力制御信号によ
りデータの入力が制御されると共に、出力制御信号によ
りデータの出力が制御される記憶回路を複数並列に接続
してなることを特徴とする。
ては、好ましくは、前記緩衝回路が、入力制御信号によ
りデータの入力が制御されると共に、出力制御信号によ
りデータの出力が制御される記憶回路を複数並列に接続
してなることを特徴とする。
【００３４】すなわち、本発明のデータの読み出し方式
では、データの出力制御を一括して行う緩衝回路を内部
読み出し回路系とデータアウトバッファとの間に挿入
し、読み出し時、データは緩衝回路に至るまでは、基準
クロックに対し非同期で処理される。
では、データの出力制御を一括して行う緩衝回路を内部
読み出し回路系とデータアウトバッファとの間に挿入
し、読み出し時、データは緩衝回路に至るまでは、基準
クロックに対し非同期で処理される。
【００３５】
【発明の実施の形態】図面を参照して、本発明の実施の
形態を以下に説明する。
形態を以下に説明する。
【００３６】
【実施形態１】図１は、本発明の第１の実施形態の構成
を示すブロック図である。図２は、図１に示した本発明
の第１の実施形態の構成を示すブロック図のうち、ファ
ーストインファーストアウト（ＦＩＦＯ）バッファの構
成を示す回路図である。また、図３ないし図５は本発明
の第１の実施形態の動作を説明するためのタイミング図
である。
を示すブロック図である。図２は、図１に示した本発明
の第１の実施形態の構成を示すブロック図のうち、ファ
ーストインファーストアウト（ＦＩＦＯ）バッファの構
成を示す回路図である。また、図３ないし図５は本発明
の第１の実施形態の動作を説明するためのタイミング図
である。
【００３７】図１ないし図５を参照して本実施形態の構
成を以下に説明する。なお、本実施形態ではカラムアド
レスＹ０〜Ｙ８、最高バースト長「８」、最高／ＣＡＳ
レイテンシ「５」で説明を行うが、これらが変化しても
方式的には変化なく対応する。また、バンク数、ＤＱ数
（入出力ビット数）には特に言及しないが、これらは本
方式には影響しない。
成を以下に説明する。なお、本実施形態ではカラムアド
レスＹ０〜Ｙ８、最高バースト長「８」、最高／ＣＡＳ
レイテンシ「５」で説明を行うが、これらが変化しても
方式的には変化なく対応する。また、バンク数、ＤＱ数
（入出力ビット数）には特に言及しないが、これらは本
方式には影響しない。
【００３８】図１を参照して、内部クロック発生回路
（ＣＧＥＮ）101は、外部から入力される基準クロック
信号ＣＬＫとクロックイネーブル信号ＣＫＥから内部基
準クロック信号ＩＣＬＫを生成する。基準クロック信号
ＣＬＫの立ち上がりエッヂ入力時にＣＫＥ信号がロウ
（Ｌｏｗ）であった場合（例えばサイクルＴ６）、図４
に示すように次サイクル（例えばサイクルＴ７）のＣＬ
Ｋ信号に対応するＩＣＬＫ信号は生成されない。
（ＣＧＥＮ）101は、外部から入力される基準クロック
信号ＣＬＫとクロックイネーブル信号ＣＫＥから内部基
準クロック信号ＩＣＬＫを生成する。基準クロック信号
ＣＬＫの立ち上がりエッヂ入力時にＣＫＥ信号がロウ
（Ｌｏｗ）であった場合（例えばサイクルＴ６）、図４
に示すように次サイクル（例えばサイクルＴ７）のＣＬ
Ｋ信号に対応するＩＣＬＫ信号は生成されない。
【００３９】コマンドデコーダ（ＣＤＥＣ）102は、内
部基準クロック信号ＩＣＬＫのクロックエッヂに基づ
き、外部コマンド信号／ＲＡＳ（ラスバー）、／ＣＡＳ
（カスバー）、／ＷＥ（ライトネーブルバー）および／
ＣＳ（チップセレクトバー）を取り込み、これらの組み
合わせにより外部から与えられるコマンドをデコード
し、それぞれのコマンドに対応する内部信号を発生す
る。シンクロナスＤＲＡＭにおいては、コマンドは活性
化コマンド等数種類存在するが、図１には、本発明に関
係のある、読み出し／書き込みコマンドに対応するＲＷ
信号、モードレジスタセットコマンドに対応するＭＤＲ
Ｓ信号のみが図示されている。
部基準クロック信号ＩＣＬＫのクロックエッヂに基づ
き、外部コマンド信号／ＲＡＳ（ラスバー）、／ＣＡＳ
（カスバー）、／ＷＥ（ライトネーブルバー）および／
ＣＳ（チップセレクトバー）を取り込み、これらの組み
合わせにより外部から与えられるコマンドをデコード
し、それぞれのコマンドに対応する内部信号を発生す
る。シンクロナスＤＲＡＭにおいては、コマンドは活性
化コマンド等数種類存在するが、図１には、本発明に関
係のある、読み出し／書き込みコマンドに対応するＲＷ
信号、モードレジスタセットコマンドに対応するＭＤＲ
Ｓ信号のみが図示されている。
【００４０】バーストカウンタ（ＢＣＮＴ）103は、外
部からの読み出しコマンド、あるいは書き込みコマンド
が与えられ、コマンドデコーダによりＲＷ信号が生成さ
れた場合、バースト期間信号ＰＥＮを発生する。そし
て、カウンタを初期化し、以降の内部基準クロックＩＣ
ＬＫによりカウンタを動作させ、バースト期間中（バー
スト長分のＩＣＬＫサイクル数の期間）はＰＥＮ信号を
出力し続ける。
部からの読み出しコマンド、あるいは書き込みコマンド
が与えられ、コマンドデコーダによりＲＷ信号が生成さ
れた場合、バースト期間信号ＰＥＮを発生する。そし
て、カウンタを初期化し、以降の内部基準クロックＩＣ
ＬＫによりカウンタを動作させ、バースト期間中（バー
スト長分のＩＣＬＫサイクル数の期間）はＰＥＮ信号を
出力し続ける。
【００４１】内部カラムアドレス発生回路（ＹＢＵＦ）
104は、読み出し／書き込みコマンド入力時には、これ
と同時に入力される外部カラムアドレスＡＤＤ信号を取
り込み、これと同一の値を内部カラムアドレスＹＡＤＤ
信号として発生し、以降バースト期間中は基準クロック
ＩＣＬＫのエッヂの入力により、このＩＣＬＫサイクル
に対応する内部カラムアドレスＹＡＤＤを各々発生す
る。
104は、読み出し／書き込みコマンド入力時には、これ
と同時に入力される外部カラムアドレスＡＤＤ信号を取
り込み、これと同一の値を内部カラムアドレスＹＡＤＤ
信号として発生し、以降バースト期間中は基準クロック
ＩＣＬＫのエッヂの入力により、このＩＣＬＫサイクル
に対応する内部カラムアドレスＹＡＤＤを各々発生す
る。
【００４２】カラムアドレスプリデコーダ（ＰＹＤＥ
Ｃ）105は、内部カラムアドレスＹＡＤＤから、数組の
プリデコードされたカラムアドレスＰＹＡＤＤを発生す
る。
Ｃ）105は、内部カラムアドレスＹＡＤＤから、数組の
プリデコードされたカラムアドレスＰＹＡＤＤを発生す
る。
【００４３】ＭＡＲＲ（メモリセルアレイ）120はＤＲ
ＡＭコアである。カラムアドレスＰＹＡＤＤによって指
定されたカラム選択線ＹＳＷが活性化され、これに接続
されるセンスアンプ（ＳＡ）に読み出されている所望の
メモリセルのデータをリードアンプ（ＲＡＭＰ）113を
経てデータ入出力線（ＩＯＢＵＳ）112に読み出す。
ＡＭコアである。カラムアドレスＰＹＡＤＤによって指
定されたカラム選択線ＹＳＷが活性化され、これに接続
されるセンスアンプ（ＳＡ）に読み出されている所望の
メモリセルのデータをリードアンプ（ＲＡＭＰ）113を
経てデータ入出力線（ＩＯＢＵＳ）112に読み出す。
【００４４】ＦＩＦＯバッファ106は、基準クロック同
期出力制御用のＦＩＦＯ（先入れ先出し型）バッファで
ある。
期出力制御用のＦＩＦＯ（先入れ先出し型）バッファで
ある。
【００４５】本実施形態に係るチップでは、アクセスタ
イムの高速化のため、コマンド入力以降ここまでの処理
を完全に基準クロックに非同期で行っている。しかし、
出力制御は基準クロック同期なので、このＦＩＦＯバッ
ファによりクロックサスペンド等により起こされるデー
タの追突を解決する。
イムの高速化のため、コマンド入力以降ここまでの処理
を完全に基準クロックに非同期で行っている。しかし、
出力制御は基準クロック同期なので、このＦＩＦＯバッ
ファによりクロックサスペンド等により起こされるデー
タの追突を解決する。
【００４６】図２に、ＦＩＦＯバッファ106の回路構成
を示す。図２を参照して、ＦＩＦＯバッファは４個のレ
ジスタＲＥＧ０〜ＲＥＧ３から成る。
を示す。図２を参照して、ＦＩＦＯバッファは４個のレ
ジスタＲＥＧ０〜ＲＥＧ３から成る。
【００４７】本実施形態の最高／ＣＡＳレイテンシが
「５」なので、最高４個の未出力データを保持できれば
よい。なぜなら、これ以上のデータをＭＡＲＲ120から
読み出すために基準クロックを入力すれば、チップ外へ
のデータの出力が必ず行われ、結局、出力されたデータ
の保持の必要がなくなり、この保持に使用していたレジ
スタをＭＡＲＲ120から新たに読み出されてきたデータ
の保持に使用すればよいからである。
「５」なので、最高４個の未出力データを保持できれば
よい。なぜなら、これ以上のデータをＭＡＲＲ120から
読み出すために基準クロックを入力すれば、チップ外へ
のデータの出力が必ず行われ、結局、出力されたデータ
の保持の必要がなくなり、この保持に使用していたレジ
スタをＭＡＲＲ120から新たに読み出されてきたデータ
の保持に使用すればよいからである。
【００４８】それぞれのレジスタはフリップフロップ回
路で構成され、１つの入力端子と１つの出力端子を持
つ。そして、それぞれの入力端子は同一のデータ入出力
線（ＩＯＢＵＳ）112に接続され、入力端子はＦＩＦＯ
バッファデータラッチ選択線ＤＳＥＬによって制御さ
れ、活性化されたＤＳＥＬ信号によって制御されるレジ
スタのみにＩＯＢＵＳのデータがラッチされる。
路で構成され、１つの入力端子と１つの出力端子を持
つ。そして、それぞれの入力端子は同一のデータ入出力
線（ＩＯＢＵＳ）112に接続され、入力端子はＦＩＦＯ
バッファデータラッチ選択線ＤＳＥＬによって制御さ
れ、活性化されたＤＳＥＬ信号によって制御されるレジ
スタのみにＩＯＢＵＳのデータがラッチされる。
【００４９】また、それぞれの出力端子は同一のデータ
アウトバッファ（ＤＯＵＴ）110に接続され、出力端子
はＦＩＦＯバッファ出力制御線ＯＳＥＬによって制御さ
れ、活性化されたＯＳＥＬ信号により制御されるレジス
タのみがＦＩＦＯバッファ106からのデータ出力を行
う。
アウトバッファ（ＤＯＵＴ）110に接続され、出力端子
はＦＩＦＯバッファ出力制御線ＯＳＥＬによって制御さ
れ、活性化されたＯＳＥＬ信号により制御されるレジス
タのみがＦＩＦＯバッファ106からのデータ出力を行
う。
【００５０】図１を参照して、ＦＩＦＯバッファ入力制
御用カウンタ（ＤＣＮＴ）107はＦＩＦＯバッファ106の
それぞれのレジスタの入力を制御する。ＤＣＮＴ107は
ＦＩＦＯバッファ106のレジスタ数と同じ数の状態を持
つサイクリックカウンタであり、内部基準クロックＩＣ
ＬＫに同期し、０→１→２→３→０→…の値をとる。そ
して、それぞれの値に対応するＤＳＥＬ信号を活性化す
る。したがって、ＦＩＦＯバッファ106においてはＤＣ
ＮＴ107の値が指し示しているレジスタのデータ入出力
線（ＩＯＢＵＳ）112の入力が開く。
御用カウンタ（ＤＣＮＴ）107はＦＩＦＯバッファ106の
それぞれのレジスタの入力を制御する。ＤＣＮＴ107は
ＦＩＦＯバッファ106のレジスタ数と同じ数の状態を持
つサイクリックカウンタであり、内部基準クロックＩＣ
ＬＫに同期し、０→１→２→３→０→…の値をとる。そ
して、それぞれの値に対応するＤＳＥＬ信号を活性化す
る。したがって、ＦＩＦＯバッファ106においてはＤＣ
ＮＴ107の値が指し示しているレジスタのデータ入出力
線（ＩＯＢＵＳ）112の入力が開く。
【００５１】ＦＩＦＯバッファ出力制御用カウンタ（Ｏ
ＣＮＴ）108はＦＩＦＯバッファ106のそれぞれのレジス
タの出力を制御する。ＯＣＮＴ108もまたＦＩＦＯバッ
ファ106のレジスタ数と同じ数の状態を持つサイクリッ
クカウンタであり、内部基準クロックＩＣＬＫに同期
し、０→１→２→３→０→…の値をとる。そして、それ
ぞれの値に対応するＯＳＥＬ信号を活性化する。したが
って、ＦＩＦＯバッファ106においてはＯＣＮＴ108の値
が指し示しているレジスタの値がＦＩＦＯから出力され
る。
ＣＮＴ）108はＦＩＦＯバッファ106のそれぞれのレジス
タの出力を制御する。ＯＣＮＴ108もまたＦＩＦＯバッ
ファ106のレジスタ数と同じ数の状態を持つサイクリッ
クカウンタであり、内部基準クロックＩＣＬＫに同期
し、０→１→２→３→０→…の値をとる。そして、それ
ぞれの値に対応するＯＳＥＬ信号を活性化する。したが
って、ＦＩＦＯバッファ106においてはＯＣＮＴ108の値
が指し示しているレジスタの値がＦＩＦＯから出力され
る。
【００５２】ＤＣＮＴ107とＯＣＮＴ108は全く独立に動
作する。
作する。
【００５３】タイミング発生回路（ＴＧ）109は、ＲＷ
信号、ＰＥＮ信号等を参照して内部基準クロックＩＣＬ
Ｋから、メモリセルアレイ（ＭＡＲＲ）120から読み出
されてくるデータに合わせて（位相を適合させて）、リ
ードアンプ（ＲＡＭＰ）113、ＤＣＮＴ107等の回路の動
作タイミング信号を生成する。
信号、ＰＥＮ信号等を参照して内部基準クロックＩＣＬ
Ｋから、メモリセルアレイ（ＭＡＲＲ）120から読み出
されてくるデータに合わせて（位相を適合させて）、リ
ードアンプ（ＲＡＭＰ）113、ＤＣＮＴ107等の回路の動
作タイミング信号を生成する。
【００５４】データアウトバッファ（ＤＯＵＴ）110は
ＦＩＦＯバッファ106から出力されたデータをチップ外
部に出力する出力バッファ回路である。
ＦＩＦＯバッファ106から出力されたデータをチップ外
部に出力する出力バッファ回路である。
【００５５】データインバッファ（ＤＩＮ）111は、書
き込み動作時外部から入力されるデータをラッチし、デ
ータ入出力線（ＩＯＢＵＳ）112に出力する入力バッフ
ァ回路である。
き込み動作時外部から入力されるデータをラッチし、デ
ータ入出力線（ＩＯＢＵＳ）112に出力する入力バッフ
ァ回路である。
【００５６】図面を参照して、本実施形態の動作の説明
を行う。外部からの入力信号は、公知の一般的なシンク
ロナスＤＲＡＭと同一である。
を行う。外部からの入力信号は、公知の一般的なシンク
ロナスＤＲＡＭと同一である。
【００５７】図３は、クロックイネーブル信号ＣＫＥに
よるクロックサスペンド（ＣＫＥ信号をロウレベルにす
ることにより、次サイクルの基準クロック信号ＣＬＫを
無効とし、このＣＬＫに対応する内部基準クロック信号
ＩＣＬＫの生成をせず、従って、ＣＬＫに対応する内部
動作を全て行なわないこと）を行わず、／ＣＡＳレイテ
ンシ「５」、バースト長「４」で、読み出しコマンドを
４ＣＬＫ毎に２回入力した場合の動作を示している。
よるクロックサスペンド（ＣＫＥ信号をロウレベルにす
ることにより、次サイクルの基準クロック信号ＣＬＫを
無効とし、このＣＬＫに対応する内部基準クロック信号
ＩＣＬＫの生成をせず、従って、ＣＬＫに対応する内部
動作を全て行なわないこと）を行わず、／ＣＡＳレイテ
ンシ「５」、バースト長「４」で、読み出しコマンドを
４ＣＬＫ毎に２回入力した場合の動作を示している。
【００５８】また、図４はクロックサスペンドを行い、
他の条件は図３に示した動作と同一の場合、さらに図５
はモードレジスタセットコマンドを入力した場合の動作
を示すタイミング図である。
他の条件は図３に示した動作と同一の場合、さらに図５
はモードレジスタセットコマンドを入力した場合の動作
を示すタイミング図である。
【００５９】外部基準クロック信号ＣＬＫと、ＣＬＫ信
号を有効とするためのクロックイネーブル信号ＣＫＥが
外部から与えられる。内部クロック生成回路（ＣＧＥ
Ｎ）101によってこれらの信号から内部基準クロック信
号ＩＣＬＫが生成される。
号を有効とするためのクロックイネーブル信号ＣＫＥが
外部から与えられる。内部クロック生成回路（ＣＧＥ
Ｎ）101によってこれらの信号から内部基準クロック信
号ＩＣＬＫが生成される。
【００６０】図４に示す通り、外部基準クロック信号Ｃ
ＬＫが外部から与えられても、クロックイネーブル信号
ＣＫＥが与えられない限り、内部基準クロック信号ＩＣ
ＬＫは生成されないので、たとえ外部基準クロック信号
ＣＬＫが一定周期で与えられても、内部基準クロック信
号ＩＣＬＫが一定周期になるとは限らない。内部クロッ
ク生成回路（ＣＧＥＮ）101以外の他の回路群は外部基
準クロック信号ＣＬＫではなく、内部基準クロック信号
ＩＣＬＫ信号によって動作する。
ＬＫが外部から与えられても、クロックイネーブル信号
ＣＫＥが与えられない限り、内部基準クロック信号ＩＣ
ＬＫは生成されないので、たとえ外部基準クロック信号
ＣＬＫが一定周期で与えられても、内部基準クロック信
号ＩＣＬＫが一定周期になるとは限らない。内部クロッ
ク生成回路（ＣＧＥＮ）101以外の他の回路群は外部基
準クロック信号ＣＬＫではなく、内部基準クロック信号
ＩＣＬＫ信号によって動作する。
【００６１】外部コマンド信号群（／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥ、／ＣＳ）が外部から与えられる。図３、図
４、および図５では、４つの信号をまとめて示してあ
る。
Ｓ、／ＷＥ、／ＣＳ）が外部から与えられる。図３、図
４、および図５では、４つの信号をまとめて示してあ
る。
【００６２】ＲＥＡＤは読み出しコマンド入力を表し、
実際には／ＲＡＳがハイレベル、／ＣＡＳがロウレベ
ル、／ＷＥがハイレベル、また、／ＣＳがロウレベルで
ある。
実際には／ＲＡＳがハイレベル、／ＣＡＳがロウレベ
ル、／ＷＥがハイレベル、また、／ＣＳがロウレベルで
ある。
【００６３】また、ＲＳＥＴはモードレジスタセットコ
マンド入力を表し、実際には／ＲＡＳがロウレベル、／
ＣＡＳがロウレベル、／ＷＥがロウレベル、また、／Ｃ
Ｓがロウレベルである。
マンド入力を表し、実際には／ＲＡＳがロウレベル、／
ＣＡＳがロウレベル、／ＷＥがロウレベル、また、／Ｃ
Ｓがロウレベルである。
【００６４】各信号は内部基準クロックＩＣＬＫのクロ
ックエッヂに基づいて内部に取り込まれ、それぞれの組
み合わせによるコマンドが解読される。
ックエッヂに基づいて内部に取り込まれ、それぞれの組
み合わせによるコマンドが解読される。
【００６５】モードレジスタセットコマンドが入力され
た場合にはＭＤＲＳ信号、読み出しコマンドまたは書き
込みコマンドが入力された場合にはＲＷ信号が生成され
る。
た場合にはＭＤＲＳ信号、読み出しコマンドまたは書き
込みコマンドが入力された場合にはＲＷ信号が生成され
る。
【００６６】外部アドレス信号ＡＤＤが外部から与えら
れる。読み出しコマンド入力時のＡＤＤ信号のＡａ０は
バースト先頭データのアドレスを示している。
れる。読み出しコマンド入力時のＡＤＤ信号のＡａ０は
バースト先頭データのアドレスを示している。
【００６７】読み出しコマンド入力によりＲＷ信号が生
成された場合には、カラムアドレスバッファ回路（ＹＢ
ＵＦ）104により外部アドレス信号ＡＤＤがラッチさ
れ、内部カラムアドレス信号ＹＡＤＤを生成する。
成された場合には、カラムアドレスバッファ回路（ＹＢ
ＵＦ）104により外部アドレス信号ＡＤＤがラッチさ
れ、内部カラムアドレス信号ＹＡＤＤを生成する。
【００６８】このときの内部カラムアドレス信号ＹＡＤ
Ｄの値は外部アドレス信号ＡＤＤの値と同一であり、バ
ースト先頭データのアドレスを示している。
Ｄの値は外部アドレス信号ＡＤＤの値と同一であり、バ
ースト先頭データのアドレスを示している。
【００６９】バーストカウンタ（ＢＣＮＴ）103がリセ
ットされることにより、この内部基準クロック信号ＩＣ
ＬＫのサイクルがバースト動作の先頭であることが認識
され、以降のＩＣＬＫ信号のバースト長分のサイクルの
間、バーストイネーブル信号ＰＥＮが生成される。
ットされることにより、この内部基準クロック信号ＩＣ
ＬＫのサイクルがバースト動作の先頭であることが認識
され、以降のＩＣＬＫ信号のバースト長分のサイクルの
間、バーストイネーブル信号ＰＥＮが生成される。
【００７０】以降のＰＥＮ信号有効期間中には、カラム
アドレスバッファ回路（ＹＢＵＦ）104は、ＩＣＬＫ信
号に基づき、バースト２ビット目以降の内部カラムアド
レス信号ＹＡＤＤとしてＡａ１、Ａａ２、…、を生成す
る。
アドレスバッファ回路（ＹＢＵＦ）104は、ＩＣＬＫ信
号に基づき、バースト２ビット目以降の内部カラムアド
レス信号ＹＡＤＤとしてＡａ１、Ａａ２、…、を生成す
る。
【００７１】生成された内部カラムアドレス信号ＹＡＤ
Ｄは、カラムプリデコーダ（ＰＹＤＥＣ）105によって
プリデコードされ、数組のプリデコードカラムアドレス
信号ＰＹＡＤＤが生成される。
Ｄは、カラムプリデコーダ（ＰＹＤＥＣ）105によって
プリデコードされ、数組のプリデコードカラムアドレス
信号ＰＹＡＤＤが生成される。
【００７２】プリデコードカラムアドレス信号（ＰＹＡ
ＤＤ）はカラムデコーダ（ＹＤＥＣ）121に入力され、
カラム選択線ＹＳＷを活性化する。
ＤＤ）はカラムデコーダ（ＹＤＥＣ）121に入力され、
カラム選択線ＹＳＷを活性化する。
【００７３】この結果所望のアドレスを持つメモリセル
の接続されたセンスアンプ（ＳＡ）からデータＤａ０等
がリードアンプ（ＲＡＭＰ）113によって増幅されデー
タ入出力線（ＩＯＢＵＳ）112に読み出される。
の接続されたセンスアンプ（ＳＡ）からデータＤａ０等
がリードアンプ（ＲＡＭＰ）113によって増幅されデー
タ入出力線（ＩＯＢＵＳ）112に読み出される。
【００７４】ここまでのデータパスの制御は、バースト
先頭のデータに関しては、すべてコマンド入力時の内部
基準クロック信号ＩＣＬＫのエッヂのみに基づき、また
バースト２ビット目以降のデータに関しては、コマンド
入力時以降の対応する内部基準クロック信号ＩＣＬＫの
エッヂのみに基づき行われる。
先頭のデータに関しては、すべてコマンド入力時の内部
基準クロック信号ＩＣＬＫのエッヂのみに基づき、また
バースト２ビット目以降のデータに関しては、コマンド
入力時以降の対応する内部基準クロック信号ＩＣＬＫの
エッヂのみに基づき行われる。
【００７５】すなわち、コマンドが入力されてからデー
タ入出力線（ＩＯＢＵＳ）112にデータが出力されるま
で、何サイクルの基準クロックが入力されようとも（／
ＣＡＳレイテンシを超えない限り）、データ制御には無
関係である。
タ入出力線（ＩＯＢＵＳ）112にデータが出力されるま
で、何サイクルの基準クロックが入力されようとも（／
ＣＡＳレイテンシを超えない限り）、データ制御には無
関係である。
【００７６】従って、本実施形態においては、読み出し
制御方式のうち、以上説明した部分については／ＣＡＳ
レイテンシには全く依存しない。
制御方式のうち、以上説明した部分については／ＣＡＳ
レイテンシには全く依存しない。
【００７７】また、本実施形態においては、内部処理
を、内部基準クロック信号ＩＣＬＫに同期させるための
手段もデータパスには全く挿入されていない。
を、内部基準クロック信号ＩＣＬＫに同期させるための
手段もデータパスには全く挿入されていない。
【００７８】しかしながら、本実施形態においては、あ
る１つの時間（サイクルタイム）で複数のデータに関す
る情報を処理していることからパイプライン方式であ
る。
る１つの時間（サイクルタイム）で複数のデータに関す
る情報を処理していることからパイプライン方式であ
る。
【００７９】従って、内部基準クロック信号ＩＣＬＫの
周波数が高くなると、内部処理のある部分で前のデータ
の処理終了前に次のデータがやってくる場合がある。た
とえば、データ入出力線（ＩＯＢＵＳ）112に出力され
るデータが確定しない時間にＰＹＡＤＤが次のデータの
アドレスに変化する場合等である。
周波数が高くなると、内部処理のある部分で前のデータ
の処理終了前に次のデータがやってくる場合がある。た
とえば、データ入出力線（ＩＯＢＵＳ）112に出力され
るデータが確定しない時間にＰＹＡＤＤが次のデータの
アドレスに変化する場合等である。
【００８０】この場合には誤動作を起こすことになる
が、前記従来例においてもこれらの条件の場合には誤動
作を起こすので、本実施例の欠点にはならない。むし
ろ、従来例のステージ間の内部基準クロック信号ＩＣＬ
Ｋ同期動作に対する、オーバーヘッドがない分最高動作
周波数を高くできる。
が、前記従来例においてもこれらの条件の場合には誤動
作を起こすので、本実施例の欠点にはならない。むし
ろ、従来例のステージ間の内部基準クロック信号ＩＣＬ
Ｋ同期動作に対する、オーバーヘッドがない分最高動作
周波数を高くできる。
【００８１】データ入出力線（ＩＯＢＵＳ）112に読み
出されたデータは、後述の適当な手段によってタイミン
グ発生回路（ＴＧ）109により制御されたＦＩＦＯバッ
ファ入力制御用カウンタ（ＤＣＮＴ）107が示している
ＦＩＦＯバッファ106のレジスタに取り込まれる。
出されたデータは、後述の適当な手段によってタイミン
グ発生回路（ＴＧ）109により制御されたＦＩＦＯバッ
ファ入力制御用カウンタ（ＤＣＮＴ）107が示している
ＦＩＦＯバッファ106のレジスタに取り込まれる。
【００８２】レジスタに取り込まれたデータは、これを
読み出すために入力された内部基準クロック信号ＩＣＬ
Ｋのクロックエッヂから（／ＣＡＳレイテンシ−１）サ
イクル後のエッヂに基づくＯＳＥＬ信号によってデータ
アウトバッファ（ＤＯＵＴ）110に送られる。
読み出すために入力された内部基準クロック信号ＩＣＬ
Ｋのクロックエッヂから（／ＣＡＳレイテンシ−１）サ
イクル後のエッヂに基づくＯＳＥＬ信号によってデータ
アウトバッファ（ＤＯＵＴ）110に送られる。
【００８３】以下にＤＣＮＴ107およびＯＣＮＴ108によ
るＦＩＦＯ106の制御について説明する。
るＦＩＦＯ106の制御について説明する。
【００８４】ＤＣＮＴ107およびＯＣＮＴ108は、モード
レジスタセットコマンドが入力されるＩＣＬＫ信号を基
準として初期化される。モードレジスタコマンドはシン
クロナスＤＲＡＭの初期化および動作モードの設定を行
うコマンドであり、すべての動作に先んじて入力される
ことが保証されている。
レジスタセットコマンドが入力されるＩＣＬＫ信号を基
準として初期化される。モードレジスタコマンドはシン
クロナスＤＲＡＭの初期化および動作モードの設定を行
うコマンドであり、すべての動作に先んじて入力される
ことが保証されている。
【００８５】図５に示すように、時間（サイクル）Ｔ１
においてモードレジスタセットコマンドが入力された場
合、これを取り込むＩＣＬＫのエッヂから一定時間のデ
ィレイを経てＤＣＮＴ107は一定の値（ここでは
「０」）に設定される。この一定時間ディレイは、後述
する読み出し（Ｒｅａｄ）コマンドが入力された場合に
これを取り込む内部基準クロック信号ＩＣＬＫのエッヂ
から、これに基づきＭＡＲＲ120からデータ入出力線
（ＩＯＢＵＳ）112に読み出されるデータをＦＩＦＯ106
に取り込むためＤＣＮＴ107がカウントアップされる時
間と実質的に同じに設定される。
においてモードレジスタセットコマンドが入力された場
合、これを取り込むＩＣＬＫのエッヂから一定時間のデ
ィレイを経てＤＣＮＴ107は一定の値（ここでは
「０」）に設定される。この一定時間ディレイは、後述
する読み出し（Ｒｅａｄ）コマンドが入力された場合に
これを取り込む内部基準クロック信号ＩＣＬＫのエッヂ
から、これに基づきＭＡＲＲ120からデータ入出力線
（ＩＯＢＵＳ）112に読み出されるデータをＦＩＦＯ106
に取り込むためＤＣＮＴ107がカウントアップされる時
間と実質的に同じに設定される。
【００８６】また、モードレジスタセットコマンドを取
り込む内部基準クロック信号ＩＣＬＫのエッヂから、
（／ＣＡＳレイテンシ−１）のサイクル数後、時間Ｔ４
にＯＣＮＴ108がＤＣＮＴ107の初期値と同じ値（ここで
は「０」）に設定される。
り込む内部基準クロック信号ＩＣＬＫのエッヂから、
（／ＣＡＳレイテンシ−１）のサイクル数後、時間Ｔ４
にＯＣＮＴ108がＤＣＮＴ107の初期値と同じ値（ここで
は「０」）に設定される。
【００８７】（／ＣＡＳレイテンシ−１）のサイクル数
は、図３に示すように、読み出しコマンドが入力された
場合にこれを取り込む時間Ｔ１のＩＣＬＫのエッヂか
ら、これに基づきＭＡＲＲから読み出されるデータをＦ
ＩＦＯ106から出力するために時間Ｔ５にＯＣＮＴ108が
カウントアップされるサイクル数と同じである。
は、図３に示すように、読み出しコマンドが入力された
場合にこれを取り込む時間Ｔ１のＩＣＬＫのエッヂか
ら、これに基づきＭＡＲＲから読み出されるデータをＦ
ＩＦＯ106から出力するために時間Ｔ５にＯＣＮＴ108が
カウントアップされるサイクル数と同じである。
【００８８】従って、この初期化が終了した時点でＤＣ
ＮＴ107とＯＣＮＴ108の関係は、初期化に使用した内部
基準クロック信号ＩＣＬＫのクロックエッヂで読み出し
コマンドが時間Ｔ１に入力されたと仮定した場合、これ
によってＭＡＲＲ120から読み出されたデータはＲＥＧ
０に取り込まれ、読み出しコマンド入力から（／ＣＡＳ
レイテンシ−１）サイクル後、時間Ｔ５に出力されるこ
とになる。
ＮＴ107とＯＣＮＴ108の関係は、初期化に使用した内部
基準クロック信号ＩＣＬＫのクロックエッヂで読み出し
コマンドが時間Ｔ１に入力されたと仮定した場合、これ
によってＭＡＲＲ120から読み出されたデータはＲＥＧ
０に取り込まれ、読み出しコマンド入力から（／ＣＡＳ
レイテンシ−１）サイクル後、時間Ｔ５に出力されるこ
とになる。
【００８９】これ以降、ＤＣＮＴ107およびＯＣＮＴ108
は内部基準クロックＩＣＬＫの入力によりカウントアッ
プされる。
は内部基準クロックＩＣＬＫの入力によりカウントアッ
プされる。
【００９０】この際、ＤＣＮＴ107は、データ入出力線
（ＩＯＢＵＳ）112の値を取り込むように、内部基準ク
ロック信号ＩＣＬＫから所定のディレイ（遅延）を経た
タイミングでカウントアップが行われる。
（ＩＯＢＵＳ）112の値を取り込むように、内部基準ク
ロック信号ＩＣＬＫから所定のディレイ（遅延）を経た
タイミングでカウントアップが行われる。
【００９１】また、ＯＣＮＴ108は（／ＣＡＳレイテン
シ−１）サイクル後にデータが出力されるように、ＤＣ
ＮＴ107をカウントアップする内部基準クロック信号Ｉ
ＣＬＫのクロックエッヂから（／ＣＡＳレイテンシ−
１）サイクル後のクロックエッヂによって、カウントア
ップが行われる。
シ−１）サイクル後にデータが出力されるように、ＤＣ
ＮＴ107をカウントアップする内部基準クロック信号Ｉ
ＣＬＫのクロックエッヂから（／ＣＡＳレイテンシ−
１）サイクル後のクロックエッヂによって、カウントア
ップが行われる。
【００９２】このような制御により、図４に示すよう
に、モードレジスタセットコマンド入力後は、外部基準
クロック信号ＣＬＫ信号の周波数変化、クロックイネー
ブル信号ＣＫＥによるクロックサスペンドの有無に依ら
ず、それぞれのデータに対して初期化時点の関係を保
つ。
に、モードレジスタセットコマンド入力後は、外部基準
クロック信号ＣＬＫ信号の周波数変化、クロックイネー
ブル信号ＣＫＥによるクロックサスペンドの有無に依ら
ず、それぞれのデータに対して初期化時点の関係を保
つ。
【００９３】図４において、時間Ｔ１における読み出し
コマンド入力によってメモリセルアレイ（ＭＡＲＲ）12
0より読み出されたデータＤａ０はＤＳＥＬ０信号によ
り、ＦＩＦＯバッファ106のレジスタＲＥＧ０に取り込
まれ、時間Ｔ５におけるクロック信号ＣＬＫのクロック
エッヂ入力を基にＯＳＥＬ０信号により外部に出力され
る。
コマンド入力によってメモリセルアレイ（ＭＡＲＲ）12
0より読み出されたデータＤａ０はＤＳＥＬ０信号によ
り、ＦＩＦＯバッファ106のレジスタＲＥＧ０に取り込
まれ、時間Ｔ５におけるクロック信号ＣＬＫのクロック
エッヂ入力を基にＯＳＥＬ０信号により外部に出力され
る。
【００９４】さらに、時間Ｔ７におけるクロックイネー
ブル信号ＣＫＥのロウ（Ｌｏｗ）入力によるクロックサ
スペンドによって、時間Ｔ２のクロックエッヂにより読
み出されるデータＤａ１をチップ外部で使用する時間が
Ｔ７からＴ８に１サイクルのびるが、ＯＳＥＬ１からＯ
ＳＥＬ２への切り替わりもＴ７からＴ８に、クロックサ
スペンドをしない場合に比較して１サイクル延びるた
め、正常に出力されている。
ブル信号ＣＫＥのロウ（Ｌｏｗ）入力によるクロックサ
スペンドによって、時間Ｔ２のクロックエッヂにより読
み出されるデータＤａ１をチップ外部で使用する時間が
Ｔ７からＴ８に１サイクルのびるが、ＯＳＥＬ１からＯ
ＳＥＬ２への切り替わりもＴ７からＴ８に、クロックサ
スペンドをしない場合に比較して１サイクル延びるた
め、正常に出力されている。
【００９５】このとき、次のデータＤａ２がＦＩＦＯバ
ッファ106に取り込まれるが、それは時間Ｔ３のクロッ
クエッヂを基とする制御なので、クロックサスペンドに
関係なく、ＦＩＦＯバッファ106のレジスタＲＥＧ３に
取り込まれ、データＤａ１と衝突することはない。
ッファ106に取り込まれるが、それは時間Ｔ３のクロッ
クエッヂを基とする制御なので、クロックサスペンドに
関係なく、ＦＩＦＯバッファ106のレジスタＲＥＧ３に
取り込まれ、データＤａ１と衝突することはない。
【００９６】すなわち、常に１つのデータに対して、Ｆ
ＩＦＯバッファ106の入力／出力共に同一のレジスタを
使用し、正しいデータフロー制御が行われることが保証
される。したがって、ＦＩＦＯバッファ106のレジスタ
選択に関し読み出しコマンド入力に起因する制御系は全
く存在しない。
ＩＦＯバッファ106の入力／出力共に同一のレジスタを
使用し、正しいデータフロー制御が行われることが保証
される。したがって、ＦＩＦＯバッファ106のレジスタ
選択に関し読み出しコマンド入力に起因する制御系は全
く存在しない。
【００９７】このため、適当な内部基準クロック信号Ｉ
ＣＬＫの周波数および／ＣＡＳレイテンシが与えられた
アクセスタイムの限界では、データ入出力線（ＩＯＢＵ
Ｓ）112のデータおよび同一レジスタのＤＳＥＬとＯＳ
ＥＬが重なり合ったタイミングとなる。
ＣＬＫの周波数および／ＣＡＳレイテンシが与えられた
アクセスタイムの限界では、データ入出力線（ＩＯＢＵ
Ｓ）112のデータおよび同一レジスタのＤＳＥＬとＯＳ
ＥＬが重なり合ったタイミングとなる。
【００９８】このとき、データはＦＩＦＯバッファ106
中を単純に通過しデータ出力バッファ（ＤＯＵＴ）110
に達する。このため、データ出力を外部基準クロック信
号ＣＬＫに同期させるための、アドレスアクセス時間に
対するオーバーヘッドはデータがＦＩＦＯバッファ106
内を通過する際の遅延のみであり、非常に短い。
中を単純に通過しデータ出力バッファ（ＤＯＵＴ）110
に達する。このため、データ出力を外部基準クロック信
号ＣＬＫに同期させるための、アドレスアクセス時間に
対するオーバーヘッドはデータがＦＩＦＯバッファ106
内を通過する際の遅延のみであり、非常に短い。
【００９９】この後、ＦＩＦＯバッファ106から出力さ
れたデータは、データ出力バッファ（ＤＯＵＴ）110に
よりチップ外部に出力され、一連の読み出し動作を終了
する。そして、外部ではデータを読み出すために入力し
た内部基準クロック信号ＩＣＬＫのクロックエッヂから
／ＣＡＳレイテンシ後のクロックエッヂのタイミング
で、このデータを使用することになる。
れたデータは、データ出力バッファ（ＤＯＵＴ）110に
よりチップ外部に出力され、一連の読み出し動作を終了
する。そして、外部ではデータを読み出すために入力し
た内部基準クロック信号ＩＣＬＫのクロックエッヂから
／ＣＡＳレイテンシ後のクロックエッヂのタイミング
で、このデータを使用することになる。
【０１００】以上説明してきたように、本実施形態は、
データパスに関しては最小限の回路を挿入するのみであ
り、また、必要のない場合には、データの進行を止める
機構も具備していることから、パイプライン動作をして
いるにも関わらず、これによるアドレスアクセス時間に
対するオーバーヘッドがほとんどない、高速な読み出し
方式が実現される。
データパスに関しては最小限の回路を挿入するのみであ
り、また、必要のない場合には、データの進行を止める
機構も具備していることから、パイプライン動作をして
いるにも関わらず、これによるアドレスアクセス時間に
対するオーバーヘッドがほとんどない、高速な読み出し
方式が実現される。
【０１０１】さらに、／ＣＡＳレイテンシ等により境界
制御のタイミングを変化させる必要がなく、どの／ＣＡ
ＳレイテンシにおいてもＩＣＬＫ信号の最高周波数は純
粋にＤＲＡＭコア部分の動作周波数のみであり、最高バ
ースト転送周波数も上げられる。また、以上の理由によ
り回路も簡略化され、チップ面積も減少する。
制御のタイミングを変化させる必要がなく、どの／ＣＡ
ＳレイテンシにおいてもＩＣＬＫ信号の最高周波数は純
粋にＤＲＡＭコア部分の動作周波数のみであり、最高バ
ースト転送周波数も上げられる。また、以上の理由によ
り回路も簡略化され、チップ面積も減少する。
【０１０２】本実施形態では、ＦＩＦＯバッファ制御の
初期化をモードレジスタセットコマンドの入力によって
行っているが、読み出しコマンド入力以前に必ず発生す
る動作、例えば電源投入、活性化コマンド入力等によっ
て行っても問題ない。
初期化をモードレジスタセットコマンドの入力によって
行っているが、読み出しコマンド入力以前に必ず発生す
る動作、例えば電源投入、活性化コマンド入力等によっ
て行っても問題ない。
【０１０３】
【実施形態２】図６は、本発明の第２の実施形態の構成
を示すブロック図である。図７は、図６に示す本発明の
第２の実施形態を示すブロック図のうち、ファーストイ
ンファーストアウト（ＦＩＦＯ）バッファの構成を示す
回路図である。また、図８および図９は、本発明の第２
の実施形態の動作を説明するためのタイミング図であ
る。
を示すブロック図である。図７は、図６に示す本発明の
第２の実施形態を示すブロック図のうち、ファーストイ
ンファーストアウト（ＦＩＦＯ）バッファの構成を示す
回路図である。また、図８および図９は、本発明の第２
の実施形態の動作を説明するためのタイミング図であ
る。
【０１０４】以下、図面を参照して本実施形態の構成を
説明する。なお、本実施形態ではカラムアドレスＹ０〜
Ｙ８、最高バースト長「８」、最高／ＣＡＳレイテンシ
「５」、プリフェッチ数「２」にて説明を行うが、これ
らが変化しても方式的には変化なく対応する。また、バ
ンク数、ＤＱ数（入出力ビット数）には言及しないが、
これらは本方式には影響しない。
説明する。なお、本実施形態ではカラムアドレスＹ０〜
Ｙ８、最高バースト長「８」、最高／ＣＡＳレイテンシ
「５」、プリフェッチ数「２」にて説明を行うが、これ
らが変化しても方式的には変化なく対応する。また、バ
ンク数、ＤＱ数（入出力ビット数）には言及しないが、
これらは本方式には影響しない。
【０１０５】図６を参照して、内部クロック発生回路
（ＣＧＥＮ）101は外部から入力される基準クロック信
号ＣＬＫとクロックイネーブル信号ＣＫＥから内部基準
クロック信号ＩＣＬＫを生成する。外部基準クロック信
号ＣＬＫの立ち上がりエッヂ入力時にクロックイネーブ
ル信号ＣＫＥがロウ（Ｌｏｗ）であった場合、図９に示
すように次サイクルのＣＫＬ信号に対応する内部基準ク
ロック信号ＩＣＬＫは生成されない。
（ＣＧＥＮ）101は外部から入力される基準クロック信
号ＣＬＫとクロックイネーブル信号ＣＫＥから内部基準
クロック信号ＩＣＬＫを生成する。外部基準クロック信
号ＣＬＫの立ち上がりエッヂ入力時にクロックイネーブ
ル信号ＣＫＥがロウ（Ｌｏｗ）であった場合、図９に示
すように次サイクルのＣＫＬ信号に対応する内部基準ク
ロック信号ＩＣＬＫは生成されない。
【０１０６】コマンドデコーダ（ＣＤＥＣ）102は、内
部基準クロック信号ＩＣＬＫのクロックエッヂに基づ
き、外部コマンド信号／ＲＡＳ（ラスバー）、／ＣＡＳ
（カスバー）、／ＷＥ（ライトイネーブルバー）および
／ＣＳ（チップセレクトバー）を取り込み、これらの組
合せにより外部から与えられるコマンドをデコードし、
それぞれのコマンドに対応する内部信号を発生する。シ
ンクロナスＤＲＡＭにおいては、コマンドは活性化コマ
ンド等、数種類存在するが、ここでは本発明に関係のあ
る、読み出し／書き込みコマンドに対応するＲＷ信号、
モードレジスタセットコマンドに対応するＭＤＲＳ信号
のみが図示されている。
部基準クロック信号ＩＣＬＫのクロックエッヂに基づ
き、外部コマンド信号／ＲＡＳ（ラスバー）、／ＣＡＳ
（カスバー）、／ＷＥ（ライトイネーブルバー）および
／ＣＳ（チップセレクトバー）を取り込み、これらの組
合せにより外部から与えられるコマンドをデコードし、
それぞれのコマンドに対応する内部信号を発生する。シ
ンクロナスＤＲＡＭにおいては、コマンドは活性化コマ
ンド等、数種類存在するが、ここでは本発明に関係のあ
る、読み出し／書き込みコマンドに対応するＲＷ信号、
モードレジスタセットコマンドに対応するＭＤＲＳ信号
のみが図示されている。
【０１０７】バーストカウンタ（ＢＣＮＴ）103は、外
部から読み出しコマンド、あるいは書き込みコマンドが
与えられ、コマンドデコーダによりＲＷ信号が生成され
た場合、バースト期間信号ＰＥＮを発生する。そして、
カウンタを初期化し、以降の内部基準クロック信号ＩＣ
ＬＫによりカウンタを動作させ、バースト期間中（バー
スト長分の内部基準クロック信号ＩＣＬＫサイクル数の
期間）はＰＥＮ信号を出力し続ける。
部から読み出しコマンド、あるいは書き込みコマンドが
与えられ、コマンドデコーダによりＲＷ信号が生成され
た場合、バースト期間信号ＰＥＮを発生する。そして、
カウンタを初期化し、以降の内部基準クロック信号ＩＣ
ＬＫによりカウンタを動作させ、バースト期間中（バー
スト長分の内部基準クロック信号ＩＣＬＫサイクル数の
期間）はＰＥＮ信号を出力し続ける。
【０１０８】内部カラムアドレス発生回路（ＹＢＵＦ）
104は、読み出し／書き込みコマンド入力時には、これ
と同時に入力される外部カラムアドレス信号ＡＤＤを取
り込み、これと同一の値を内部カラムアドレス信号ＹＡ
ＤＤとして発生し、以降バースト期間中は内部基準クロ
ック信号ＩＣＬＫの２サイクル毎に対応して内部カラム
アドレス信号ＹＡＤＤを発生する。したがって、ここで
は、図８に示すように、読み出しコマンドを取り込む内
部基準クロック信号ＩＣＬＫのエッヂを１番目とした場
合、バースト出力されるデータのアドレスのうちＡａ
０、Ａａ２、…、すなわち奇数番目の内部基準クロック
信号ＩＣＬＫのエッヂに対応する内部カラムアドレス信
号ＹＡＤＤは発生するが、Ａａ１、Ａａ３、…、すなわ
ち偶数番目の内部基準クロック信号ＩＣＬＫのエッヂに
対応する内部カラムアドレス信号ＹＡＤＤは発生せず、
直前の奇数番目の内部基準クロック信号ＩＣＬＫのエッ
ヂに対応した内部カラムアドレス信号ＹＡＤＤの値を保
持する。従って内部カラムアドレス信号ＹＡＤＤ発生以
降のアドレス系信号の動作は内部基準クロック信号ＩＣ
ＬＫ２サイクルを１単位として行われる。
104は、読み出し／書き込みコマンド入力時には、これ
と同時に入力される外部カラムアドレス信号ＡＤＤを取
り込み、これと同一の値を内部カラムアドレス信号ＹＡ
ＤＤとして発生し、以降バースト期間中は内部基準クロ
ック信号ＩＣＬＫの２サイクル毎に対応して内部カラム
アドレス信号ＹＡＤＤを発生する。したがって、ここで
は、図８に示すように、読み出しコマンドを取り込む内
部基準クロック信号ＩＣＬＫのエッヂを１番目とした場
合、バースト出力されるデータのアドレスのうちＡａ
０、Ａａ２、…、すなわち奇数番目の内部基準クロック
信号ＩＣＬＫのエッヂに対応する内部カラムアドレス信
号ＹＡＤＤは発生するが、Ａａ１、Ａａ３、…、すなわ
ち偶数番目の内部基準クロック信号ＩＣＬＫのエッヂに
対応する内部カラムアドレス信号ＹＡＤＤは発生せず、
直前の奇数番目の内部基準クロック信号ＩＣＬＫのエッ
ヂに対応した内部カラムアドレス信号ＹＡＤＤの値を保
持する。従って内部カラムアドレス信号ＹＡＤＤ発生以
降のアドレス系信号の動作は内部基準クロック信号ＩＣ
ＬＫ２サイクルを１単位として行われる。
【０１０９】カラムアドレスプリデコーダ（ＰＹＤＥ
Ｃ）105は、内部カラムアドレス信号ＹＡＤＤから、数
組のプリデコードされたカラムアドレスＰＹＡＤＤを発
生する。この際、内部カラムアドレス信号ＹＡＤＤで示
されるバースト奇数番目のデータのカラムアドレスＡａ
０等と、これの次に出力されるバースト偶数番目のデー
タのカラムアドレスＡａ１等を同時に発生する。双方の
値の組み合せはバースト長およびバーストモードにより
変化するが、シンクロナスＤＲＡＭのバースト出力され
る一連のデータのカラムアドレス順は常に奇数／偶数が
交互になるため、一方が偶数、他方が奇数の関係とな
る。
Ｃ）105は、内部カラムアドレス信号ＹＡＤＤから、数
組のプリデコードされたカラムアドレスＰＹＡＤＤを発
生する。この際、内部カラムアドレス信号ＹＡＤＤで示
されるバースト奇数番目のデータのカラムアドレスＡａ
０等と、これの次に出力されるバースト偶数番目のデー
タのカラムアドレスＡａ１等を同時に発生する。双方の
値の組み合せはバースト長およびバーストモードにより
変化するが、シンクロナスＤＲＡＭのバースト出力され
る一連のデータのカラムアドレス順は常に奇数／偶数が
交互になるため、一方が偶数、他方が奇数の関係とな
る。
【０１１０】したがって、８ビットバーストまでを実現
するのに必要な下位３ビットＹ０／１／２をプリデコー
ドした結果の２の３乗つまり８本のプリデコードされた
カラムアドレス信号ＰＹＡＤＤの中から、偶数アドレス
（Ｙ０＝０、ＰＹＡＤＤ（Ｅ））の４本のうち１本、奇
数アドレス（Ｙ０＝０、ＰＹＡＤＤ（Ｏ））の４本のう
ち１本、奇数アドレス（Ｙ０＝１、ＰＹＡＤＤ（Ｏ））
の４本のうち１本、計２本が同時に選択される。Ｙ０／
１／２を含まない他のアドレスビットは、バースト偶数
番目と奇数番目で同一であるため、プリデコードカラム
アドレス信号ＰＹＡＤＤも共通でかまわない。
するのに必要な下位３ビットＹ０／１／２をプリデコー
ドした結果の２の３乗つまり８本のプリデコードされた
カラムアドレス信号ＰＹＡＤＤの中から、偶数アドレス
（Ｙ０＝０、ＰＹＡＤＤ（Ｅ））の４本のうち１本、奇
数アドレス（Ｙ０＝０、ＰＹＡＤＤ（Ｏ））の４本のう
ち１本、奇数アドレス（Ｙ０＝１、ＰＹＡＤＤ（Ｏ））
の４本のうち１本、計２本が同時に選択される。Ｙ０／
１／２を含まない他のアドレスビットは、バースト偶数
番目と奇数番目で同一であるため、プリデコードカラム
アドレス信号ＰＹＡＤＤも共通でかまわない。
【０１１１】メモリセルアレイ（ＭＡＲＲ）はＤＲＡＭ
コアである。これは各々のバンクおよびＤＱに対して偶
数カラムアドレスサブアレイＭＡＲＲ（Ｅ）120-1と奇
数カラムアドレスサブアレイＭＡＲＲ（Ｏ）120-2に分
けられる。
コアである。これは各々のバンクおよびＤＱに対して偶
数カラムアドレスサブアレイＭＡＲＲ（Ｅ）120-1と奇
数カラムアドレスサブアレイＭＡＲＲ（Ｏ）120-2に分
けられる。
【０１１２】ＭＡＲＲ（Ｏ）120-2は全て奇数カラムア
ドレス（Ｙ０＝１）を持つメモリセルで構成され、ＭＡ
ＲＲ（Ｅ）120-1は全て偶数カラムアドレス（Ｙ０＝
１）を持つメモリセルで構成される。
ドレス（Ｙ０＝１）を持つメモリセルで構成され、ＭＡ
ＲＲ（Ｅ）120-1は全て偶数カラムアドレス（Ｙ０＝
１）を持つメモリセルで構成される。
【０１１３】カラムアドレスプリコーダ（ＰＹＤＥＣ）
105で同時に生成された偶／奇数のプリデコードアドレ
スＰＹＡＤＤによって、偶奇それぞれのＭＡＲＲ120-
1、120-2のカラム選択線ＹＳＷが同時に活性化され、こ
れらに接続されるセンスアンプＳＡに読み出されている
所望のメモリセルのデータを、偶数カラムアドレス用デ
ータ入出力線ＩＯＢＵＳ（Ｅ）112-1および奇数カラム
アドレス用データ入出力線ＩＯＢＵＳ（Ｏ）112-2にそ
れぞれのリードアンプ（ＲＡＭＰ）113-1、113-2を介し
て同時に読み出す。
105で同時に生成された偶／奇数のプリデコードアドレ
スＰＹＡＤＤによって、偶奇それぞれのＭＡＲＲ120-
1、120-2のカラム選択線ＹＳＷが同時に活性化され、こ
れらに接続されるセンスアンプＳＡに読み出されている
所望のメモリセルのデータを、偶数カラムアドレス用デ
ータ入出力線ＩＯＢＵＳ（Ｅ）112-1および奇数カラム
アドレス用データ入出力線ＩＯＢＵＳ（Ｏ）112-2にそ
れぞれのリードアンプ（ＲＡＭＰ）113-1、113-2を介し
て同時に読み出す。
【０１１４】したがって、ＤＲＡＭコア全体では１回の
読み出し動作で１ＤＱあたり２つのデータが同時に並行
して読み出される。したがって、内部基準クロック信号
ＩＣＬＫ２サイクルで上記動作を行えば、間断なくデー
タ出力を行うためのデータ読み出しが行える。
読み出し動作で１ＤＱあたり２つのデータが同時に並行
して読み出される。したがって、内部基準クロック信号
ＩＣＬＫ２サイクルで上記動作を行えば、間断なくデー
タ出力を行うためのデータ読み出しが行える。
【０１１５】ＦＩＦＯバッファ106´は基準クロック同
期出力制御用のＦＩＦＯバッファである。本実施形態で
はアクセスタイムの高速化のため、コマンド入力以降こ
こまでの処理を完全に基準クロックに非同期で行ってい
る。しかし、出力制御は基準クロック同期なので、この
ＦＩＦＯバッファ106´によりクロックサスペンド等に
より起こされるデータの追突を解決する。
期出力制御用のＦＩＦＯバッファである。本実施形態で
はアクセスタイムの高速化のため、コマンド入力以降こ
こまでの処理を完全に基準クロックに非同期で行ってい
る。しかし、出力制御は基準クロック同期なので、この
ＦＩＦＯバッファ106´によりクロックサスペンド等に
より起こされるデータの追突を解決する。
【０１１６】また、このＦＩＦＯバッファ106´は本実
施形態では、プリフェッチ動作に必要なパラレル−シリ
アル変換の機能も兼ねる。
施形態では、プリフェッチ動作に必要なパラレル−シリ
アル変換の機能も兼ねる。
【０１１７】図７にＦＩＦＯバッファ106´の構成を示
す。
す。
【０１１８】図７を参照して、ＦＩＦＯバッファは５個
のレジスタＲＥＧ０〜ＲＥＧ４から成る。本実施形態の
最高／ＣＡＳレイテンシが「５」なので、プリフェッチ
動作を考慮しなければチップ内には最高４個の未出力デ
ータを保持できればよい。なぜなら、これ以上のデータ
をＭＡＲＲから読み出すために基準クロックを入力すれ
ば、／ＣＡＳレイテンシとの関係からチップ外部へのデ
ータの出力が必ず行われ、結局、出力されたデータの保
持の必要がなくなり、この保持に使用していたレジスタ
を、ＭＡＲＲから新たに読み出されてきたデータの保持
に使用すれば良いからである。
のレジスタＲＥＧ０〜ＲＥＧ４から成る。本実施形態の
最高／ＣＡＳレイテンシが「５」なので、プリフェッチ
動作を考慮しなければチップ内には最高４個の未出力デ
ータを保持できればよい。なぜなら、これ以上のデータ
をＭＡＲＲから読み出すために基準クロックを入力すれ
ば、／ＣＡＳレイテンシとの関係からチップ外部へのデ
ータの出力が必ず行われ、結局、出力されたデータの保
持の必要がなくなり、この保持に使用していたレジスタ
を、ＭＡＲＲから新たに読み出されてきたデータの保持
に使用すれば良いからである。
【０１１９】但し、本実施形態では２ビットプリフェッ
チ動作を行うため、全てのレジスタに保持すべきデータ
が入っているにも関わらず、１つのデータ出力を行う内
部基準クロック信号ＩＣＫＬ入力のために、ＭＡＲＲ12
0-1、120-2から２つのデータが読み出されてくる場合が
ある。このため、さらに１つのレジスタが追加されてい
る。
チ動作を行うため、全てのレジスタに保持すべきデータ
が入っているにも関わらず、１つのデータ出力を行う内
部基準クロック信号ＩＣＫＬ入力のために、ＭＡＲＲ12
0-1、120-2から２つのデータが読み出されてくる場合が
ある。このため、さらに１つのレジスタが追加されてい
る。
【０１２０】各々のレジスタＲＥＧ０〜ＲＥＧ４はフリ
ップフロップで構成され、２つの入力端子と１つの出力
端子を持つ。各々のレジスタの２つの入力端子のうち、
一方は偶数カラムアドレス用データ入出力線ＩＯＢＵＳ
（Ｅ）112-1に接続され、他方は奇数カラムアドレス用
データ入出力線ＩＯＢＵＳ（Ｏ）112-2に接続され、入
力端子はＦＩＦＯバッファデータラッチ選択線ＤＳＥＬ
によって制御され、活性化されたＤＳＥＬ信号によって
制御されるレジスタのみに、接続された側のＩＯＢＵＳ
のデータがラッチされる。
ップフロップで構成され、２つの入力端子と１つの出力
端子を持つ。各々のレジスタの２つの入力端子のうち、
一方は偶数カラムアドレス用データ入出力線ＩＯＢＵＳ
（Ｅ）112-1に接続され、他方は奇数カラムアドレス用
データ入出力線ＩＯＢＵＳ（Ｏ）112-2に接続され、入
力端子はＦＩＦＯバッファデータラッチ選択線ＤＳＥＬ
によって制御され、活性化されたＤＳＥＬ信号によって
制御されるレジスタのみに、接続された側のＩＯＢＵＳ
のデータがラッチされる。
【０１２１】また、各々の出力端子は、同一のデータア
ウトバッファ（ＤＯＵＴ）110に接続され、出力端子は
ＦＩＦＯバッファ出力制御線ＯＳＥＬによって制御さ
れ、活性化されたＯＳＥＬ信号により制御されるレジス
タのみがＦＩＦＯバッファ106´からのデータ出力を行
う。
ウトバッファ（ＤＯＵＴ）110に接続され、出力端子は
ＦＩＦＯバッファ出力制御線ＯＳＥＬによって制御さ
れ、活性化されたＯＳＥＬ信号により制御されるレジス
タのみがＦＩＦＯバッファ106´からのデータ出力を行
う。
【０１２２】ＤＣＮＴ107′は、ＦＩＦＯバッファ106´
の各々のレジスタの入力を制御する。ＤＣＮＴ107′は
ＦＩＦＯ106´のレジスタ数と同じ数の状態を持つサイ
クリックカウンタであり、内部基準クロック信号ＩＣＬ
Ｋ信号に同期し、０→１→２→３→４→０→…の値をと
る。
の各々のレジスタの入力を制御する。ＤＣＮＴ107′は
ＦＩＦＯ106´のレジスタ数と同じ数の状態を持つサイ
クリックカウンタであり、内部基準クロック信号ＩＣＬ
Ｋ信号に同期し、０→１→２→３→４→０→…の値をと
る。
【０１２３】そして、内部カラムアドレスＹＡＤＤが偶
数の場合、ＤＣＮＴ107′の値が指し示しているレジス
タのＩＯＢＵＳ（Ｅ）側入力を制御するＤＳＥＬと、Ｄ
ＣＮＴの値＋１が指し示しているレジスタ、若しくはＤ
ＣＮＴが４の場合には０番のレジスタのＩＯＢＵＳ
（Ｏ）側入力を制御するＤＳＥＬを活性化する。内部カ
ラムアドレスＹＡＤＤが奇数の場合には、上記の各々の
レジスタのそれぞれ他方のＩＯＢＵＳ側の入力を制御す
るＤＳＥＬを活性化する。
数の場合、ＤＣＮＴ107′の値が指し示しているレジス
タのＩＯＢＵＳ（Ｅ）側入力を制御するＤＳＥＬと、Ｄ
ＣＮＴの値＋１が指し示しているレジスタ、若しくはＤ
ＣＮＴが４の場合には０番のレジスタのＩＯＢＵＳ
（Ｏ）側入力を制御するＤＳＥＬを活性化する。内部カ
ラムアドレスＹＡＤＤが奇数の場合には、上記の各々の
レジスタのそれぞれ他方のＩＯＢＵＳ側の入力を制御す
るＤＳＥＬを活性化する。
【０１２４】ＯＣＮＴ108は、ＦＩＦＯバッファ106′の
各々のレジスタの出力を制御する。ＯＣＮＴ108もま
た、ＦＩＦＯのレジスタ数と同じ数のレジスタ数と同じ
数の状態を持つサイクリックカウンタであり、内部基準
クロック信号ＩＣＬＫ信号に同期し、０→１→２→３→
４→０→…の値をとる。そして、各々の値に対応するＯ
ＳＥＬ信号を活性化する。したがって、ＦＩＦＯバッフ
ァ106´においてはＯＣＮＴ108の値が示しているレジス
タの値が出力される。
各々のレジスタの出力を制御する。ＯＣＮＴ108もま
た、ＦＩＦＯのレジスタ数と同じ数のレジスタ数と同じ
数の状態を持つサイクリックカウンタであり、内部基準
クロック信号ＩＣＬＫ信号に同期し、０→１→２→３→
４→０→…の値をとる。そして、各々の値に対応するＯ
ＳＥＬ信号を活性化する。したがって、ＦＩＦＯバッフ
ァ106´においてはＯＣＮＴ108の値が示しているレジス
タの値が出力される。
【０１２５】ＤＣＮＴ107´とＯＣＮＴ108はまったく独
立に動作する。
立に動作する。
【０１２６】タイミング発生回路（ＴＧ）109′は、Ｒ
Ｗ信号、ＰＥＮ信号、ＹＡＤＤ信号等を参照して内部基
準クロック信号ＩＣＬＫからＭＡＲＲ（Ｅ）120-1およ
びＭＡＲＲ（Ｏ）120-2から読み出されてくるデータに
合わせて、リードアンプ（ＲＡＭＰ）113-1、113-2、Ｄ
ＣＮＴ107´等の回路の動作タイミング信号を生成す
る。
Ｗ信号、ＰＥＮ信号、ＹＡＤＤ信号等を参照して内部基
準クロック信号ＩＣＬＫからＭＡＲＲ（Ｅ）120-1およ
びＭＡＲＲ（Ｏ）120-2から読み出されてくるデータに
合わせて、リードアンプ（ＲＡＭＰ）113-1、113-2、Ｄ
ＣＮＴ107´等の回路の動作タイミング信号を生成す
る。
【０１２７】データアウトバッファ（ＤＯＵＴ）110は
ＦＩＦＯバッファ106′から出力されたデータをチップ
外部に出力する出力バッファ回路である。
ＦＩＦＯバッファ106′から出力されたデータをチップ
外部に出力する出力バッファ回路である。
【０１２８】データインバッファ（ＤＩＮ）111は、書
き込み動作時外部から入力されるデータをラッチし、デ
ータ入出力線ＩＯＢＵＳ112-1、112-2に出力する入力バ
ッファ回路である。
き込み動作時外部から入力されるデータをラッチし、デ
ータ入出力線ＩＯＢＵＳ112-1、112-2に出力する入力バ
ッファ回路である。
【０１２９】以下図面を参照して本実施形態の動作の説
明を行う。外部からの入力信号は、公知の一般的なシン
クロナスＤＲＡＭと同一である。
明を行う。外部からの入力信号は、公知の一般的なシン
クロナスＤＲＡＭと同一である。
【０１３０】図８はクロックイネーブル信号ＣＫＥによ
るクロックサスペンド（ＣＫＥ信号をロウレベルにする
ことにより、次サイクルの外部基準クロック信号ＣＬＫ
を無効とし、このＣＬＫに対応する内部基準クロック信
号ＩＣＬＫの生成をせず、したがって、外部クロック信
号ＣＬＫに対応する内部動作を全てしないこと）を行わ
ず、／ＣＡＳレイテンシ「５」、バースト長「４」で、
読み出しコマンドを４ＣＬＫ毎に２回入力した場合の動
作を示している。
るクロックサスペンド（ＣＫＥ信号をロウレベルにする
ことにより、次サイクルの外部基準クロック信号ＣＬＫ
を無効とし、このＣＬＫに対応する内部基準クロック信
号ＩＣＬＫの生成をせず、したがって、外部クロック信
号ＣＬＫに対応する内部動作を全てしないこと）を行わ
ず、／ＣＡＳレイテンシ「５」、バースト長「４」で、
読み出しコマンドを４ＣＬＫ毎に２回入力した場合の動
作を示している。
【０１３１】また、図９はクロックサスペンドを行い、
他の条件は図８に示した動作と同一の動作を示してい
る。
他の条件は図８に示した動作と同一の動作を示してい
る。
【０１３２】外部基準クロックＣＬＫ信号と、ＣＬＫ信
号を有効とするためのクロックイネーブルＣＫＥ信号が
外部から与えられる。内部クロック生成回路（ＣＧＥ
Ｎ）101によってこれらの信号から内部クロック信号Ｉ
ＣＬＫが生成される。
号を有効とするためのクロックイネーブルＣＫＥ信号が
外部から与えられる。内部クロック生成回路（ＣＧＥ
Ｎ）101によってこれらの信号から内部クロック信号Ｉ
ＣＬＫが生成される。
【０１３３】図９に示す通り、クロック信号ＣＬＫが外
部から与えられても、クロックイネーブル信号ＣＫＥが
与えられない限り、内部基準クロック信号ＩＣＬＫ信号
は生成されないので、たとえ外部クロック信号ＣＬＫが
一定周期で与えられても、内部基準クロック信号ＩＣＬ
Ｋ信号が一定周期になるとは限らない。他の回路群は外
部クロック信号ＣＬＫではなく、内部基準クロック信号
ＩＣＬＫ信号によって動作する。
部から与えられても、クロックイネーブル信号ＣＫＥが
与えられない限り、内部基準クロック信号ＩＣＬＫ信号
は生成されないので、たとえ外部クロック信号ＣＬＫが
一定周期で与えられても、内部基準クロック信号ＩＣＬ
Ｋ信号が一定周期になるとは限らない。他の回路群は外
部クロック信号ＣＬＫではなく、内部基準クロック信号
ＩＣＬＫ信号によって動作する。
【０１３４】外部コマンド信号群（／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥ、／ＣＳ）が外部から与えられる。図８およ
び図９では、４つの信号をまとめて記してある。ＲＥＡ
Ｄは読み出しコマンド入力を表し、実際には／ＲＡＳが
ハイレベル、／ＣＡＳがロウレベル、／ＷＥがハイレベ
ル、また、／ＣＳがロウレベルである。
Ｓ、／ＷＥ、／ＣＳ）が外部から与えられる。図８およ
び図９では、４つの信号をまとめて記してある。ＲＥＡ
Ｄは読み出しコマンド入力を表し、実際には／ＲＡＳが
ハイレベル、／ＣＡＳがロウレベル、／ＷＥがハイレベ
ル、また、／ＣＳがロウレベルである。
【０１３５】各信号は内部基準クロック信号ＩＣＬＫの
クロックエッヂに基づいて内部に取り込まれ、それぞれ
の組合せによるコマンドが解読される。モードレジスタ
セットコマンドが入力された場合にはＭＤＲＳ信号、読
み出しコマンドまたは書き込みコマンドが入力された場
合にはＲＷ信号が生成される。
クロックエッヂに基づいて内部に取り込まれ、それぞれ
の組合せによるコマンドが解読される。モードレジスタ
セットコマンドが入力された場合にはＭＤＲＳ信号、読
み出しコマンドまたは書き込みコマンドが入力された場
合にはＲＷ信号が生成される。
【０１３６】外部アドレス信号ＡＤＤが外部から入力さ
れる。読み出しコマンド入力時の外部アドレス信号ＡＤ
Ｄの値Ａａ０は、バースト先頭データのアドレスを示し
ている。
れる。読み出しコマンド入力時の外部アドレス信号ＡＤ
Ｄの値Ａａ０は、バースト先頭データのアドレスを示し
ている。
【０１３７】読み出しコマンド入力によりＲＷ信号が生
成された場合には、カラムアドレスバッファ回路（ＹＢ
ＵＦ）104により外部アドレス信号ＡＤＤがラッチさ
れ、内部カラムアドレス信号ＹＡＤＤを生成する。この
時の内部カラムアドレス信号ＹＡＤＤの値は外部アドレ
ス信号ＡＤＤの値と同一であり、バースト先頭データの
アドレスを示している。
成された場合には、カラムアドレスバッファ回路（ＹＢ
ＵＦ）104により外部アドレス信号ＡＤＤがラッチさ
れ、内部カラムアドレス信号ＹＡＤＤを生成する。この
時の内部カラムアドレス信号ＹＡＤＤの値は外部アドレ
ス信号ＡＤＤの値と同一であり、バースト先頭データの
アドレスを示している。
【０１３８】また、バーストカウンタ（ＢＣＮＴ）103
がリセットされることにより、この内部基準クロック信
号ＩＣＬＫ信号のサイクルがバースト動作の先頭である
ことが認識され、以降の内部基準クロック信号ＩＣＬＫ
信号のバースト長分のサイクルの間、バーストイネーブ
ル信号ＰＥＮが生成される。
がリセットされることにより、この内部基準クロック信
号ＩＣＬＫ信号のサイクルがバースト動作の先頭である
ことが認識され、以降の内部基準クロック信号ＩＣＬＫ
信号のバースト長分のサイクルの間、バーストイネーブ
ル信号ＰＥＮが生成される。
【０１３９】以降のバーストイネーブル信号ＰＥＮが有
効期間中は、カラムアドレスバッファ回路（ＹＢＵＦ）
104は、内部基準クロック信号ＩＣＬＫ信号に基づき、
バースト奇数番目の内部カラムアドレス信号Ａａ２…を
２サイクル毎に生成する。
効期間中は、カラムアドレスバッファ回路（ＹＢＵＦ）
104は、内部基準クロック信号ＩＣＬＫ信号に基づき、
バースト奇数番目の内部カラムアドレス信号Ａａ２…を
２サイクル毎に生成する。
【０１４０】生成された内部カラムアドレス信号ＹＡＤ
Ｄは、カラムプリデコーダ（ＰＹＤＥＣ）105によって
プリデコードされ、数組のプリデコードカラムアドレス
信号ＰＹＡＤＤを生成する。
Ｄは、カラムプリデコーダ（ＰＹＤＥＣ）105によって
プリデコードされ、数組のプリデコードカラムアドレス
信号ＰＹＡＤＤを生成する。
【０１４１】図８では２回の読み出しコマンド入力を行
っている。時間Ｔ１における１回目の読み出しコマンド
では外部アドレス信号ＡＤＤが偶数Ａａ０の場合であ
り、プリデコードカラムアドレス信号ＰＹＡＤＤ（Ｅ）
にバースト先頭のデータのアドレスＡａ０が出力され、
プリデコードカラムアドレス信号ＰＹＡＤＤ（Ｏ）にバ
ースト２番目のデータのアドレスＡａ１が出力されてい
るのに対し、時間Ｔ５における２回目の読み出しコマン
ドでは外部アドレス信号ＡＤＤが奇数Ａｂ０の場合であ
り、プリデコードカラムアドレス信号ＰＹＡＤＤ（Ｏ）
にバースト先頭のデータのアドレスＡｂ０が出力され、
プリデコードカラムアドレス信号ＰＹＡＤＤ（Ｅ）にバ
ースト２番目のデータのアドレスＡｂ１が出力されてい
る。
っている。時間Ｔ１における１回目の読み出しコマンド
では外部アドレス信号ＡＤＤが偶数Ａａ０の場合であ
り、プリデコードカラムアドレス信号ＰＹＡＤＤ（Ｅ）
にバースト先頭のデータのアドレスＡａ０が出力され、
プリデコードカラムアドレス信号ＰＹＡＤＤ（Ｏ）にバ
ースト２番目のデータのアドレスＡａ１が出力されてい
るのに対し、時間Ｔ５における２回目の読み出しコマン
ドでは外部アドレス信号ＡＤＤが奇数Ａｂ０の場合であ
り、プリデコードカラムアドレス信号ＰＹＡＤＤ（Ｏ）
にバースト先頭のデータのアドレスＡｂ０が出力され、
プリデコードカラムアドレス信号ＰＹＡＤＤ（Ｅ）にバ
ースト２番目のデータのアドレスＡｂ１が出力されてい
る。
【０１４２】プリデコードカラムアドレス信号ＰＹＡＤ
Ｄは、ＰＹＡＤＤ（Ｅ）はＭＡＲＲ（Ｅ）120-1の、ま
たＰＹＡＤＤ（Ｏ）はＭＡＲＲ（Ｏ）120-2のカラムデ
コーダ（ＹＤＥＣ）121-1、121-2にそれぞれ入力され、
各々のカラム選択線ＹＳＷを活性化する。
Ｄは、ＰＹＡＤＤ（Ｅ）はＭＡＲＲ（Ｅ）120-1の、ま
たＰＹＡＤＤ（Ｏ）はＭＡＲＲ（Ｏ）120-2のカラムデ
コーダ（ＹＤＥＣ）121-1、121-2にそれぞれ入力され、
各々のカラム選択線ＹＳＷを活性化する。
【０１４３】この結果、所望のアドレスを持つメモリセ
ルの接続されたセンスアンプ（ＳＡ）からＡａ０のアド
レスで指定されるデータＤａ０、Ａａ１のアドレスで指
定されるＤａ１がリードアンプ（ＲＡＭＰ）113-1、113
-2によって増幅され、それぞれデータ入出力線ＩＯＢＵ
Ｓ（Ｅ）112-1及びＩＯＢＵＳ（Ｏ）112-2に読み出され
る。
ルの接続されたセンスアンプ（ＳＡ）からＡａ０のアド
レスで指定されるデータＤａ０、Ａａ１のアドレスで指
定されるＤａ１がリードアンプ（ＲＡＭＰ）113-1、113
-2によって増幅され、それぞれデータ入出力線ＩＯＢＵ
Ｓ（Ｅ）112-1及びＩＯＢＵＳ（Ｏ）112-2に読み出され
る。
【０１４４】ここまでのデータパスの制御は、バースト
先頭及び２番目のデータに関しては、全てコマンド入力
時の内部基準クロック信号ＩＣＬＫ信号のエッヂのみに
基づき、またバースト３ビット目以降のデータに関して
は、コマンド入力時以降の対応するＩＣＬＫ信号の奇数
番目のエッヂのみに基づき行われる。
先頭及び２番目のデータに関しては、全てコマンド入力
時の内部基準クロック信号ＩＣＬＫ信号のエッヂのみに
基づき、またバースト３ビット目以降のデータに関して
は、コマンド入力時以降の対応するＩＣＬＫ信号の奇数
番目のエッヂのみに基づき行われる。
【０１４５】すなわち、コマンドが入力されてからデー
タ入出力線（ＩＯＢＵＳ）にデータが出力されるまで、
何サイクルの基準クロックが入力されようと（／ＣＡＳ
レイテンシを越えない限り）、データ制御には無関係で
ある。
タ入出力線（ＩＯＢＵＳ）にデータが出力されるまで、
何サイクルの基準クロックが入力されようと（／ＣＡＳ
レイテンシを越えない限り）、データ制御には無関係で
ある。
【０１４６】したがって、制御方式のうち、以上説明し
た部分については／ＣＡＳレイテンシには全く依存しな
い。
た部分については／ＣＡＳレイテンシには全く依存しな
い。
【０１４７】また、出力を内部基準クロック信号ＩＣＬ
Ｋに同期させるための手段もデータパスにはまったく挿
入されていない。
Ｋに同期させるための手段もデータパスにはまったく挿
入されていない。
【０１４８】したがって、内部基準クロック信号ＩＣＬ
Ｋの周波数が高くなると、内部処理のある部分での前の
データの処理終了前に次のデータがやってくる場合があ
る。例えば、データ入出力線（ＩＯＢＵＳ）に出力され
るデータが確定しない時間にＰＹＡＤＤが次のデータの
アドレスに変化する場合などである。この場合には誤動
作を起こすことになるが、前記従来例においてもこれら
の条件の場合には誤動作を引き起こすので、これは本実
施形態の欠点にはならない。
Ｋの周波数が高くなると、内部処理のある部分での前の
データの処理終了前に次のデータがやってくる場合があ
る。例えば、データ入出力線（ＩＯＢＵＳ）に出力され
るデータが確定しない時間にＰＹＡＤＤが次のデータの
アドレスに変化する場合などである。この場合には誤動
作を起こすことになるが、前記従来例においてもこれら
の条件の場合には誤動作を引き起こすので、これは本実
施形態の欠点にはならない。
【０１４９】むしろ、本実施形態においては、前記従来
例のステージ間の内部基準クロック信号ＩＣＬＫ同期動
作に対する、オーバーヘッドが無い分だけ、周波数を高
くできる。
例のステージ間の内部基準クロック信号ＩＣＬＫ同期動
作に対する、オーバーヘッドが無い分だけ、周波数を高
くできる。
【０１５０】データ入出力線ＩＯＢＵＳ（Ｅ）112-1お
よびＩＯＢＵＳ（Ｏ）112-2に同時に読み出された２つ
のデータは、これの前に後述の適当な手段によってタイ
ミング発生回路（ＴＧ）109により制御されたＤＣＮＴ1
07′が示しているＦＩＦＯバッファ106′の２つのレジ
スタにそれぞれ取り込まれる。この時、２つのデータは
出力される順番でＦＩＦＯに取り込まれる。
よびＩＯＢＵＳ（Ｏ）112-2に同時に読み出された２つ
のデータは、これの前に後述の適当な手段によってタイ
ミング発生回路（ＴＧ）109により制御されたＤＣＮＴ1
07′が示しているＦＩＦＯバッファ106′の２つのレジ
スタにそれぞれ取り込まれる。この時、２つのデータは
出力される順番でＦＩＦＯに取り込まれる。
【０１５１】以下にＤＣＮＴ107′およびＯＣＮＴ107に
よるＦＩＦＯバッファ106′の制御について説明する。
よるＦＩＦＯバッファ106′の制御について説明する。
【０１５２】ＤＣＮＴ107′およびＯＣＮＴ108の初期化
手順に関しては前記第１の実施形態と同様とされる。
手順に関しては前記第１の実施形態と同様とされる。
【０１５３】これ以降、ＤＣＮＴ107′およびＯＣＮＴ1
08は内部基準クロックＩＣＬＫの入力によりカウントア
ップされる。この際、ＤＣＮＴ107′は、データ入出力
線（ＩＯＢＵＳ）の値を取り込むように、内部基準クロ
ック信号ＩＣＬＫから所定のディレイ（遅延）を経たタ
イミングでカウントアップが行われる。
08は内部基準クロックＩＣＬＫの入力によりカウントア
ップされる。この際、ＤＣＮＴ107′は、データ入出力
線（ＩＯＢＵＳ）の値を取り込むように、内部基準クロ
ック信号ＩＣＬＫから所定のディレイ（遅延）を経たタ
イミングでカウントアップが行われる。
【０１５４】但し、データ入出力線（ＩＯＢＵＳ）にデ
ータが読み出されるのが内部基準クロック信号ＩＣＬＫ
２サイクルに１回なので、実際にＤＳＥＬ信号が活性化
されるのは、内部基準クロック信号ＩＣＬＫ２サイクル
に１回である。この時、偶奇のデータ入出力線ＩＯＢＵ
Ｓ（Ｅ）112-1、ＩＯＢＵＳ（Ｏ）112-2上の２つのデー
タは、後述する手順により、パラレル−シリアル変換を
伴って、ＦＩＦＯバッファ106′に取り込まれる。
ータが読み出されるのが内部基準クロック信号ＩＣＬＫ
２サイクルに１回なので、実際にＤＳＥＬ信号が活性化
されるのは、内部基準クロック信号ＩＣＬＫ２サイクル
に１回である。この時、偶奇のデータ入出力線ＩＯＢＵ
Ｓ（Ｅ）112-1、ＩＯＢＵＳ（Ｏ）112-2上の２つのデー
タは、後述する手順により、パラレル−シリアル変換を
伴って、ＦＩＦＯバッファ106′に取り込まれる。
【０１５５】また、ＯＣＮＴ108は、（／ＣＡＳレイテ
ンシ−１）サイクル後にデータが出力されるように、Ｄ
ＣＮＴ107′をカウントアップする内部基準クロック信
号ＩＣＬＫのクロックエッヂから（／ＣＡＳレイテンシ
−１）サイクル後のクロックエッヂによって、カウント
アップが行われる。
ンシ−１）サイクル後にデータが出力されるように、Ｄ
ＣＮＴ107′をカウントアップする内部基準クロック信
号ＩＣＬＫのクロックエッヂから（／ＣＡＳレイテンシ
−１）サイクル後のクロックエッヂによって、カウント
アップが行われる。
【０１５６】この制御により、図９に示すように、モー
ドレジスタセットコマンド入力後は、外部クロック信号
ＣＬＫの周波数変化、クロックイネーブル信号ＣＫＥに
よるクロックサスペンドの有無に依らず、各々のデータ
に対して初期化時点の関係を保つ。
ドレジスタセットコマンド入力後は、外部クロック信号
ＣＬＫの周波数変化、クロックイネーブル信号ＣＫＥに
よるクロックサスペンドの有無に依らず、各々のデータ
に対して初期化時点の関係を保つ。
【０１５７】図９において、時間（サイクルタイム）Ｔ
１における偶数カラムアドレスＡａ０に伴う読み出しコ
マンド入力によってＭＡＲＲ（Ｅ）120-1より読み出さ
れたデータＤａ０（偶数アドレス）はＤＳＥＬ０（Ｅ）
信号により、ＦＩＦＯバッファ106′のレジスタＲＥＧ
０に取り込まれ、ＭＡＲＲ（Ｏ）120-2より読み出され
たデータＤａ１（奇数アドレス）はＤＳＥＬ１（Ｏ）信
号によりレジスタＲＥＧ１に取り込まれる。
１における偶数カラムアドレスＡａ０に伴う読み出しコ
マンド入力によってＭＡＲＲ（Ｅ）120-1より読み出さ
れたデータＤａ０（偶数アドレス）はＤＳＥＬ０（Ｅ）
信号により、ＦＩＦＯバッファ106′のレジスタＲＥＧ
０に取り込まれ、ＭＡＲＲ（Ｏ）120-2より読み出され
たデータＤａ１（奇数アドレス）はＤＳＥＬ１（Ｏ）信
号によりレジスタＲＥＧ１に取り込まれる。
【０１５８】すなわち、Ｄａ０が先に出力される順番で
ＦＩＦＯバッファ内に取り込まれる。また、時間Ｔ５に
おける奇数カラムアドレスＡｂ０に伴う読み出しコマン
ド入力によってＭＡＲＲ（Ｅ）により読み出されたデー
タＤｂ１（偶数アドレス）はＤＳＥＬ０（Ｅ）信号によ
り、ＦＩＦＯバッファ106′のレジスタＲＥＧ０に取り
込まれ、Ｄｂ１（奇数アドレス）はＤＳＥＬ４（Ｏ）信
号によりレジスタＲＥＧ４に取り込まれる。すなわち、
Ｄｂ０が先に出力される順番でＦＩＦＯバッファ106′
内に取り込まれる。
ＦＩＦＯバッファ内に取り込まれる。また、時間Ｔ５に
おける奇数カラムアドレスＡｂ０に伴う読み出しコマン
ド入力によってＭＡＲＲ（Ｅ）により読み出されたデー
タＤｂ１（偶数アドレス）はＤＳＥＬ０（Ｅ）信号によ
り、ＦＩＦＯバッファ106′のレジスタＲＥＧ０に取り
込まれ、Ｄｂ１（奇数アドレス）はＤＳＥＬ４（Ｏ）信
号によりレジスタＲＥＧ４に取り込まれる。すなわち、
Ｄｂ０が先に出力される順番でＦＩＦＯバッファ106′
内に取り込まれる。
【０１５９】Ｄａ０は時間（サイクルタイム）Ｔ５にお
けるＣＬＫのクロックエッヂ入力を基にＯＳＥＬ０信号
により外部に出力され、Ｄａ０は時間Ｔ６における外部
クロック信号ＣＬＫのクロックエッヂ入力を基にＯＳＥ
Ｌ１信号により外部に出力される。
けるＣＬＫのクロックエッヂ入力を基にＯＳＥＬ０信号
により外部に出力され、Ｄａ０は時間Ｔ６における外部
クロック信号ＣＬＫのクロックエッヂ入力を基にＯＳＥ
Ｌ１信号により外部に出力される。
【０１６０】また、時間Ｔ７におけるクロックイネーブ
ル信号ＣＫＥのロウ（Ｌｏｗ）入力によるクロックサス
ペンドによって、時間Ｔ２のクロックエッジにより読み
出されるデータＤａ１をチップ外部で使用する時間がＴ
７からＴ８に１サイクル延びるが、ＯＳＥＬ１からＯＳ
ＥＬ２への切り替わりもサイクルＴ７からＴ８に、クロ
ックサスペンドをしない場合に比較して１サイクル延び
るため、正常に出力されている。このとき、次のデータ
Ｄａ２がＦＩＦＯバッファ106′に取り込まれるが、そ
れは時間Ｔ３のクロックエッジを基とする制御なので、
クロックサスペンドに関係なくＦＩＦＯバッファ106′
のレジスタＲＥＧ３に取り込まれ、Ｄａ１と衝突するこ
とはない。
ル信号ＣＫＥのロウ（Ｌｏｗ）入力によるクロックサス
ペンドによって、時間Ｔ２のクロックエッジにより読み
出されるデータＤａ１をチップ外部で使用する時間がＴ
７からＴ８に１サイクル延びるが、ＯＳＥＬ１からＯＳ
ＥＬ２への切り替わりもサイクルＴ７からＴ８に、クロ
ックサスペンドをしない場合に比較して１サイクル延び
るため、正常に出力されている。このとき、次のデータ
Ｄａ２がＦＩＦＯバッファ106′に取り込まれるが、そ
れは時間Ｔ３のクロックエッジを基とする制御なので、
クロックサスペンドに関係なくＦＩＦＯバッファ106′
のレジスタＲＥＧ３に取り込まれ、Ｄａ１と衝突するこ
とはない。
【０１６１】すなわち、常に１つのデータに対して、Ｆ
ＩＦＯバッファ106′の入力／出力共に同一のレジスタ
を使用し、正しいデータフロー制御が行われることが補
償される。したがって、ＦＩＦＯバッファ106′のレジ
スタ選択に関し、読み出しコマンド入力に起因する制御
系は全く存在しない。
ＩＦＯバッファ106′の入力／出力共に同一のレジスタ
を使用し、正しいデータフロー制御が行われることが補
償される。したがって、ＦＩＦＯバッファ106′のレジ
スタ選択に関し、読み出しコマンド入力に起因する制御
系は全く存在しない。
【０１６２】初期化およびカウントアップについては、
カウンタ内部のみの処理なので処理時間は短く、内部基
準クロック信号ＩＣＬＫの周波数が高まっても、各サイ
クルに１回の処理を十分な余裕を持って終了する。
カウンタ内部のみの処理なので処理時間は短く、内部基
準クロック信号ＩＣＬＫの周波数が高まっても、各サイ
クルに１回の処理を十分な余裕を持って終了する。
【０１６３】この制御により、モードレジスタセットコ
マンド入力後は、外部クロック信号ＣＬＫの周波数変
化、クロックイネーブル信号ＣＫＥによるクロックサス
ペンドの有無に依らず、常に１つのデータに対して入力
／出力共に同一のレジスタを使用し、正しいデータフロ
ー制御が行われることが保証される。
マンド入力後は、外部クロック信号ＣＬＫの周波数変
化、クロックイネーブル信号ＣＫＥによるクロックサス
ペンドの有無に依らず、常に１つのデータに対して入力
／出力共に同一のレジスタを使用し、正しいデータフロ
ー制御が行われることが保証される。
【０１６４】適当な基準クロック周波数および／ＣＡＳ
レイテンシが与えられたアクセスタイムの限界は、偶奇
双方のＩＯＢＵＳのデータ、及びこれらをラッチするＦ
ＩＦＯバッファのレジスタのＤＳＥＬと、この２つのデ
ータのうち先に出力されるデータが納められるレジスタ
のＯＳＥＬが重なり合ったタイミングとなる。
レイテンシが与えられたアクセスタイムの限界は、偶奇
双方のＩＯＢＵＳのデータ、及びこれらをラッチするＦ
ＩＦＯバッファのレジスタのＤＳＥＬと、この２つのデ
ータのうち先に出力されるデータが納められるレジスタ
のＯＳＥＬが重なり合ったタイミングとなる。
【０１６５】この時、先に出力されるデータはＦＩＦＯ
バッファ中を単純に通過しデータ出力バッファ（ＤＯＵ
Ｔ）110に達する。このため、アドレスアクセスタイム
（外部からアドレスを与えられてからデータが出力され
る迄の時間）に対するオーバーヘッドは、前記第１の実
施形態に示した、プリフェッチを行わない場合と同一で
あって、データがＦＩＦＯバッファ106′を通過する際
の遅延のみであり、非常に短い。
バッファ中を単純に通過しデータ出力バッファ（ＤＯＵ
Ｔ）110に達する。このため、アドレスアクセスタイム
（外部からアドレスを与えられてからデータが出力され
る迄の時間）に対するオーバーヘッドは、前記第１の実
施形態に示した、プリフェッチを行わない場合と同一で
あって、データがＦＩＦＯバッファ106′を通過する際
の遅延のみであり、非常に短い。
【０１６６】以上説明したとおり、本実施形態によれ
ば、読み出し動作の主要部分、特にカラムアドレス信号
ＹＡＤＤおよびプリデコードカラムアドレスＰＹＡＤＤ
の処理、ＭＡＲＲからデータ入出力線（ＩＯＢＵＳ）へ
のデータ読み出し等を、内部基準クロック信号ＩＣＬＫ
２サイクル分の時間を費やして行うことができる。
ば、読み出し動作の主要部分、特にカラムアドレス信号
ＹＡＤＤおよびプリデコードカラムアドレスＰＹＡＤＤ
の処理、ＭＡＲＲからデータ入出力線（ＩＯＢＵＳ）へ
のデータ読み出し等を、内部基準クロック信号ＩＣＬＫ
２サイクル分の時間を費やして行うことができる。
【０１６７】これにより、本実施形態においては、内部
基準クロック信号ＩＣＬＫの周波数を前記第１の実施形
態の構成の２倍にしても動作が保証される。このため、
内部基準クロック信号ＩＣＬＫ周波数と同一であるバー
スト転送速度の最高値が前記第１の実施形態の構成のさ
らに２倍となる。
基準クロック信号ＩＣＬＫの周波数を前記第１の実施形
態の構成の２倍にしても動作が保証される。このため、
内部基準クロック信号ＩＣＬＫ周波数と同一であるバー
スト転送速度の最高値が前記第１の実施形態の構成のさ
らに２倍となる。
【０１６８】本実施形態では、ＦＩＦＯバッファ制御の
初期化をモードレジスタセットコマンドの入力によって
行っているが読み出しコマンド入力以前に必ず発生する
動作、例えば電源投入、活性化コマンド入力等によって
行っても問題ない。
初期化をモードレジスタセットコマンドの入力によって
行っているが読み出しコマンド入力以前に必ず発生する
動作、例えば電源投入、活性化コマンド入力等によって
行っても問題ない。
【０１６９】
【実施形態３】これまでに明らかにしたとおり、バース
ト転送モードを持つメモリ素子では、アドレスアクセス
時間が一定でも、高周波数の基準クロックを用いて、／
ＣＡＳレイテンシ数を増加させてバースト電送周波数を
上げることができる。
ト転送モードを持つメモリ素子では、アドレスアクセス
時間が一定でも、高周波数の基準クロックを用いて、／
ＣＡＳレイテンシ数を増加させてバースト電送周波数を
上げることができる。
【０１７０】しかしながら、低周波数で動作させる（他
の素子、または基板の条件からシステムを低周波数で動
作させる必要がある）場合には、／ＣＡＳレイテンシが
大きいと、バースト先頭のデータの出力までの時間が、
アドレスアクセス時間の実力に比較して長くなってしま
う。
の素子、または基板の条件からシステムを低周波数で動
作させる必要がある）場合には、／ＣＡＳレイテンシが
大きいと、バースト先頭のデータの出力までの時間が、
アドレスアクセス時間の実力に比較して長くなってしま
う。
【０１７１】したがって、／ＣＡＳレイテンシを小さく
して、データ出力までの時間をアドレスアクセスタイム
に見合うようにして使用することが求められる。
して、データ出力までの時間をアドレスアクセスタイム
に見合うようにして使用することが求められる。
【０１７２】このためシンクロナスＤＲＡＭでは、モー
ドレジスタにより／ＣＡＳレイテンシを指定できる。
ドレジスタにより／ＣＡＳレイテンシを指定できる。
【０１７３】／ＣＡＳレイテンシを大きくしてバースト
転送周波数を上げる場合には、データの内部処理の多重
度を高めることが必要である。このため、前記第２の実
施形態においてはパイプライン方式とプリフェッチ方式
を併用することにより多重度を高め、結果として大きい
／ＣＡＳレイテンシの下での、最高バースト転送周波数
を得る方式を示した。
転送周波数を上げる場合には、データの内部処理の多重
度を高めることが必要である。このため、前記第２の実
施形態においてはパイプライン方式とプリフェッチ方式
を併用することにより多重度を高め、結果として大きい
／ＣＡＳレイテンシの下での、最高バースト転送周波数
を得る方式を示した。
【０１７４】しかしながら、前記第２の実施形態ではプ
リフェッチ方式を取り入れたため、この方式におけるデ
ータ処理の並列度以下の／ＣＡＳレイテンシには対応で
きない。また、並列度以上の／ＣＡＳレイテンにおいて
も、データの入出力を並列度単位で行わなければならな
いということが問題となる場合がある。
リフェッチ方式を取り入れたため、この方式におけるデ
ータ処理の並列度以下の／ＣＡＳレイテンシには対応で
きない。また、並列度以上の／ＣＡＳレイテンにおいて
も、データの入出力を並列度単位で行わなければならな
いということが問題となる場合がある。
【０１７５】本実施形態においては、以上の問題を改善
するため、高いバースト転送周波数を実現する、大きな
／ＣＡＳレイテンシの時は、パイプライン方式とプリフ
ェッチ方式とを併用し、逆に小さな／ＣＡＳレイテンシ
の時には、パイプライン方式のみで動作するように切り
換え制御するものである。
するため、高いバースト転送周波数を実現する、大きな
／ＣＡＳレイテンシの時は、パイプライン方式とプリフ
ェッチ方式とを併用し、逆に小さな／ＣＡＳレイテンシ
の時には、パイプライン方式のみで動作するように切り
換え制御するものである。
【０１７６】本実施形態においては、大きな／ＣＡＳレ
イテンシ時においては、図８に示した前記第２の実施形
態と同じ動作を行う。したがって、本実施形態の構成
は、前記第２の実施形態の説明のために参照した図６と
同一であり、またＦＩＦＯバッファの回路構成は図７に
示すものと同一とされる。
イテンシ時においては、図８に示した前記第２の実施形
態と同じ動作を行う。したがって、本実施形態の構成
は、前記第２の実施形態の説明のために参照した図６と
同一であり、またＦＩＦＯバッファの回路構成は図７に
示すものと同一とされる。
【０１７７】また、大きな／ＣＡＳレイテンシにおける
動作は前記第２の実施形態の動作説明に用いた図８と同
様である。但し、前記第２の実施形態においては、／Ｃ
ＡＳレイテンシに関わらず、プリフェッチ動作を行って
いたのに対し、本実施形態では、小さな／ＣＡＳレイテ
ンシ時にはプリフェッチ動作を行わない。
動作は前記第２の実施形態の動作説明に用いた図８と同
様である。但し、前記第２の実施形態においては、／Ｃ
ＡＳレイテンシに関わらず、プリフェッチ動作を行って
いたのに対し、本実施形態では、小さな／ＣＡＳレイテ
ンシ時にはプリフェッチ動作を行わない。
【０１７８】図１０は、パイプライン方式のみで動作す
る小さな／ＣＡＳレイテンシにおける動作を示すタイミ
ング図である。／ＣＡＳレイテンシは「３」であり、他
の動作条件は図８のタイミング図の説明に示した条件と
同一である。
る小さな／ＣＡＳレイテンシにおける動作を示すタイミ
ング図である。／ＣＡＳレイテンシは「３」であり、他
の動作条件は図８のタイミング図の説明に示した条件と
同一である。
【０１７９】本実施形態では、／ＣＡＳレイテンシによ
って、ブロック図に示される各ブロックは、各々が以下
に説明するような動作上の差異を持つ。
って、ブロック図に示される各ブロックは、各々が以下
に説明するような動作上の差異を持つ。
【０１８０】(1)内部カラムアドレス信号ＹＡＤＤは、
大きな／ＣＡＳレイテンシ時には、内部基準クロックＩ
ＣＬＫの２クロック毎に出力され、小さな／ＣＡＳレイ
テンシ時には、毎クロックに出力される。
大きな／ＣＡＳレイテンシ時には、内部基準クロックＩ
ＣＬＫの２クロック毎に出力され、小さな／ＣＡＳレイ
テンシ時には、毎クロックに出力される。
【０１８１】(2)大きな／ＣＡＳレイテンシ時には、前
記第２の実施形態に示したように、１つの内部カラムア
ドレス信号ＹＡＤＤから同時に偶奇２つのプリデコード
カラムアドレス信号ＰＹＡＤＤを発生し、小さな／ＣＡ
Ｓレイテンシ時には、１つのＹＡＤＤから１つのプリコ
ードカラムアドレス信号ＰＹＡＤＤを発生する。この
際、偶プリデコードカラムアドレス信号ＰＹＡＤＤ
（Ｅ）に出力するか、奇プリデコードカラムアドレス信
号ＰＹＡＤＤ（Ｏ）に出力するかは内部カラムアドレス
信号ＹＡＤＤの偶奇による。
記第２の実施形態に示したように、１つの内部カラムア
ドレス信号ＹＡＤＤから同時に偶奇２つのプリデコード
カラムアドレス信号ＰＹＡＤＤを発生し、小さな／ＣＡ
Ｓレイテンシ時には、１つのＹＡＤＤから１つのプリコ
ードカラムアドレス信号ＰＹＡＤＤを発生する。この
際、偶プリデコードカラムアドレス信号ＰＹＡＤＤ
（Ｅ）に出力するか、奇プリデコードカラムアドレス信
号ＰＹＡＤＤ（Ｏ）に出力するかは内部カラムアドレス
信号ＹＡＤＤの偶奇による。
【０１８２】(3)大きな／ＣＡＳレイテンシ時には、前
記第２の実施形態に示したように、内部基準クロック信
号ＩＣＬＫ２サイクル毎にＩＯＢＵＳ（Ｅ）とＩＯＢＵ
Ｓ（Ｏ）の双方に読み出された２つのデータをＤＳＥＬ
（Ｅ）、ＤＳＥＬ（Ｏ）の両方を同時に活性化してＦＩ
ＦＯバッファに取り込み、小さな／ＣＡＳレイテンシ時
には、ＩＣＬＫ毎サイクルにＩＯＢＵＳ（Ｅ）またはＩ
ＯＢＵＳ（Ｏ）に読み出された１つのデータをＤＳＥＬ
（Ｅ）、ＤＳＥＬ（Ｏ）のどちらか一方を活性化してＦ
ＩＦＯバッファに取り込む。どちらを活性化するかは内
部カラムアドレス信号ＹＡＤＤの偶奇による。
記第２の実施形態に示したように、内部基準クロック信
号ＩＣＬＫ２サイクル毎にＩＯＢＵＳ（Ｅ）とＩＯＢＵ
Ｓ（Ｏ）の双方に読み出された２つのデータをＤＳＥＬ
（Ｅ）、ＤＳＥＬ（Ｏ）の両方を同時に活性化してＦＩ
ＦＯバッファに取り込み、小さな／ＣＡＳレイテンシ時
には、ＩＣＬＫ毎サイクルにＩＯＢＵＳ（Ｅ）またはＩ
ＯＢＵＳ（Ｏ）に読み出された１つのデータをＤＳＥＬ
（Ｅ）、ＤＳＥＬ（Ｏ）のどちらか一方を活性化してＦ
ＩＦＯバッファに取り込む。どちらを活性化するかは内
部カラムアドレス信号ＹＡＤＤの偶奇による。
【０１８３】以下に図面を参照して、本実施形態の、小
さい／ＣＡＳレイテンシ時における動作を説明する。
さい／ＣＡＳレイテンシ時における動作を説明する。
【０１８４】図１０においては、時間（サイクルタイ
ム）Ｔ１における、読み出し（Ｒｅａｄ）コマンド入力
ではバースト先頭データのアドレスＡａ０が偶数なの
で、時間Ｔ１の内部基準クロック信号ＩＣＬＫクロック
エッヂに基づいて偶数プリデコードカラムアドレス信号
ＰＹＡＤＤ（Ｅ）にＡａ０が出力され、バースト２番目
のデータのＹＡＤＤのアドレスＡａ１が奇数なので時間
Ｔ２の内部基準クロック信号ＩＣＬＫクロックエッヂに
基づいて奇数プリデコードカラムアドレス信号ＰＹＡＤ
Ｄ（Ｏ）にＡａ１が出力される。
ム）Ｔ１における、読み出し（Ｒｅａｄ）コマンド入力
ではバースト先頭データのアドレスＡａ０が偶数なの
で、時間Ｔ１の内部基準クロック信号ＩＣＬＫクロック
エッヂに基づいて偶数プリデコードカラムアドレス信号
ＰＹＡＤＤ（Ｅ）にＡａ０が出力され、バースト２番目
のデータのＹＡＤＤのアドレスＡａ１が奇数なので時間
Ｔ２の内部基準クロック信号ＩＣＬＫクロックエッヂに
基づいて奇数プリデコードカラムアドレス信号ＰＹＡＤ
Ｄ（Ｏ）にＡａ１が出力される。
【０１８５】また、時間（サイクルタイム）Ｔ５の読み
出し（Ｒｅａｄ）コマンド入力では、バースト先頭デー
タのアドレスＡｂ０が奇数なので時間Ｔ５の内部基準ク
ロック信号ＩＣＬＫクロックエッヂに基づいて奇数プリ
デコードカラムアドレス信号ＰＹＡＤＤ（Ｏ）にＡｂ０
が出力され、バースト２番目のアドレスＡｂ１が偶数な
ので時間Ｔ６の内部基準クロック信号ＩＣＬＫクロック
エッヂに基づいて偶数プリデコードカラムアドレス信号
ＰＹＡＤＤ（Ｅ）にＡｂ１が出力される。
出し（Ｒｅａｄ）コマンド入力では、バースト先頭デー
タのアドレスＡｂ０が奇数なので時間Ｔ５の内部基準ク
ロック信号ＩＣＬＫクロックエッヂに基づいて奇数プリ
デコードカラムアドレス信号ＰＹＡＤＤ（Ｏ）にＡｂ０
が出力され、バースト２番目のアドレスＡｂ１が偶数な
ので時間Ｔ６の内部基準クロック信号ＩＣＬＫクロック
エッヂに基づいて偶数プリデコードカラムアドレス信号
ＰＹＡＤＤ（Ｅ）にＡｂ１が出力される。
【０１８６】上記により、小さな／ＣＡＳレイテンシで
は内部基準クロックＩＣＬＫの２クロック毎に２ビット
のデータが並列してＤＲＡＭコアから偶奇双方のデータ
入出力線（ＩＯＢＵＳ）112-1、112-2に読み出されるの
に対し、小さな／ＣＡＳレイテンシでは、内部基準クロ
ックＩＣＬＫの毎クロックに対し、１ビットずつのデー
タがＤＲＡＭコアから偶奇どちらかのデータ入出力線
（ＩＯＢＵＳ）に読み出される。
は内部基準クロックＩＣＬＫの２クロック毎に２ビット
のデータが並列してＤＲＡＭコアから偶奇双方のデータ
入出力線（ＩＯＢＵＳ）112-1、112-2に読み出されるの
に対し、小さな／ＣＡＳレイテンシでは、内部基準クロ
ックＩＣＬＫの毎クロックに対し、１ビットずつのデー
タがＤＲＡＭコアから偶奇どちらかのデータ入出力線
（ＩＯＢＵＳ）に読み出される。
【０１８７】大きな／ＣＡＳレイテンシの場合には、前
記第２の実施形態と同様の手順で、基準クロックの２ク
ロック毎に、偶奇両方のＩＯＢＵＳのデータを、内部カ
ラムアドレス信号ＹＡＤＤを参照して出力順にＦＩＦＯ
バッファに取り込む。
記第２の実施形態と同様の手順で、基準クロックの２ク
ロック毎に、偶奇両方のＩＯＢＵＳのデータを、内部カ
ラムアドレス信号ＹＡＤＤを参照して出力順にＦＩＦＯ
バッファに取り込む。
【０１８８】小さな／ＣＡＳレイテンシの場合には、内
部基準クロックＩＣＬＫ毎に内部カラムアドレス信号Ｙ
ＡＤＤを参照して偶奇いずれかのＩＯＢＵＳのデータ
を、ＦＩＦＯバッファに取り込む。
部基準クロックＩＣＬＫ毎に内部カラムアドレス信号Ｙ
ＡＤＤを参照して偶奇いずれかのＩＯＢＵＳのデータ
を、ＦＩＦＯバッファに取り込む。
【０１８９】図１０においては、時間Ｔ１の読み出しコ
マンド入力ではバースト先頭データのアドレスＡａ０が
偶数であるため、これによりＩＯＢＵＳ（Ｅ）に出力さ
れたデータＤａ０をＦＩＦＯバッファに取り込むために
ＤＳＥＬ０（Ｅ）が活性化される。
マンド入力ではバースト先頭データのアドレスＡａ０が
偶数であるため、これによりＩＯＢＵＳ（Ｅ）に出力さ
れたデータＤａ０をＦＩＦＯバッファに取り込むために
ＤＳＥＬ０（Ｅ）が活性化される。
【０１９０】また、バースト２番目のデータのアドレス
Ａａ１が奇数であるため、これによりＩＯＢＵＳ（Ｏ）
に出力されたデータＤａ１をＦＩＦＯバッファに取り込
むためにＤＳＥＬ１（Ｏ）が活性化される。時間Ｔ５の
読み出しコマンド入力ではバースト先頭データのアドレ
スＡｂ０が奇数なので、これによりＩＯＢＵＳ（Ｏ）に
出力されたデータＤｂ０をＦＩＦＯバッファに取り込む
ためにＤＳＥＬ４（Ｏ）が活性化される。また、バース
ト２番目のデータのアドレスＡｂ１が偶数なので、これ
により、ＩＯＢＵＳ（Ｅ）に出力されたデータＤｂ１を
ＦＩＦＯバッファに取り込むためにＤＳＥＬ０（Ｅ）が
活性化される。
Ａａ１が奇数であるため、これによりＩＯＢＵＳ（Ｏ）
に出力されたデータＤａ１をＦＩＦＯバッファに取り込
むためにＤＳＥＬ１（Ｏ）が活性化される。時間Ｔ５の
読み出しコマンド入力ではバースト先頭データのアドレ
スＡｂ０が奇数なので、これによりＩＯＢＵＳ（Ｏ）に
出力されたデータＤｂ０をＦＩＦＯバッファに取り込む
ためにＤＳＥＬ４（Ｏ）が活性化される。また、バース
ト２番目のデータのアドレスＡｂ１が偶数なので、これ
により、ＩＯＢＵＳ（Ｅ）に出力されたデータＤｂ１を
ＦＩＦＯバッファに取り込むためにＤＳＥＬ０（Ｅ）が
活性化される。
【０１９１】以上の手順により、／ＣＡＳレイテンシに
基づいたプリフェッチ動作の有無に関わらず、ＦＩＦＯ
バッファ内には出力順にデータが格納される。したがっ
て、ＯＳＥＬは前記第２の実施形態と全く同じ方法で制
御できる。
基づいたプリフェッチ動作の有無に関わらず、ＦＩＦＯ
バッファ内には出力順にデータが格納される。したがっ
て、ＯＳＥＬは前記第２の実施形態と全く同じ方法で制
御できる。
【０１９２】これにより、大きな／ＣＡＳレイテンシで
用いる場合には、パイプライン方式とプリフェッチ方式
を併用して高速なバースト転送周波数を実現すると共
に、小さな／ＣＡＳレイテンシは、パイプライン方式の
みで動作させることにより実現することができる。
用いる場合には、パイプライン方式とプリフェッチ方式
を併用して高速なバースト転送周波数を実現すると共
に、小さな／ＣＡＳレイテンシは、パイプライン方式の
みで動作させることにより実現することができる。
【０１９３】
【実施形態４】図１１は、本発明の第４の実施形態の構
成を示すブロック図である。図１２は本発明の第４の実
施形態を示すブロック図のうちファーストインファース
トアウト（ＦＩＦＯ）バッファおよびデータアウトバッ
ファの一部に関する回路である。また、図１３は本発明
の第４の実施形態の動作を説明するためのタイミング図
である。
成を示すブロック図である。図１２は本発明の第４の実
施形態を示すブロック図のうちファーストインファース
トアウト（ＦＩＦＯ）バッファおよびデータアウトバッ
ファの一部に関する回路である。また、図１３は本発明
の第４の実施形態の動作を説明するためのタイミング図
である。
【０１９４】本発明の前記第１乃至第３の実施形態にお
いては、ＯＳＥＬがデータアウトバッファ（ＤＯＵＴ）
110の出力制御を行っていた。この方法ではデータパス
における制御回路の挿入が最小限ですむため、アドレス
アクセスタイムが短いと言う長所がある。
いては、ＯＳＥＬがデータアウトバッファ（ＤＯＵＴ）
110の出力制御を行っていた。この方法ではデータパス
における制御回路の挿入が最小限ですむため、アドレス
アクセスタイムが短いと言う長所がある。
【０１９５】その反面、外部からのデータ出力のための
クロックエッヂを与えられてからＯＳＥＬの制御を始め
るため、クロックアクセスタイム（外部から出力用の基
準クロックを与えられてからデータが出力されるまでの
時間）が長くなるという短所がある。
クロックエッヂを与えられてからＯＳＥＬの制御を始め
るため、クロックアクセスタイム（外部から出力用の基
準クロックを与えられてからデータが出力されるまでの
時間）が長くなるという短所がある。
【０１９６】そこで、本実施形態では、ＦＩＦＯバッフ
ァ106の後にラッチ回路を一段設ける。実際にチップ外
部への出力データが変化するのは、このラッチ回路がラ
ッチ動作を行うときである。このラッチ回路は、単純に
基準クロックに従いデータをラッチするのみなので、ク
ロックアクセスタイムは短い。
ァ106の後にラッチ回路を一段設ける。実際にチップ外
部への出力データが変化するのは、このラッチ回路がラ
ッチ動作を行うときである。このラッチ回路は、単純に
基準クロックに従いデータをラッチするのみなので、ク
ロックアクセスタイムは短い。
【０１９７】図１１を参照して本実施形態の構成を説明
する。図１１に示すように、本実施形態が、図１に示し
た前記第１の実施形態の構成と相違する点は、データア
ウトバッファ（ＤＯＵＴ）110′に内部基準クロック信
号ＩＩＣＬＫが入力されている点である。それ以外の構
成は前記第１の実施形態と同様である。
する。図１１に示すように、本実施形態が、図１に示し
た前記第１の実施形態の構成と相違する点は、データア
ウトバッファ（ＤＯＵＴ）110′に内部基準クロック信
号ＩＩＣＬＫが入力されている点である。それ以外の構
成は前記第１の実施形態と同様である。
【０１９８】図１２には、ＦＩＦＯバッファ106とデー
タアウトバッファ（ＤＯＵＴ）110′のデータパスにつ
いて示してあるが、内部基準クロックＩＣＬＫで制御さ
れるトランジスタＴＲ１以降で構成されるラッチ回路が
挿入されている以外の構成は、前記第１の実施形態で参
照した図２の構成と同一である。
タアウトバッファ（ＤＯＵＴ）110′のデータパスにつ
いて示してあるが、内部基準クロックＩＣＬＫで制御さ
れるトランジスタＴＲ１以降で構成されるラッチ回路が
挿入されている以外の構成は、前記第１の実施形態で参
照した図２の構成と同一である。
【０１９９】図１３に示すタイミング図を参照して、本
実施形態を以下により詳細に説明する。前記第１の実施
形態では時間（サイクル）Ｔ１で入力された読み出し
（Ｒｅａｄ）コマンドによるバースト先頭データＤａ０
をＦＩＦＯバッファ106から出力するＯＳＥＬ０の活性
化は、コマンド入力後から（／ＣＡＳレイテンシ−１）
サイクル後の時間Ｔ５の内部基準クロック信号ＩＣＬＫ
のクロックエッヂによって行われていたのに対し、本実
施形態では、（／ＣＡＳレイテンシ−２）サイクル後の
時間Ｔ４の内部基準クロック信号ＩＣＬＫクロックエッ
ヂによって行われる。
実施形態を以下により詳細に説明する。前記第１の実施
形態では時間（サイクル）Ｔ１で入力された読み出し
（Ｒｅａｄ）コマンドによるバースト先頭データＤａ０
をＦＩＦＯバッファ106から出力するＯＳＥＬ０の活性
化は、コマンド入力後から（／ＣＡＳレイテンシ−１）
サイクル後の時間Ｔ５の内部基準クロック信号ＩＣＬＫ
のクロックエッヂによって行われていたのに対し、本実
施形態では、（／ＣＡＳレイテンシ−２）サイクル後の
時間Ｔ４の内部基準クロック信号ＩＣＬＫクロックエッ
ヂによって行われる。
【０２００】前記第１の実施形態においては、この直後
にチップ外部にデータ出力が行われるが、本実施形態に
おいては、次の時間Ｔ５の内部基準クロック信号ＩＣＬ
Ｋクロックエッヂにより、パストランジスタＴＲ１が活
性化されることにより（トランジスタＴＲ１が導通
し）、はじめてデータ出力が行われる。
にチップ外部にデータ出力が行われるが、本実施形態に
おいては、次の時間Ｔ５の内部基準クロック信号ＩＣＬ
Ｋクロックエッヂにより、パストランジスタＴＲ１が活
性化されることにより（トランジスタＴＲ１が導通
し）、はじめてデータ出力が行われる。
【０２０１】なお、本実施形態は、前記第２の実施形態
または前記第３の実施形態の構成と併用してもかまわな
い。
または前記第３の実施形態の構成と併用してもかまわな
い。
【０２０２】
【実施形態５】図１４は本発明の第５の実施形態の構成
を示すブロック図である。また、図１５は、図１４に示
す本発明の第５の実施形態を示すブロック図のうち、フ
ァーストインファーストアウト（ＦＩＦＯ）バッファお
よびデータアウトバッファＤＯＵＴの一部を示す回路図
である。図１６は本発明の第５の実施形態の動作を説明
するためのタイミング図である。
を示すブロック図である。また、図１５は、図１４に示
す本発明の第５の実施形態を示すブロック図のうち、フ
ァーストインファーストアウト（ＦＩＦＯ）バッファお
よびデータアウトバッファＤＯＵＴの一部を示す回路図
である。図１６は本発明の第５の実施形態の動作を説明
するためのタイミング図である。
【０２０３】上記図面を参照して本実施形態を以下に説
明する。
明する。
【０２０４】本実施形態においては、データ入出力線
（ＩＯＢＵＳ）は相補信号で構成される。データがメモ
リセルアレイ（ＭＡＲＲ）120から読み出されていない
ときには、データ入出力線（ＩＯＢＵＳ）112、その相
補信号線（／ＩＯＢＵＳ）（「アイオーバスバー」とい
う）112′は双方ともリードアンプ（ＲＡＭＰ）113また
はライトアンプ（ＷＡＭＰ）114により同じ電位（ハイ
電位）にプリチャージされている。
（ＩＯＢＵＳ）は相補信号で構成される。データがメモ
リセルアレイ（ＭＡＲＲ）120から読み出されていない
ときには、データ入出力線（ＩＯＢＵＳ）112、その相
補信号線（／ＩＯＢＵＳ）（「アイオーバスバー」とい
う）112′は双方ともリードアンプ（ＲＡＭＰ）113また
はライトアンプ（ＷＡＭＰ）114により同じ電位（ハイ
電位）にプリチャージされている。
【０２０５】前記第１の実施形態等と同様の手順によ
り、読み出し（Ｒｅａｄ）コマンドによるバースト期間
中、内部基準クロックＩＣＬＫの各エッヂにより、メモ
リセルアレイ（ＭＡＲＲ）120からデータＤａ０等が読
み出された場合、データＤａ０の値により、ＩＯＢＵＳ
または／ＩＯＢＵＳのいずれか一方のみが電位変化（ハ
イからロウ）を起こす。
り、読み出し（Ｒｅａｄ）コマンドによるバースト期間
中、内部基準クロックＩＣＬＫの各エッヂにより、メモ
リセルアレイ（ＭＡＲＲ）120からデータＤａ０等が読
み出された場合、データＤａ０の値により、ＩＯＢＵＳ
または／ＩＯＢＵＳのいずれか一方のみが電位変化（ハ
イからロウ）を起こす。
【０２０６】逆に基準クロックのエッヂに対応する読み
出しデータが存在しない場合には、ＩＯＢＵＳおよび／
ＩＯＢＵＳの双方ともプリチャージされた電位（ハイ電
位）を保つ。
出しデータが存在しない場合には、ＩＯＢＵＳおよび／
ＩＯＢＵＳの双方ともプリチャージされた電位（ハイ電
位）を保つ。
【０２０７】すなわち、本実施形態の相補信号で構成さ
れたデータ入出力線（ＩＯＢＵＳ）112、112′は論理
“０”又は“１”の他に、メモリセルアレイ（ＭＡＲ
Ｒ）120からの出力データなし（Ｈｉ−Ｚ出力、即ち高
インピーダンス出力）の３値を持つ。ＦＩＦＯバッファ
106″は、この３値を記憶する。
れたデータ入出力線（ＩＯＢＵＳ）112、112′は論理
“０”又は“１”の他に、メモリセルアレイ（ＭＡＲ
Ｒ）120からの出力データなし（Ｈｉ−Ｚ出力、即ち高
インピーダンス出力）の３値を持つ。ＦＩＦＯバッファ
106″は、この３値を記憶する。
【０２０８】このために、ＦＩＦＯバッファ106″は、
図１５に示すように、各々のレジスタＲＥＧ０〜ＲＥＧ
４が、データ入出力線ＩＯＢＵＳおよび／ＩＯＢＵＳの
値を取り込む２つのフリップフロップによって構成され
る。
図１５に示すように、各々のレジスタＲＥＧ０〜ＲＥＧ
４が、データ入出力線ＩＯＢＵＳおよび／ＩＯＢＵＳの
値を取り込む２つのフリップフロップによって構成され
る。
【０２０９】データが２つのフリップフロップによりラ
ッチされた場合には、ＯＳＥＬ信号により導通状態とさ
れるトランスファトランジスタを介して出力される相補
信号はいずれか一方がハイ電位となり、従って相補信号
をゲート電極に入力するトランジスタＴＲ２及びトラン
ジスタＴＲ３のいずれか一方が活性化して導通状態とな
ることにより、チップ外部にハイ電位またはロウ電位を
出力する。
ッチされた場合には、ＯＳＥＬ信号により導通状態とさ
れるトランスファトランジスタを介して出力される相補
信号はいずれか一方がハイ電位となり、従って相補信号
をゲート電極に入力するトランジスタＴＲ２及びトラン
ジスタＴＲ３のいずれか一方が活性化して導通状態とな
ることにより、チップ外部にハイ電位またはロウ電位を
出力する。
【０２１０】データがラッチされていない（ＩＯＢＵ
Ｓ、／ＩＯＢＵＳが共にハイ電位状態をラッチし、Ｈｉ
−Ｚ出力をラッチした）場合には、ＴＲ２とＴＲ３の双
方が非活性状態となり、データを出力しない状態とな
る。
Ｓ、／ＩＯＢＵＳが共にハイ電位状態をラッチし、Ｈｉ
−Ｚ出力をラッチした）場合には、ＴＲ２とＴＲ３の双
方が非活性状態となり、データを出力しない状態とな
る。
【０２１１】本実施形態の構成によれば、データの出力
の有無（論理“０”または“１”の出力をするか、ある
いはＨｉ−Ｚの出力をするか）は、メモリセルアレイ
（ＭＡＲＲ）120からデータを読み出すか、読み出さな
いかのみで決まっている。ＤＳＥＬ信号およびＯＳＥＬ
信号はどれかが活性化されていてもかまわない。
の有無（論理“０”または“１”の出力をするか、ある
いはＨｉ−Ｚの出力をするか）は、メモリセルアレイ
（ＭＡＲＲ）120からデータを読み出すか、読み出さな
いかのみで決まっている。ＤＳＥＬ信号およびＯＳＥＬ
信号はどれかが活性化されていてもかまわない。
【０２１２】従って、外部基準クロックＣＬＫの出力を
指示するエッヂが入力されてから、データ出力の有無を
判断しなくてよいため、クロックアクセスタイムが短く
なる。
指示するエッヂが入力されてから、データ出力の有無を
判断しなくてよいため、クロックアクセスタイムが短く
なる。
【０２１３】なお、本実施形態は、前記第２の実施形
態、前記第３の実施形態、または前記第４の実施形態の
構成と併用してもかまわない。
態、前記第３の実施形態、または前記第４の実施形態の
構成と併用してもかまわない。
【０２１４】
【実施形態６】図１７は、本発明の第６の実施形態を説
明するためのタイミング図である。
明するためのタイミング図である。
【０２１５】既に明らかにしたように、前記第１の実施
形態から前記第５の実施形態においては、ＦＩＦＯバッ
ファ入力制御用カウンタ（ＤＣＮＴ）の初期化は、モー
ドレジスタセットコマンドを取り込む基準クロックのエ
ッヂによって行い、ＦＩＦＯバッファ入力制御用カウン
タ（ＯＣＮＴ）の初期化は、モードレジスタセットコマ
ンドを取り込む基準クロックのエッヂから／ＣＡＳレイ
テンシ数をもとにして指定される基準クロック数後のエ
ッヂによって行い、それぞれの初期値を同じくすること
によって、読み出しコマンドによるデータの出力制御を
正しく行う。このためには、／ＣＡＳレイテンシにより
ＯＣＮＴの初期化を行う基準クロックのエッヂを指定す
るカウント回路が必要である。
形態から前記第５の実施形態においては、ＦＩＦＯバッ
ファ入力制御用カウンタ（ＤＣＮＴ）の初期化は、モー
ドレジスタセットコマンドを取り込む基準クロックのエ
ッヂによって行い、ＦＩＦＯバッファ入力制御用カウン
タ（ＯＣＮＴ）の初期化は、モードレジスタセットコマ
ンドを取り込む基準クロックのエッヂから／ＣＡＳレイ
テンシ数をもとにして指定される基準クロック数後のエ
ッヂによって行い、それぞれの初期値を同じくすること
によって、読み出しコマンドによるデータの出力制御を
正しく行う。このためには、／ＣＡＳレイテンシにより
ＯＣＮＴの初期化を行う基準クロックのエッヂを指定す
るカウント回路が必要である。
【０２１６】図５は、／ＣＡＳレイテンシが「４」の場
合であるため、モードレジスタセットコマンドを取り込
む時間Ｔ１のクロックエッヂから（／ＣＡＳレイテンシ
−１）サイクル後の時間Ｔ５に基づいてＯＣＮＴの初期
化を行う。従って、Ｔ１〜Ｔ５までのサイクル数をカウ
ントする回路が必要である。
合であるため、モードレジスタセットコマンドを取り込
む時間Ｔ１のクロックエッヂから（／ＣＡＳレイテンシ
−１）サイクル後の時間Ｔ５に基づいてＯＣＮＴの初期
化を行う。従って、Ｔ１〜Ｔ５までのサイクル数をカウ
ントする回路が必要である。
【０２１７】本実施形態では、制御回路を簡略化するた
め、図１６に示すように、ＤＣＮＴ、ＯＣＮＴ共にモー
ドレジスタセットコマンドを取り込む基準クロックのエ
ッヂによって、前述の初期化と等価になるような初期値
でＤＣＮＴを初期化する。ＣＡＳレイテンシによってＤ
ＣＮＴの初期値は異なる。ＤＣＮＴの初期値でＣＡＳレ
イテンシを調整するのは、ディレイの間に内部でＣＡＳ
レイテンシが決定できるからである。
め、図１６に示すように、ＤＣＮＴ、ＯＣＮＴ共にモー
ドレジスタセットコマンドを取り込む基準クロックのエ
ッヂによって、前述の初期化と等価になるような初期値
でＤＣＮＴを初期化する。ＣＡＳレイテンシによってＤ
ＣＮＴの初期値は異なる。ＤＣＮＴの初期値でＣＡＳレ
イテンシを調整するのは、ディレイの間に内部でＣＡＳ
レイテンシが決定できるからである。
【０２１８】このような回路構成にすることにより、Ｏ
ＣＮＴの値を初期化するための特別なカウント回路が必
要なくなる。
ＣＮＴの値を初期化するための特別なカウント回路が必
要なくなる。
【０２１９】本実施形態では、説明のためＤＳＥＬ、Ｏ
ＳＥＬ信号を全サイクルにおいて出力しているが、実際
にはデータがＦＩＦＯバッファに入出力される時のみ活
性化されれば良い。また、ＦＩＦＯバッファ制御の初期
化をモードレジスタセットコマンドの入力によって行っ
ているが、読み出しコマンド入力以前に必ず発生する動
作、例えば電源投入、活性化コマンド入力等によって行
っても問題ない。
ＳＥＬ信号を全サイクルにおいて出力しているが、実際
にはデータがＦＩＦＯバッファに入出力される時のみ活
性化されれば良い。また、ＦＩＦＯバッファ制御の初期
化をモードレジスタセットコマンドの入力によって行っ
ているが、読み出しコマンド入力以前に必ず発生する動
作、例えば電源投入、活性化コマンド入力等によって行
っても問題ない。
【０２２０】
【発明の効果】以上説明したように、本発明では、付加
的なゲート遅延がほとんどない高速なバーストモードを
持つ半導体メモリをほとんど面積の増加なく提供する。
的なゲート遅延がほとんどない高速なバーストモードを
持つ半導体メモリをほとんど面積の増加なく提供する。
【図１】本発明の第１の実施形態の構成を示す図であ
る。
る。
【図２】本発明の第１の実施形態におけるＦＩＦＯバッ
ファの構成を示す図である。
ファの構成を示す図である。
【図３】本発明の第１の実施形態の動作を説明するため
のタイミング図である。
のタイミング図である。
【図４】本発明の第１の実施形態の動作を説明するため
のタイミング図である。
のタイミング図である。
【図５】本発明の第１の実施形態の動作を説明するため
のタイミング図である。
のタイミング図である。
【図６】本発明の第２の実施形態の構成を示す図であ
る。
る。
【図７】本発明の第２の実施形態におけるＦＩＦＯバッ
ファの構成を示す図である。
ファの構成を示す図である。
【図８】本発明の第２の実施形態の動作を説明するため
のタイミング図である。
のタイミング図である。
【図９】本発明の第２の実施形態の動作を説明するため
のタイミング図である。
のタイミング図である。
【図１０】本発明の第３の実施形態を説明するためのタ
イミング図である。
イミング図である。
【図１１】本発明の第４の実施形態の構成を示す図であ
る。
る。
【図１２】本発明の第４の実施形態におけるＦＩＦＯバ
ッファ及びデータ出力バッファの構成を示す図である。
ッファ及びデータ出力バッファの構成を示す図である。
【図１３】本発明の第４の実施形態の動作を説明するた
めのタイミング図である。
めのタイミング図である。
【図１４】本発明の第５の実施形態の構成を示す図であ
る。
る。
【図１５】本発明の第５の実施形態におけるＦＩＦＯバ
ッファ及びデータ出力バッファを示す回路図である。
ッファ及びデータ出力バッファを示す回路図である。
【図１６】本発明の第５の実施形態の動作を説明するた
めのタイミング図である。
めのタイミング図である。
【図１７】本発明の第６の実施形態を説明するためのタ
イミング図である。
イミング図である。
【図１８】従来例（パイプライン方式）を示すタイミン
グ図である。
グ図である。
【図１９】従来例（プリフェッチ方式）を示すタイミン
グ図である。
グ図である。
101 ＣＧＥＮ 内部基準クロック生成回路 102 ＣＤＥＣ コマンドデコーダ 103 ＢＣＮＴ バーストカウンタ 104 ＹＢＵＦ 内部カラムアドレスバッファ 105 ＰＹＤＥＣ カラムアドレスプリデコーダ 121 ＹＤＥＣ カラムデコーダ 120 ＭＡＲＲ メモリセルアレイ ＳＡ センスアンプ 109 ＴＧ タイミング発生回路 113 ＲＡＭＰ リードアンプ 114 ＷＡＭＰ ライトアンプ 106 ＦＩＦＯ ＦＩＦＯバッファ 107 ＤＣＮＴ ＦＩＦＯバッファ入力制御用カウンタ 108 ＯＣＮＴ ＦＩＦＯバッファ出力制御用カウンタ 110 ＤＯＵＴ データアウトバッファ 111 ＤＩＮ データインバッファ ＣＬＫ 外部基準クロック信号 ＣＫＥ 基準クロックイネーブル信号 ／ＲＡＳ 外部コマンド信号、ラスバー信号 ／ＣＡＳ 外部コマンド信号、カスバー信号 ／ＷＥ 外部コマンド信号、ライトイネーブルバー信号 ／ＣＳ 外部コマンド信号、チップセレクトバー信号 ＡＤＤ 外部アドレス信号 ＤＱ 外部データ信号 ＲＥＧ０〜ＲＥＧ４ レジスタ ＴＲ１〜ＴＲ３ トランジスタ ＩＣＬＫ 内部基準クロック信号 ＲＷ 読み出し／書き込みコマンド信号 ＭＤＲＳ モードレジスタセットコマンド信号 ＰＥＮ バースト期間信号 ＹＡＤＤ 内部カラムアドレス信号 ＰＹＡＤＤ 内部カラムアドレスプリデコード信号 ＹＳＷ メモリセルアレイカラム選択線 ＩＯＢＵＳ データ入出力線 ＤＳＥＬ ＦＩＦＯバッファデータラッチ選択線 ＯＳＥＬ ＦＩＦＯバッファ出力制御線 Ａａ０〜Ａａ３、Ａｂ０〜Ａｂ３ アドレス値 Ｄａ０〜Ｄａ３、Ｄｂ０〜Ｄｂ３ データ値 Ｔ０〜Ｔ１５ 時間 ＲＥＡＤ 読み出しコマンドを示す外部コマンド信号の
組合せ ＲＳＥＴ モードレジスタセットコマンドを示す外部コ
マンド信号の組合せ
組合せ ＲＳＥＴ モードレジスタセットコマンドを示す外部コ
マンド信号の組合せ
Claims (22)
- 【請求項１】基準クロックの入力回路と、 前記基準クロックに同期して外部入力信号をラッチする
入力バッファ回路と、 前記基準クロックに同期して記憶データを外部に出力す
る出力バッファ回路と、 を備え、 前記入力バッファ回路と前記出力バッファ回路とが、同
一の記憶データの処理に関して、前記基準クロックのそ
れぞれ異なるエッヂにより動作するように構成されたこ
とを特徴とする半導体メモリ。 - 【請求項２】前記外部入力信号に応じて前記記憶データ
の読み出しを行う回路系であって、前記出力バッファ回
路を除いてなる内部読み出し回路系が、前記入力バッフ
ァ回路が動作するエッヂに基づいてのみ動作することを
特徴とする請求項１記載の半導体メモリ。 - 【請求項３】前記内部読み出し回路により読み出された
前記記憶データを前記出力バッファが出力するまで一時
的に蓄える緩衝回路を、前記内部読み出し回路系と、前
記出力バッファ回路との間に備えたことを特徴とする請
求項２記載の半導体メモリ。 - 【請求項４】前記緩衝回路が、入力制御信号によりデー
タの入力が制御されると共に、出力制御信号によりデー
タの出力が制御される記憶回路を複数並列に接続してな
ることを特徴とする請求項３記載の半導体メモリ。 - 【請求項５】前記入力制御信号が、前記入力バッファ回
路を作動させる前記基準クロックのエッヂに基づいたタ
イミングにより生成されるようにしたことを特徴とする
請求項４記載の半導体メモリ。 - 【請求項６】前記出力制御信号が、前記出力バッファ回
路を作動させる前記基準クロックのエッヂに基づいたタ
イミングにより生成されるようにしたことを特徴とする
請求項４記載の半導体メモリ。 - 【請求項７】前記入力制御信号が、前記基準クロックに
より制御される第一のカウント回路により選択出力され
ることを特徴とする請求項５記載の半導体メモリ。 - 【請求項８】前記出力制御信号が、前記基準クロックに
より制御される第二のカウント回路により選択出力され
ることを特徴とする請求項６記載の半導体メモリ。 - 【請求項９】前記第一のカウント回路又は前記第二のカ
ウント回路を前記基準クロックの同一エッヂに基づいて
強制的に所定の値に設定する手段を、具備したことを特
徴とする請求項７又は請求項８記載の半導体メモリ。 - 【請求項１０】前記内部読み出し回路系の少なくとも一
部を複数備え、一つの基準のクロックにより実質的に同
時に複数の前記記憶データが前記緩衝回路の入力に読み
出されるように構成したことを特徴とする請求項３記載
の半導体メモリ。 - 【請求項１１】前記緩衝回路を構成する複数の記憶回路
が各々複数の入力端子を備え、前記複数の入力端子はそ
れぞれ異なる入力制御信号で制御されることを特徴とす
る請求項９又は請求項１０記載の半導体メモリ。 - 【請求項１２】前記緩衝回路へのデータの入力を制御す
る前記入力制御信号が、前記内部読み出し回路系より読
み出されるために用いられたアドレス信号により制御さ
れることを特徴とする請求項１１記載の半導体メモリ。 - 【請求項１３】前記緩衝回路を構成する複数の記憶回路
のうち、複数が実質的に同時にそれぞれ異なる前記記憶
データに対して入力を行うことを特徴とする請求項１２
記載の半導体メモリ。 - 【請求項１４】前記緩衝回路を構成する複数の記憶回路
の各々が、外部出力でのロウ出力、ハイ出力およびハイ
インピーダンス出力に相当する３値を記憶するように構
成されたことを特徴とする請求項３記載の半導体メモ
リ。 - 【請求項１５】前記緩衝回路よりデータを出力するため
の前記出力制御信号を生成する前記基準クロックのクロ
ックエッヂが、前記データをチップ外部に出力するタイ
ミングを生成する前記基準クロックのクロックエッジの
１周期前であることを特徴とする請求項３記載の半導体
メモリ。 - 【請求項１６】前記基準クロックのうち読み出し指示を
行うクロックエッヂと、前記読み出し指示によるデータ
の出力を指示するクロックエッヂとの間の周期数のう
ち、最大数と同じ個数の記憶回路で前記緩衝回路が構成
されることを特徴とする請求項９記載の半導体メモリ。 - 【請求項１７】前記基準クロックのうち読み出し指示を
行うクロックエッヂと、前記読み出し指示によるデータ
の出力を指示するクロックエッヂとの間の周期数のう
ち、最大数と同じ個数が奇数であり、前記緩衝回路が前
記個数と同一数の記憶回路から構成されることを特徴と
する請求項１３記載の半導体メモリ。 - 【請求項１８】前記基準クロックのうち読み出し指示を
行うクロックエッヂと、前記読み出し指示によるデータ
の出力を指示するクロックエッヂとの間の周期数のう
ち、最大数と同じ個数が偶数であり、前記緩衝回路が前
記個数より一つ多い記憶回路から構成されることを特徴
とする請求項１３記載の半導体メモリ。 - 【請求項１９】バースト転送機能を備えた半導体メモリ
において、 入力されたアドレス信号から基準クロック信号に基づ
き、内部カラムアドレスを生成し、プリデコードされた
カラムアドレスをデコーダを介してメモリセルアレイの
選択線に接続されるメモリセルからデータをセンスアン
プ及び読み出し用アンプを介して入出力バスラインに読
み出す回路系が、同一サイクルに複数の処理動作が行な
われるパイプライン方式、及び／又は、信号パスを複数
並列に備えてなるプリフェッチ方式に従い構成され、 前記入出力バスと出力バッファ回路との間に、先入れ先
出し型の緩衝回路を挿入し、前記メモリセルからの読み
出しデータが前記緩衝回路に至るまでは、前記基準クロ
ックに対して非同期で処理されるように構成されたこと
を特徴とする半導体メモリ。 - 【請求項２０】バースト転送機能を備えた半導体メモリ
において、 入力されたアドレス信号から基準クロック信号に基づ
き、内部カラムアドレスを生成し、プリデコードされた
カラムアドレスをデコーダを介してメモリセルアレイの
選択線に接続されるメモリセルからデータをセンスアン
プ及び読み出し用アンプを介して入出力バスラインに読
み出す回路系が、同一サイクルに複数の処理動作が行な
われるパイプライン方式、及び／又は、信号パスを複数
並列に備えてなるプリフェッチ方式に従い構成され、 前記読み出し回路系と出力バッファ回路との間に、先入
れ先出し型の緩衝回路を挿入し、前記緩衝回路への入力
は内部データ入出力のタイミングに対応して第一のカウ
ンタから生成される入力制御信号より制御され、前記緩
衝回路からの出力はＣＡＳ（カラムアドレスストーブ）
レイテンシに基づくクロックに対応して第二のカウンタ
から生成される出力制御信号により制御される、ことを
特徴とする半導体メモリ。 - 【請求項２１】大きなＣＡＳレイテンシの場合には、パ
イプライン方式とプリフェッチ方式を併用し、前記基準
クロックの２クロック毎に、偶奇両方の入出力バスのデ
ータを、前記内部カラムアドレス信号を参照して出力順
に前記緩衝回路に取り込み、 小さな／ＣＡＳレイテンシの場合には、前記基準クロッ
ク毎に内部カラムアドレス信号を参照して偶奇いずれか
の入出力バスラインのデータを前記緩衝回路に取り込む
ように構成されたことを特徴とする請求項１９又は２０
記載の半導体メモリ。 - 【請求項２２】前記入出力バスが相補型信号を伝送する
ように構成され、前記緩衝回路が論理「１」及び「０」
の他に「Ｈｉ−Ｚ状態」を保持出力するように構成され
たことを特徴とする請求項１９から２１のいずれか一に
記載の半導体メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7266363A JP2817679B2 (ja) | 1995-09-20 | 1995-09-20 | 半導体メモリ |
| US08/708,759 US5835443A (en) | 1995-09-20 | 1996-09-09 | High speed semiconductor memory with burst mode |
| TW085111303A TW303468B (ja) | 1995-09-20 | 1996-09-16 | |
| KR1019960041210A KR100203605B1 (ko) | 1995-09-20 | 1996-09-20 | 버스트 모드를 가진 고속 반도체 메모리 |
| US09/108,916 US5883855A (en) | 1995-09-20 | 1998-07-01 | High speed semiconductor memory with burst mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7266363A JP2817679B2 (ja) | 1995-09-20 | 1995-09-20 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0991955A true JPH0991955A (ja) | 1997-04-04 |
| JP2817679B2 JP2817679B2 (ja) | 1998-10-30 |
Family
ID=17429909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7266363A Expired - Fee Related JP2817679B2 (ja) | 1995-09-20 | 1995-09-20 | 半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5835443A (ja) |
| JP (1) | JP2817679B2 (ja) |
| KR (1) | KR100203605B1 (ja) |
| TW (1) | TW303468B (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999050852A1 (en) * | 1998-04-01 | 1999-10-07 | Mosaid Technologies Incorporated | Semiconductor memory asynchronous pipeline |
| KR100271713B1 (ko) * | 1997-05-28 | 2001-03-02 | 김영환 | 반도체 메모리 소자의 파이프 카운터 장치 |
| JP2002050177A (ja) * | 2000-07-31 | 2002-02-15 | Hitachi Ltd | 半導体記憶装置 |
| US6404684B2 (en) | 1999-12-24 | 2002-06-11 | Mitsubishi Denki Kabushiki Kaisha | Test interface circuit and semiconductor integrated circuit device including the same |
| US6539454B2 (en) | 1998-04-01 | 2003-03-25 | Mosaid Technologies Incorporated | Semiconductor memory asynchronous pipeline |
| US6724684B2 (en) | 2001-12-24 | 2004-04-20 | Hynix Semiconductor Inc. | Apparatus for pipe latch control circuit in synchronous memory device |
| US6891772B2 (en) | 2000-07-07 | 2005-05-10 | Mosaid Technologies Incorporated | High speed DRAM architecture with uniform access latency |
| KR100647360B1 (ko) * | 2000-06-30 | 2006-11-17 | 주식회사 하이닉스반도체 | 웨이브 파이프라인 페치 카운터 회로 |
| JP2007087436A (ja) * | 2005-09-16 | 2007-04-05 | Elpida Memory Inc | 半導体記憶装置 |
| JP4911027B2 (ja) * | 2005-02-09 | 2012-04-04 | 日本電気株式会社 | トグル型磁気ランダムアクセスメモリ及びトグル型磁気ランダムアクセスメモリの書き込み方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3406790B2 (ja) | 1996-11-25 | 2003-05-12 | 株式会社東芝 | データ転送システム及びデータ転送方法 |
| KR100230415B1 (ko) * | 1997-03-31 | 1999-11-15 | 윤종용 | 동기식 반도체 메모리장치의 칼럼 선택라인 제어회로 및 제어방법 |
| USRE39579E1 (en) * | 1997-04-04 | 2007-04-17 | Renesas Technology Corp. | Semiconductor integrated circuit device comprising RAM with command decode system and logic circuit integrated into a single chip and testing method of the RAM with command decode system |
| KR100486199B1 (ko) * | 1997-08-11 | 2005-09-12 | 삼성전자주식회사 | 반도체메모리장치의하이임피던스제어신호발생회로 |
| JP3334589B2 (ja) * | 1998-01-13 | 2002-10-15 | 日本電気株式会社 | 信号遅延装置及び半導体記憶装置 |
| US5973993A (en) | 1998-02-27 | 1999-10-26 | Micron Technology, Inc. | Semiconductor memory burst length count determination detector |
| JP4226686B2 (ja) * | 1998-05-07 | 2009-02-18 | 株式会社東芝 | 半導体メモリシステム及び半導体メモリのアクセス制御方法及び半導体メモリ |
| TW430815B (en) * | 1998-06-03 | 2001-04-21 | Fujitsu Ltd | Semiconductor integrated circuit memory and, bus control method |
| KR100304963B1 (ko) * | 1998-12-29 | 2001-09-24 | 김영환 | 반도체메모리 |
| US6081479A (en) * | 1999-06-15 | 2000-06-27 | Infineon Technologies North America Corp. | Hierarchical prefetch for semiconductor memories |
| JP2000260181A (ja) * | 1999-03-08 | 2000-09-22 | Toshiba Corp | 同期型半導体記憶装置 |
| JP3289701B2 (ja) * | 1999-04-12 | 2002-06-10 | 日本電気株式会社 | 半導体記憶装置 |
| JP3926506B2 (ja) * | 1999-05-28 | 2007-06-06 | 富士通株式会社 | 半導体記憶装置 |
| KR100391151B1 (ko) * | 2000-11-20 | 2003-07-12 | 삼성전자주식회사 | 동기 반도체 메모리 장치 및 그의 동작방법 |
| US6545942B2 (en) * | 2001-02-21 | 2003-04-08 | Fujitsu Limited | Semiconductor memory device and information processing unit |
| US6788593B2 (en) | 2001-02-28 | 2004-09-07 | Rambus, Inc. | Asynchronous, high-bandwidth memory component using calibrated timing elements |
| DE10121165B4 (de) * | 2001-04-30 | 2011-02-03 | Qimonda Ag | Verfahren und Vorrichtung zum Initialisieren einer asynchronen Latch-Kette |
| US6707740B2 (en) * | 2001-08-03 | 2004-03-16 | Fujitsu Limited | Semiconductor memory |
| US6798711B2 (en) * | 2002-03-19 | 2004-09-28 | Micron Technology, Inc. | Memory with address management |
| JP4026753B2 (ja) * | 2002-07-25 | 2007-12-26 | 株式会社日立製作所 | 半導体集積回路 |
| US20050010726A1 (en) * | 2003-07-10 | 2005-01-13 | Rai Barinder Singh | Low overhead read buffer |
| US6928013B2 (en) * | 2003-08-12 | 2005-08-09 | Elite Semiconductor Memory Technology Inc. | Timing control method for operating synchronous memory |
| US6970395B2 (en) * | 2003-09-08 | 2005-11-29 | Infineon Technologies Ag | Memory device and method of reading data from a memory device |
| KR100562661B1 (ko) * | 2004-10-29 | 2006-03-20 | 주식회사 하이닉스반도체 | 반도체 기억 소자의 소세브신호 발생회로 및 방법 |
| US7245552B2 (en) * | 2005-06-22 | 2007-07-17 | Infineon Technologies Ag | Parallel data path architecture |
| US7707338B1 (en) * | 2006-04-06 | 2010-04-27 | Marvell International Ltd. | WWN table management system and method |
| US8880812B1 (en) | 2010-03-31 | 2014-11-04 | Marvell International Ltd. | WWN table management systems and methods |
| US7573770B1 (en) * | 2007-07-16 | 2009-08-11 | Lattice Semiconductor Corporation | Distributed front-end FIFO for source-synchronized interfaces with non-continuous clocks |
| US8711639B2 (en) | 2010-11-02 | 2014-04-29 | Micron Technology, Inc. | Data paths using a first signal to capture data and a second signal to output data and methods for providing data |
| US10019170B2 (en) * | 2016-03-30 | 2018-07-10 | Micron Technology, Inc. | Controlling timing and edge transition of a delayed clock signal and data latching methods using such a delayed clock signal |
| KR102728539B1 (ko) * | 2019-10-10 | 2024-11-12 | 에스케이하이닉스 주식회사 | 메모리 |
| KR20240009812A (ko) | 2022-07-14 | 2024-01-23 | 삼성전자주식회사 | 프리페치 기능을 지원하는 스토리지 모듈 및 그것의 동작 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05266652A (ja) * | 1992-03-23 | 1993-10-15 | Hitachi Ltd | パイプライン動作型メモリシステム |
| JPH06267279A (ja) * | 1993-03-12 | 1994-09-22 | Hitachi Ltd | 半導体記憶装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02168496A (ja) * | 1988-09-14 | 1990-06-28 | Kawasaki Steel Corp | 半導体メモリ回路 |
| JP2742220B2 (ja) * | 1994-09-09 | 1998-04-22 | 松下電器産業株式会社 | 半導体記憶装置 |
| KR0156969B1 (ko) * | 1995-05-15 | 1998-12-01 | 김주용 | 버스트 페이지 억세스 장치 |
| US5655105A (en) * | 1995-06-30 | 1997-08-05 | Micron Technology, Inc. | Method and apparatus for multiple latency synchronous pipelined dynamic random access memory |
| US5621695A (en) * | 1995-07-17 | 1997-04-15 | Galvantech, Inc. | SRAM with simplified architecture for use with pipelined data |
| KR100186291B1 (ko) * | 1995-08-09 | 1999-05-15 | 안시환 | 폴리에스테르 수지의 제조방법 및 이를 위한 장치 |
-
1995
- 1995-09-20 JP JP7266363A patent/JP2817679B2/ja not_active Expired - Fee Related
-
1996
- 1996-09-09 US US08/708,759 patent/US5835443A/en not_active Expired - Lifetime
- 1996-09-16 TW TW085111303A patent/TW303468B/zh active
- 1996-09-20 KR KR1019960041210A patent/KR100203605B1/ko not_active Expired - Fee Related
-
1998
- 1998-07-01 US US09/108,916 patent/US5883855A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05266652A (ja) * | 1992-03-23 | 1993-10-15 | Hitachi Ltd | パイプライン動作型メモリシステム |
| JPH06267279A (ja) * | 1993-03-12 | 1994-09-22 | Hitachi Ltd | 半導体記憶装置 |
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100271713B1 (ko) * | 1997-05-28 | 2001-03-02 | 김영환 | 반도체 메모리 소자의 파이프 카운터 장치 |
| US8601231B2 (en) | 1998-04-01 | 2013-12-03 | Mosaid Technologies Incorporated | Semiconductor memory asynchronous pipeline |
| US8122218B2 (en) | 1998-04-01 | 2012-02-21 | Mosaid Technologies Incorporated | Semiconductor memory asynchronous pipeline |
| JP2002510118A (ja) * | 1998-04-01 | 2002-04-02 | モサイド・テクノロジーズ・インコーポレーテッド | 半導体メモリ非同期式パイプライン |
| US7865685B2 (en) | 1998-04-01 | 2011-01-04 | Mosaid Technologies Incorporated | Semiconductor memory asynchronous pipeline |
| US6539454B2 (en) | 1998-04-01 | 2003-03-25 | Mosaid Technologies Incorporated | Semiconductor memory asynchronous pipeline |
| JP2010176839A (ja) * | 1998-04-01 | 2010-08-12 | Mosaid Technol Inc | 半導体メモリ非同期式パイプライン |
| US6772312B2 (en) | 1998-04-01 | 2004-08-03 | Mosaid Technologies Incorporated | Semiconductor memory having asynchronous pipeline stages |
| US9548088B2 (en) | 1998-04-01 | 2017-01-17 | Conversant Intellectual Property Management Inc. | Semiconductor memory asynchronous pipeline |
| US7509469B2 (en) | 1998-04-01 | 2009-03-24 | Mosaid Technologies Incorporated | Semiconductor memory asynchronous pipeline |
| US7178001B2 (en) | 1998-04-01 | 2007-02-13 | Mosaid Technologies Inc. | Semiconductor memory asynchronous pipeline |
| US8078821B2 (en) | 1998-04-01 | 2011-12-13 | Mosaid Technologies Incorporated | Semiconductor memory asynchronous pipeline |
| WO1999050852A1 (en) * | 1998-04-01 | 1999-10-07 | Mosaid Technologies Incorporated | Semiconductor memory asynchronous pipeline |
| US6404684B2 (en) | 1999-12-24 | 2002-06-11 | Mitsubishi Denki Kabushiki Kaisha | Test interface circuit and semiconductor integrated circuit device including the same |
| KR100647360B1 (ko) * | 2000-06-30 | 2006-11-17 | 주식회사 하이닉스반도체 | 웨이브 파이프라인 페치 카운터 회로 |
| US7450444B2 (en) | 2000-07-07 | 2008-11-11 | Mosaid Technologies Incorporated | High speed DRAM architecture with uniform access latency |
| US7751262B2 (en) | 2000-07-07 | 2010-07-06 | Mosaid Technologies Incorporated | High speed DRAM architecture with uniform access latency |
| US8045413B2 (en) | 2000-07-07 | 2011-10-25 | Mosaid Technologies Incorporated | High speed DRAM architecture with uniform access latency |
| US6891772B2 (en) | 2000-07-07 | 2005-05-10 | Mosaid Technologies Incorporated | High speed DRAM architecture with uniform access latency |
| US8503250B2 (en) | 2000-07-07 | 2013-08-06 | Mosaid Technologies Incorporated | High speed DRAM architecture with uniform access latency |
| JP2002050177A (ja) * | 2000-07-31 | 2002-02-15 | Hitachi Ltd | 半導体記憶装置 |
| US6724684B2 (en) | 2001-12-24 | 2004-04-20 | Hynix Semiconductor Inc. | Apparatus for pipe latch control circuit in synchronous memory device |
| JP4911027B2 (ja) * | 2005-02-09 | 2012-04-04 | 日本電気株式会社 | トグル型磁気ランダムアクセスメモリ及びトグル型磁気ランダムアクセスメモリの書き込み方法 |
| JP2007087436A (ja) * | 2005-09-16 | 2007-04-05 | Elpida Memory Inc | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100203605B1 (ko) | 1999-06-15 |
| JP2817679B2 (ja) | 1998-10-30 |
| US5835443A (en) | 1998-11-10 |
| TW303468B (ja) | 1997-04-21 |
| US5883855A (en) | 1999-03-16 |
| KR970017656A (ko) | 1997-04-30 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| S533 | Written request for registration of change of name |
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| R350 | Written notification of registration of transfer |
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|
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