JPH0991958A - Ｄｒａｍ - Google Patents

Abstract

(57)【要約】 【課題】セルフリフレッシュモードにおいて消費電力を
低減する。 【解決手段】ビット線Ｂ１ｋ、＊Ｂ１ｋとビット線Ｂ２
ｋ、＊Ｂ２ｋとがそれぞれｎＭＯＳトランジスタＮ１
ｋ、Ｎ２ｋを介して接続され、ビット線Ｂ１ｋ、＊Ｂ１
ｋにブロック１１のメモリセルが接続され、ビット線Ｂ
２ｋ、＊Ｂ２ｋにブロック１２のメモリセルが接続さ
れ、ビット線Ｂ１ｋ、＊Ｂ１ｋの一端部にセンスアンプ
３０が接続され、セルフリフレッシュモードにおいて、
リフレッシュ周期毎にｎＭＯＳトランジスタＮ１ｋ、Ｎ
２ｋのオン／オフが交互に切り換えられ、かつ、ｎＭＯ
ＳトランジスタＮ１ｋ、Ｎ２ｋがオンのときブロック１
２のメモリセルが選択され、ｎＭＯＳトランジスタＮ１
ｋ、Ｎ２ｋがオフのときブロック１１のメモリセルが選
択される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、セルフリフレッシ
ュ機能を備えたＤＲＡＭに関する。

【０００２】

【従来の技術】ＤＲＡＭでは、高速化、高機能化と共に
低消費電力化が要求されている。ＤＲＡＭはＳＲＡＭよ
りも消費電力が大きいが、安価で記憶容量が大きいこと
と、ソフトウェエアが大記憶容量を要求するようになっ
てきていることから、ノートパソコン等の携帯型電子機
器にも多用されている。特に携帯型電子機器では、電池
寿命増加のためにＤＲＡＭの低消費電力化が強く要求さ
れている。

【０００３】セルフリフレッシュ機能を備えたＤＲＡＭ
では、チップ非選択の状態が一定時間以上になると、記
憶内容を保持するためにセルフリフレッシュモードに移
行する。リフレッシュ動作では、ビット線をプリチャー
ジし、メモリセルに書き込まれたデータをビット線上に
読み出し、ビット線上のデータをセンスアンプで増幅し
てメモリセルに再書き込みを行う。

【０００４】

【発明が解決しようとする課題】セルフリフレッシュモ
ードでは、リフレッシュ動作が例えば１６μｓｅｃ毎に
行われるので、消費電力は通常モードと大差がない。本
発明の目的は、セルフリフレッシュモードにおいて消費
電力を低減できるＤＲＡＭを提供することにある。

【０００５】

【課題を解決するための手段及びその作用効果】本発明
に係るＤＲＡＭでは、ｉ＝１〜ｎ−１の各ｉにつき第ｉ
ビット線と第（ｉ＋１）ビット線とが第ｉスイッチ素子
を介して接続され、ｉ＝１〜ｎの各ｉにつき第ｉビット
線に第ｉブロックのメモリセルが接続され、第１ビット
線に該第１ビット線に対するプリチャージ機能及び増幅
機能を有するセンスアンプが接続され、セルフリフレッ
シュモードのときにリフレッシュ周期の整数倍の周期で
該第１〜ｎスイッチ素子のオンとオフを交互に切り換え
る制御回路と、該第１〜ｎスイッチ素子のオン／オフ状
態に応じて、必要なプリチャージ動作が該スイッチ素子
で妨げられないように第１〜ｎブロックのうちの１ブロ
ックのメモリセルを選択する選択手段とを有する。

【０００６】本発明によれば、セルフリフレッシュモー
ドにおいて、スイッチ素子のオン／オフ状態に応じて実
質的なビット線長が短くなるので、消費電力を低減する
ことができ、特に携帯型電子機器の電池寿命長増加効果
に寄与するところが大きい。本発明の第１態様では、上
記選択手段は、上記セルフリフレッシュモードのとき
に、該第１〜ｎスイッチ素子が全てオフであれば該第１
ブロックのメモリセルを選択し、１≦ｉ≦ｎのｉにつき
該第１〜ｉスイッチ素子が全てオンかつ該第（ｉ＋１）
〜ｎスイッチ素子が全てオフであれば該第（ｉ＋１）ブ
ロックのメモリセルを選択する。

【０００７】この第１態様によれば、セルフリフレッシ
ュモードにおいて、スイッチ素子のオン／オフ状態によ
る実質的なビット線長が最も短くなるので、消費電力を
最も低減することができる。本発明の第２態様では、第
２〜ｎビット線のいずれかにプリチャージ回路が接続さ
れている。

【０００８】この第２態様によれば、プリチャージがプ
リチャージ回路によっても行われるので、プリチャージ
期間を短縮して動作を高速化することができる。本発明
の第３態様では、上記ｎは２であり、上記制御回路はリ
フレッシュ周期毎に上記スイッチ素子のオンとオフを交
互に切り換える。ｎを大きくするとスイッチ素子の数が
増加して記憶容量が低減する。また、ｎ＝２であって
も、セルフリフレッシュモードのときの消費電力を従来
の略３／４に低減できるので、消費電力低減効果は大き
い。したがって、ｎ＝２は実用的な値である。また、リ
フレッシュ周期毎にスイッチ素子のオンとオフを交互に
切り換えることにより、消費電力がより平均化され、消
費電力変動による半導体チップの温度変動が無視できる
程度になる。

【０００９】

【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。以下においては一般に、信号Ｘの論
理レベルを反転した信号を、＊Ｘで表す。 ［第１実施形態］図１は、本発明の第１実施形態のＤＲ
ＡＭの概略構成を示す。

【００１０】メモリセルアレイ１０は、第１ブロック１
１と第２ブロック１２とに分割され、両者の間にカット
ゲート回路１３が配置されている。第１ブロック１１内
のｎ対のビット線（Ｂ１１，＊Ｂ１１）〜（Ｂ１ｎ，＊
Ｂ１ｎ）はそれぞれ、カットゲート回路１３を介してｎ
対のビット線（Ｂ２１，＊Ｂ２１）〜（Ｂ２ｎ，＊Ｂ２
ｎ）に接続されている。第１ブロック１１内のメモリセ
ルは、ワード線Ｗ１〜Ｗｍにより行単位で選択され、第
２ブロック１２内のメモリセルは、ワード線Ｗｍ＋１〜
Ｗ２ｍにより行単位で選択される。メモリセルアレイ１
０は、カットゲート回路１３を除去し、ｋ＝１〜ｎの各
々について、ビット線Ｂ１ｋとビット線Ｂ２ｋとを１本
のビット線にしビット線＊Ｂ１ｋとビット線＊Ｂ２ｋと
を１本のビット線にすると、従来構成と同一になる。

【００１１】図２は、図１のＤＲＡＭの一部詳細を示
す。第１ブロック１１内の第ｉ行第ｋ列のメモリセル
は、キャパシタＣ１ｉｋの一端がグランド線に接続さ
れ、キャパシタＣ１ｉｋの他端が転送ゲートとしてのｎ
ＭＯＳトランジスタＮ１ｉｋを介してビット線Ｂ１ｋに
接続され、ｎＭＯＳトランジスタＮ１ｉｋのゲートがワ
ード線Ｗｉに接続されている。同様に、第２ブロック１
２内の第ｊ行第ｋ列のメモリセルは、キャパシタＣ２ｊ
ｋの一端がグランド線に接続され、キャパシタＣ２ｊｋ
の他端が転送ゲートとしてのｎＭＯＳトランジスタＮ２
ｊｋを介してビット線Ｂ２ｋに接続され、ｎＭＯＳトラ
ンジスタＮ２ｊｋのゲートがワード線Ｗｊに接続されて
いる。

【００１２】ビット線Ｂ１ｋとビット線Ｂ２ｋとはカッ
トゲート回路１３のｎＭＯＳトランジスタＮ１ｋを介し
て接続され、ビット線＊Ｂ１ｋとビット線＊Ｂ２ｋとは
カットゲート回路１３のｎＭＯＳトランジスタＮ２ｋを
介して接続されている。ビット線＊Ｂ２ｋ及び＊Ｂ２ｋ
の一端部はプリチャージ回路２０に接続され、ビット線
＊Ｂ１ｋ及び＊Ｂ１ｋの一端部はセンスアンプ３０に接
続されている。

【００１３】プリチャージ回路２０は、ｐＭＯＳトラン
ジスタＰ１ｋ、Ｐ２ｋ及びＰ３ｋからなるプリチャージ
回路２０ｋを、ｋ＝１〜ｎの各々について備えている。
ビット線Ｂ２ｋは、ｐＭＯＳトランジスタＰ１ｋを介し
て電位ＶＤＤ／２の配線に接続され、ビット線＊Ｂ２ｋ
は、ｐＭＯＳトランジスタＰ２ｋを介して電位ＶＤＤ／
２の配線に接続されている。ｐＭＯＳトランジスタＰ１
ｋのドレインとｐＭＯＳトランジスタＰ２ｋのドレイン
との間には、イコライザとしてのｐＭＯＳトランジスタ
Ｐ３ｋが接続されている。ｐＭＯＳトランジスタＰ１
ｋ、Ｐ２ｋ及びＰ３ｋのゲートは共通に接続され、これ
にプリチャージパルス＊φが供給される。プリチャージ
パルス＊φは、ｋ＝１〜ｎの各々のプリチャージ回路２
０ｋに共通に用いられる。

【００１４】センスアンプ３０は、ｐＭＯＳトランジス
タＰ４ｋ及びＰ５ｋと、ｎＭＯＳトランジスタＮ４ｋ及
びＮ５ｋとからなるセンスアンプ３０ｋを、ｋ＝１〜ｎ
の各々について備えている。ビット線Ｂ１ｋは、ｐＭＯ
ＳトランジスタＰ４ｋ及びｎＭＯＳトランジスタＮ４ｋ
のドレイン並びにｐＭＯＳトランジスタＰ５ｋ及びｎＭ
ＯＳトランジスタＮ５ｋのゲートに接続され、ビット線
＊Ｂ１ｋは、ｐＭＯＳトランジスタＰ４ｋ及びｎＭＯＳ
トランジスタＮ４ｋのゲート並びにｐＭＯＳトランジス
タＰ５ｋ及びｎＭＯＳトランジスタＮ５ｋのドイレンに
接続されている。ｐＭＯＳトランジスタＰ４ｋ及びＰ５
ｋのソースは共に信号線ＰＳＡに接続され、ｎＭＯＳト
ランジスタＮ４ｋ及びＮ５ｋのソースは共に信号線ＮＳ
Ａに接続されている。

【００１５】センスアンプ３０はまた、電圧ＶＤＤの電
源配線間にｐＭＯＳトランジスタＰ１とｎＭＯＳトラン
ジスタＮ１〜Ｎ３とが直列接続された電源回路３０ａを
備えている。ｎＭＯＳトランジスタＮ１のソース及びｎ
ＭＯＳトランジスタＮ２のドレインには電位ＶＤＤ／２
が供給される。ｐＭＯＳトランジスタＰ１のゲートには
制御信号Ｓ１が供給され、ｎＭＯＳトランジスタＮ１及
びＮ２のゲートには共に制御信号Ｓ２が供給され、ｎＭ
ＯＳトランジスタＮ３のゲートには制御信号Ｓ３が供給
される。電源回路３０ａはｋ＝１〜ｎの各々のセンスア
ンプ３０ｋに共通に用いられる。

【００１６】ｎＭＯＳトランジスタＮ１ｋ及びＮ２ｋの
ゲートには、ナンドゲート４１の出力Ｓが供給される。
この出力Ｓは、ｋ＝１〜ｎについて共通に用いられる。
ナンドゲート４１は、その一方の入力端にセルフリフレ
ッシュ信号ＳＥＬＦが供給され、他方の入力端にリフレ
ッシュアドレスの最下位ビットＣ１２が供給される。ナ
ンドゲート４１は、図１の制御回路４０の構成要素であ
る。

【００１７】図１において、メモリセルアレイ１０の周
辺回路は、図２のナンドゲート４１及び図３の行デコー
ダ５３の入力端接続を除いて、従来と同一構成である。
１２ビットのアドレスＡは、時分割で供給される行アド
レス又は列アドレスであり、制御回路４０からの制御信
号により、行アドレスは行アドレスレジスタ５１に保持
され、列アドレスは列アドレスレジスタ５２に保持され
る。行アドレスレジスタ５１の１２ビット出力Ａ２３〜
Ａ１２は、行デコーダ５３でデコードされ、これにより
ワード線Ｗ１〜Ｗｍ及びＷｍ＋１〜Ｗ２ｍのうちの１本
が選択されて活性にされる。Ａ２３は最上位ビットであ
り、Ａ１２は最下位ビットである。

【００１８】一方、制御回路４０は、リフレッシュタイ
マ５４を起動し、リフレッシュタイマ５４から出力され
るタイムアップパルス（リフレッシュ要求パルス）毎に
リフレッシュカウンタ５５をインクリメントする。リフ
レッシュカウンタ５５は１２ビットであり、その計数値
のビットＣ２３〜Ｃ１２は、行デコーダ５３に供給され
る。Ｃ２３は最上位ビットであり、Ｃ１２は最下位ビッ
トである。

【００１９】通常動作の際には、リフレッシュカウンタ
５５の出力が高インピーダンスにされて行アドレスレジ
スタ５１の出力が有効にされ、リフレッシュ動作の際に
は行アドレスレジスタ５１の出力が高インピーダンスに
されてリフレッシュカウンタ５５の出力が有効にされ
る。Ａ２３〜Ａ１２とＣ２３〜Ｃ１２とは、図３（Ａ）
に示すように行デコーダ５３の入力端に接続されてい
る。すなわち、行アドレスレジスタ５１の出力の最上位
ビット線Ａ２３がリフレッシュカウンタ５５の出力の最
下位ビット線Ｃ１２に接続され、行アドレスレジスタ５
１の出力ビット線Ａ２２〜Ａ１２がそれぞれリフレッシ
ュカウンタ５５の出力ビット線Ｃ２３〜Ｃ１３に接続さ
れている。

【００２０】列アドレスレジスタ５２の出力ビットＡ１
１〜Ａ０は列デコーダ５６でデコードされ、これによ
り、データＤＡＴＡ読み出しの場合にはセンスアンプ３
０内の回路３０ｋの出力が選択されてＩ／Ｏバッファ回
路５７に供給され、データＤＡＴＡ書き込みの場合には
列デコーダ５６で選択されたセンスアンプ３０内の回路
３０ｋによりＩ／Ｏバッファ回路５７からのデータが増
幅される。

【００２１】制御回路４０は、外部から供給される行ア
ドレスストローブ信号＊ＲＡＳ、列アドレスストローブ
信号＊ＣＡＳ、書き込み信号＊Ｗ、チップセレクト信号
＊ＣＳ及びリフレッシュアドレス最下位ビットＣ１２に
基づいて、各種制御信号を生成し、構成要素２０、３０
及び５１〜５７を制御する。上記構成において、通常モ
ードでは、図２のセルフリフレッシュ信号ＳＥＬＦが常
に低レベルとなり、カット信号Ｓが常に高レベルとなっ
て、ｋ＝１〜ｎについてｎＭＯＳトランジスタＮ１ｋ及
びＮ２ｋが常にオンになるので、すなわちカットゲート
回路１３が常にオンになるので、従来と同一動作にな
る。

【００２２】制御回路４０は、チップセレクト信号＊Ｃ
Ｓが一定時間以上高レベルになると、セルフリフレッシ
ュモードに移行させる。これにより、セルフリフレッシ
ュ信号ＳＥＬＦが高レベルにされ、行アドレスレジスタ
５１の出力がハイインピーダンス状態にされてリフレッ
シュカウンタ５５の出力が行デコーダ５３に供給され
る。

【００２３】チップセレクト信号＊ＣＳが高レベルにな
ってからセルフリフレッシュモードに移行するまでの間
に、プリチャージ動作が行われる。すなわち、ｋ＝１〜
ｎについて、プリチャージパルス＊φによりｐＭＯＳト
ランジスタＰ１ｋ、Ｐ２ｋ及びＰ３ｋが一定時間オンに
なり、ビット線Ｂ１ｋ、Ｂ２ｋ、＊Ｂ１ｋ及び＊Ｂ２ｋ
がプリチャージされて電位ＶＤＤ／２にされる。この
際、センスアンプ３０によってもビット線がプリチャー
ジされる。すなわち、制御信号Ｓ１及びＳ２が高レベ
ル、制御信号Ｓ３が低レベルにされて、ｐＭＯＳトラン
ジスタＰ１及びｎＭＯＳトランジスタＮ３がオフ、ｎＭ
ＯＳトランジスタＮ１及びＮ２がオンになり、信号線Ｐ
ＳＡ及びＮＳＡが共に電位ＶＤＤ／２にされる。これに
より、ビット線Ｂ１ｋの電位がＶＤＤ／２から離れてい
ればトランジスタＰ４ｋとＮ４ｋとの一方がオンにな
り、ビット線Ｂ１ｋの電位がＶＤＤ／２に近付けばトラ
ンジスタＰ４ｋ及びＮ４ｋがオンになるので、ビット線
Ｂ１ｋ及びＢ２ｋがプリチャージされて電位ＶＤＤ／２
にされる。同様にして、＊Ｂ１ｋ及び＊Ｂ２ｋがプリチ
ャージされて電位ＶＤＤ／２にされる。プリチャージ期
間経過後に制御信号Ｓ２が低レベルにされてｎＭＯＳト
ランジスタＮ１及びＮ２がオフになり、信号線ＰＳＡ及
びＮＳＡがフローティング状態にされる。

【００２４】セルフリフレッシュモードの動作を図４
（Ａ）に示す。図中の電流Ｉは、ＤＡＭの消費電流であ
る。リフレッシュアドレスＣ２３〜Ｃ１２の値が、リフ
レッシュタイマ５４に設定された周期Ｔの間隔で０、
１、２、・・・と変化し、リフレッシュアドレス最下位
ビットＣ１２が周期Ｔで低レベルと高レベルとに交互に
切り換わり、カット信号Ｓの論理レベルはリフレッシュ
アドレス最下位ビットＣ１２のそれを反転したものとな
る。周期Ｔは例えば１６μｓｅｃである。

【００２５】（１）第１リフレッシュ動作 リフレッシュアドレス最下位ビットＣ１２が低レベルの
ときには、制御信号Ｓ２第２ブロック１２内のワード線
が選択されて活性にされ、かつ、カットゲート回路１３
がオンになって、ｋ＝１〜ｎにつき、ビット線Ｂ１ｋと
ビット線Ｂ２ｋとが導通され且つビット線＊Ｂ１ｋとビ
ット線＊Ｂ２ｋとが導通される。

【００２６】例えばワード線Ｗｊが活性でキャパシタＣ
２ｊｋの電位が低レベルであるとすると、ビット線Ｂ１
ｋ及びＢ２ｋ上の電荷がｎＭＯＳトランジスタＮ２ｊｋ
を介してキャパシタＣ２ｊｋに流れ込む。ビット線Ｂ１
ｋ及びＢ２ｋの容量はいずれもキャパシタＣ２ｊｋのそ
れよりも充分大きいので、ビット線Ｂ１ｋ及びＢ２ｋの
電位が例えば１００ｍＶ低下する。ビット線＊Ｂ１ｋの
電位ＶＤＤ／２は参照電位である。次いで制御信号Ｓ３
が高レベルにされて信号線ＮＳＡが０Ｖに降下され、制
御信号Ｓ１が低レベルにされて信号線ＰＳＡが電位ＶＤ
Ｄに上昇され、ビット線Ｂ１ｋとビット線＊Ｂ１ｋとの
電位差が増幅される。すなわち、ビット線Ｂ１ｋの電位
が０Ｖに降下しビット線＊Ｂ１ｋの電位が電位ＶＤＤに
上昇する。これにより、キャパシタＣ２ｊｋに蓄積され
た電荷がｎＭＯＳトランジスタＮ２ｊｋを介しビット線
Ｂ１ｋ上に放電されて、キャパシタＣ２ｊｋが低レベル
に再書き込みされる。

【００２７】次に、ワード線Ｗｊが非活性にされた後、
プリチャージ回路２０及びセンスアンプにより上記のよ
うに全ビット線がプリチャージされて電位ＶＤＤ／２に
される。リフレッシュ動作期間ΔＴは、例えば２０ｎｓ
ｅｃである。以上の第１リフレッシュ動作での消費電力
は、従来と同一である。

【００２８】（２）第２リフレッシュ動作 リフレッシュアドレス最下位ビットＣ１２が高レベルに
なると、ビットＣ１２が図３（Ａ）に示すように最上位
ビットＡ２３に対応しているので、第１ブロック１１内
のワード線が選択されて活性にされ、かつ、カットゲー
ト回路１３がオフになって、ｋ＝１〜ｎにつき、ビット
線Ｂ１ｋとビット線Ｂ２ｋとの間が遮断され且つビット
線＊Ｂ１ｋとビット線＊Ｂ２ｋとの間が遮断される。

【００２９】例えばワード線Ｗｉが活性でキャパシタＣ
１ｉｋの電位が低レベルであるとすると、ビット線Ｂ１
ｋ及びＢ１ｋ上の電荷がｎＭＯＳトランジスタＮ１ｉｋ
を介してキャパシタＣ１ｉｋに流れ込み、ビット線Ｂ１
ｋの電位が例えば２００ｍＶ低下する。ビット線＊Ｂ１
ｋの電位ＶＤＤ／２は参照電位である。制御信号Ｓ３が
高レベルにされて信号線ＮＳＡが０Ｖに降下され、制御
信号Ｓ１が低レベルにされて信号線ＰＳＡが電位ＶＤＤ
に上昇され、ビット線Ｂ１ｋとビット線＊Ｂ１ｋとの電
位差が増幅される。そして、キャパシタＣ１ｉｋに蓄積
された電荷がｎＭＯＳトランジスタＮ１ｉｋを介しビッ
ト線Ｂ１ｋ上に放電されることにより、キャパシタＣ１
ｉｋが低レベルに再書き込みされる。

【００３０】次に、センスアンプ３０によりｋ＝１〜ｎ
のビット線Ｂ２ｋ、＊Ｂ２ｋに対するプリチャージ動作
が上記のようにして行われ、プリチャージ回路２０によ
りｋ＝１〜ｎのビット線Ｂ２ｋ、＊Ｂ２ｋに対するプリ
チャージ動作が上記のようにして行われる。しかし、プ
リチャージ回路２０によるプリチャージ動作では、第１
リフレッシュ動作の最後で全ビット線がプリチャージさ
れ、かつ、第２リフレッシュ動作の最初でカットゲート
回路がオフにされているので、プリチャージ電流はほぼ
０になる。

【００３１】以上の（１）第１リフレッシュ動作と
（２）第２リフレッシュ動作とが周期Ｔで交互に行われ
る。第２リフレッシュ動作の場合のＤＲＡＭの消費電流
は、カットゲート回路１３がオフでビット線長が実質的
に従来の半分になるので、第１リフレッシュ動作の場合
の消費電流の略半分になる。

【００３２】したがって、セルフリフレッシュモードで
の平均消費電流は従来の略３／４となり、低消費電力化
が達成される。 ［第２実施形態］第２実施形態のＤＲＡＭでは、図１の
制御回路４０及び図２のナンドゲート４１に、リフレッ
シュアドレス最下位ビットＣ１２の替わりにリフレッシ
ュアドレス最上位ビットＣ２３が供給される。他の構成
は、上記第１実施形態と同一である。

【００３３】この場合のリフレッシュモードにおける動
作を図４（Ｂ）に示す。リフレッシュアドレス最上位ビ
ットＣ２３が低レベルの間、すなわちリフレッシュアド
レスＣ２３〜Ｃ１２の値が０〜２０４７の間では、カッ
トゲート回路１３がオンになり、第２ブロック１２内の
ワード線が選択される。リフレッシュアドレス最上位ビ
ットＣ２３が高レベルの間、すなわちリフレッシュアド
レスＣ２３〜Ｃ１２の値が２０４８〜４０９５の間で
は、カットゲート回路１３がオフになり、第１ブロック
１１内のワード線が選択される。

【００３４】この第２実施形態においても上記第１実施
形態と同様に、セルフリフレッシュモードでの平均消費
電流が従来の略３／４となり、低消費電力化が達成され
る。なお、本発明には外にも種々の変形例が含まれる。
例えば、上記第２リフレッシュ動作においてプリチャー
ジ回路２０によりプリチャージ動作は不要であるので、
第２リフレッシュ動作期間ではプリチャージ回路２０を
動作させないでもよい。

【００３５】また、センスアンプ３０のみでプリチャー
ジを行うこともできるので、プリチャージ回路２０を備
えない構成であってもよい。この場合、センスアンプは
プリチャージ機能を有するものであればよく（プリチャ
ージ機能の無いセンスアンプにプリチャージ回路を付
加、例えば並列接続したものを含む）、上記構成に限定
されない。

【００３６】さらに、上記実施形態ではメモリセルアレ
イ１０にカットゲート回路を１つ備えた場合を説明した
が、ビット線長に応じ２以上備えてメモリセルアレイを
３以上のブロックに分けた構成であってもよい。

【図面の簡単な説明】

【図１】本発明の第１実施形態のＤＲＡＭの概略構成を
示すブロック図である。

【図２】図１のＤＲＡＭの一部詳細を示す回路図であ
る。

【図３】行デコーダの入力端接続図である。

【図４】ＤＲＡＭのリフレッシュモードの動作を説明す
る線図である。

【符号の説明】

１０ メモリセルアレイ １１ 第１ブロック １２ 第２ブロック １３ カットゲート回路 ２０、２０ｋ プリチャージ回路 ３０、３０ｋ センスアンプ ４０ 制御回路 ５４ リフレッシュタイマ ５５ リフレッシュカウンタ ５７ Ｉ／Ｏバッファ回路 Ｂ１１〜Ｂ１ｎ、＊Ｂ１１〜＊Ｂ１ｎ、Ｂ２１〜Ｂ２
ｎ、＊Ｂ２１〜＊Ｂ２ｎ、Ｂ１ｋ、Ｂ２ｋ、＊Ｂ１ｋ、
＊Ｂ２ｋ ビット線 Ｗ１〜Ｗｍ、Ｗｍ＋１〜Ｗ２ｍ、Ｗｉ、Ｗｊ ワード線

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ｉ＝１〜ｎ−１の各ｉにつき第ｉビット
   線と第（ｉ＋１）ビット線とが第ｉスイッチ素子を介し
   て接続され、ｉ＝１〜ｎの各ｉにつき第ｉビット線に第
   ｉブロックのメモリセルが接続され、第１ビット線に該
   第１ビット線に対するプリチャージ機能及び増幅機能を
   有するセンスアンプが接続され、 セルフリフレッシュモードのときにリフレッシュ周期の
   整数倍の周期で該第１〜ｎスイッチ素子のオンとオフを
   交互に切り換える制御回路と、 該第１〜ｎスイッチ素子のオン／オフ状態に応じて、必
   要なプリチャージ動作が該スイッチ素子で妨げられない
   ように第１〜ｎブロックのうちの１ブロックのメモリセ
   ルを選択する選択手段とを有することを特徴とするＤＲ
   ＡＭ。
2. 【請求項２】 上記選択手段は、上記セルフリフレッシ
   ュモードのときに、該第１〜ｎスイッチ素子が全てオフ
   であれば該第１ブロックのメモリセルを選択し、１≦ｉ
   ≦ｎのｉにつき該第１〜ｉスイッチ素子が全てオンかつ
   該第（ｉ＋１）〜ｎスイッチ素子が全てオフであれば該
   第（ｉ＋１）ブロックのメモリセルを選択することを特
   徴とする請求項１記載のＤＲＡＭ。
3. 【請求項３】 第２〜ｎビット線のいずれかにプリチャ
   ージ回路が接続されていることを特徴とする請求項１又
   は２記載のＤＲＡＭ。
4. 【請求項４】 上記ｎは２であり、上記制御回路はリフ
   レッシュ周期毎に上記スイッチ素子のオンとオフを交互
   に切り換えることを特徴とする請求項１乃至３のいずれ
   か１つに記載のＤＲＡＭ。