JPH0991959A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 リフレッシュ間隔を長くしてデータ保持状態
での消費電力を低減できるＤＲＡＭを簡単な構成で実現
する。 【解決手段】 複数のワード線WL1,WL2,WL3,WL4 …と、
複数のビット線BL1,BL2,BL3,BL4 …と、複数のワード線
と複数のビット線の交点に対応して配置され、トランジ
スタTrと容量素子Ｃとで構成されるメモリセルと、読み
出し時及びリフレッシュ時に、ワード線を活性化する前
に複数のビット線の電位をプリチャージレベルVPR にす
るVPR 印加手段16,17 と、データの読み出し時及びリフ
レッシュ時に、アクセスされたメモリセルが接続される
ビット線の電位を、接続されるメモリセルが活性化され
ないビット線の電位と比較して増幅するセンスアンプと
を備えるダイナミック型半導体記憶装置において、VPR
印加手段はデータ保持状態において、プリチャージレベ
ルを徐々に低下させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイナミック型半
導体記憶装置（以下、ＤＲＡＭと称する。）に関し、特
に、データ保持状態にいて、リフレッシュサイクルを長
くすることにより、消費電力を低減化したＤＲＡＭに関
する。

【０００２】

【従来の技術】ＤＲＡＭは半導体記憶装置として広く使
用されており、一層の消費電力の低減が求められてい
る。以下、ＭＯＳダイナミックＲＡＭ（ＭＯＳＤＲＡ
Ｍ）を例として説明する。ＤＲＡＭは、複数のワード線
と複数のビット線を垂直に配列し、交点に対応してメモ
リセルを配置した構成を有する。各メモリセルは、１個
のＭＯＳトランジスタと容量素子（コンデンサ）からな
り、ＭＯＳトランジスタの被制御電極の一方（ドレイン
電極）は対応するビット線に接続され、もう一方の被制
御電極（ソース電極）は容量素子に接続され、容量素子
の他端は接地される。ＭＯＳトランジスタの制御電極
（ゲート電極）は、対応するワード線に接続される。Ｄ
ＲＡＭでは、メモリセルの容量素子が保持する電位レベ
ルに対応させてデータを記憶する。

【０００３】メモリセルへのアクセスは、アクセスする
メモリセルのＭＯＳトランジスタが接続されるワード線
にパルスを印加してＭＯＳトランジスタを導通させて、
容量素子をビット線に接続する。これと並行して、読み
出し時には、アクセスするビット線に接続されるセンス
アンプの出力が外部に出力されるように制御し、書き込
み時には、アクセスするビット線に接続されるライトア
ンプを制御してビット線を書き込みデータに対応したレ
ベルにする。ワード線へのパルスの印加が終了するとＭ
ＯＳトランジスタは非導通状態になり、その時点の電位
レベルが容量素子に保持される。

【０００４】書き込み時には、アクセスした状態で、ラ
イトアンプを介して書き込みデータに応じて「高
（Ｈ）」又は「低（Ｌ）」の電位をビット線に印加す
る。以下、この電位を書き込み電位「Ｈ」又は「Ｌ」と
呼ぶこととする。これにより、各メモリセルの容量素子
は、書き込みデータに対応した電位を保持する。読み出
し時には、アクセスするメモリセルの容量素子に保持さ
れた電位をビット線に読み出す。センスアンプでこの時
のビット線の電位を所定の値と比較し、その比較結果に
応じて所定のレベルまで変化させる。センスアンプは、
単に基準電位と比較する構成と、ダミーセルから読み出
した電位と比較する構成と、２本のビット線を組にして
その間の電位を比較する構成等がある。ここでは、２本
のビット線を組にしてその間の電位を比較する構成を対
象とする。

【０００５】センスアンプは、差動増幅器からなってお
り、２本のビット線に接続される。読み出し時には、ま
ず２本のビット線を一旦プリチャージレベル（ＶＰＲ）
と呼ばれる書き込みレベル「Ｈ」と「Ｌ」のほぼ中間の
レベルにする。その後、アクセスするワード線にパルス
を与えアクセスするメモリセルのＭＯＳトランジスタが
導通すると容量素子に保持された電位に応じてビット線
が変化する。すなわち、アクセスするメモリセルが
「Ｈ」のレベルを保持していれば、ビット線の電位はプ
リチャージレベルより高くなり、「Ｌ」のレベルを保持
していれば、ビット線の電位はプリチャージレベルより
低くなる。この時、もう一方のビット線には導通するＭ
ＯＳトランジスタは接続されていないため、プリチャー
ジレベルのままであり、センスアンプがその差を書き込
みレベル「Ｈ」と「Ｌ」まで増幅する。この増幅結果は
入出力回路に送られる。

【０００６】上記のように、１本のワード線には多数の
メモリセルが接続されており、アクセスされないビット
線に接続されるメモリセルのＭＯＳトランジスタも導通
状態になり、容量素子に保持された電位に応じてビット
線の電位が変化する。このビット線の電位差は、上記と
同様に各ビット線に接続されるセンスアンプによって増
幅されるが、入出力回路には送られない。この増幅によ
り、各ビット線の電位は、保持されていたデータに対応
する書き込みレベルになり、各容量素子には再び対応す
る書き込みレベルの電位が保持される。

【０００７】図５は、従来のＤＲＡＭにおけるプリチャ
ージレベル（ＶＰＲ）発生回路の構成を示す図である。
従来のＤＲＡＭにおいては、ＶＰＲは一定であり、図５
に示すような電源電圧ＶＣＣを抵抗分割する回路で発生
されていた。ＤＲＡＭでは、メモリセルの容量素子に記
憶された電位に対応させてデータを記憶しているが、容
量素子に記憶された電位は時間の経過と共に徐々に低下
する。これはＭＯＳトランジスタと容量素子の接続点か
ら、ＭＯＳトランジスタのＰ−Ｎ接合を通って電荷が漏
れ出るためである。容量素子に記憶された電位がそのま
ま下がり続け、ある程度以上低下するとデータが消失し
てしまう。すなわち、「Ｈ」データが「Ｌ」データに変
化し、判別できなくなる。

【０００８】このような問題を防止するため、一定時間
毎にリフレッシュ動作と呼ばれる動作を行う。リフレッ
シュ動作では、ワード線にパルスが印加される。これに
より、ワード線に接続されたメモリセルのＭＯＳトラン
ジスタが導通状態になり、容量素子に保持された電位に
応じてビット線の電位が変化する。このビット線の電位
差は、各ビット線に接続されるセンスアンプによって増
幅されて保持されていたデータに対応する書き込みレベ
ルになり、各容量素子には再び対応する書き込みレベル
の電位が保持される。このように、リフレッシュ動作で
はワード線に接続されるメモリセルが同時にリフレッシ
ュされる。また、上記の説明でも明らかなように、書き
込み又は読み出しのためにワード線がアクセスされる
と、そのワード線に接続されるメモリセルはすべてリフ
レッシュされることになる。

【０００９】図６は、読み出し時にビット線に生じる電
圧差を説明する図であり、（１）は読み出す前の状態
を、（２）は読み出し後の状態を、（３）はビット線に
生じる電圧差を示す。なお、リフレッシュ時も同様の電
圧差を生じるので、ここでは読み出し時を例として説明
する。図６において、Ｃ−ＣＥＬＬはメモリセルの容量
素子の容量を、Ｃ−ＢＬはビット線全体の容量を、ＶＳ
Ｔ（Ｈ）は「Ｈ」レベルの書き込み電位を保持させたメ
モリセルに保持させる電位を、ＶＰＲはプリチャージレ
ベルを示す。なお、後で示されるＶＳＴ（Ｌ）は「Ｌ」
レベルの書き込み電位を保持させたメモリセルに保持さ
せる電位を示すこととする。ビット線と周囲の回路素子
の間には寄生容量が存在し、Ｃ−ＢＬはこの寄生容量に
相当する。図６の（１）に示すように、読み出す前には
ＭＯＳトランジスタＴＲは非導通（オフ）状態であり、
容量素子ＣにはＶＳＴ（Ｈ）が保持されている。この状
態で、読み出し前には、ビット線ＢＬにはＶＰＲが印加
されているため、Ｃ−ＢＬはＶＰＲを保持することにな
る。図６の（２）に示すように、次にメモリセルに記憶
された電位を読み出す時には、ＭＯＳトランジスタＴＲ
は導通（オン）状態になり、容量素子Ｃはビット線ＢＬ
に接続された状態になる。この状態でのビット線の電位
をＶＰＲ＋ΔＶとすると、Ｃ−ＣＥＬＬとＣ−ＢＬは共
にＶＰＲ＋ΔＶを保持していることになる。（１）の状
態と（２）の状態で外部へ及び外部からの電荷の供給は
ないから、（１）の状態と（２）の状態で保持されてい
る電荷の量Ｑは同じである。従って、図６の（３）に示
す式が成立し、ΔＶは図示の式で表される。

【００１０】読み出し時に「Ｈ」レベルを保持するメモ
リセルをアクセスすることによりビット線に生じる電位
差ΔＶを「Ｈ」レベルまで増幅できるかどうかはセンス
アンプ回路の能力による。通常のＤＲＡＭに搭載される
センスアンプ回路は、製作時のばらつきやレイアウトバ
ランス等にもよるが、通常数十ｍＶ以上の電圧差ΔＶが
ないと読み出しを行うことが難しい。この読み出しに必
要な最低限の電圧差をＶ０とすると、リフレッシュ動作
は、電圧差ΔＶがこのＶ０以下に低下する前に行う必要
がある。

【００１１】図６の（３）に示すように、ΔＶはＶＳＴ
（Ｈ）とＶＰＲの差に比例する。従って、ＶＳＴ（Ｈ）
とＶＰＲの差がａＶ０になる前に、リフレッシュ動作を
行う必要がある。 図７は、ＤＲＡＭにおいて、「Ｈ」
レベルの電位を保持したメモリセルの電位変化を示す図
である。書き込みレベル「Ｈ」の電位が印加されたメモ
リセルの保持電位は時間の経過と共に低下し、リフレッ
シュ動作毎に書き込みレベル「Ｈ」に回復する。従来の
ＤＲＡＭにおいては、ＶＳＴ（Ｈ）が低下してＶＳＴ
（Ｈ）とＶＰＲの差がａＶ０になる前にリフレッシュ動
作が行われるように、リフレッシュサイクルを定めてい
た。

【００１２】

【発明が解決しようとする課題】ＤＲＡＭが実際に使用
される機器においては、ＤＲＡＭに対して長時間読み出
し又は書き込みが行われず、単にそれまでのデータを保
持するデータ保持状態と呼ばれる状態の割合が大きい。
そのため、機器の消費電力を低減するには、データ保持
状態の消費電力を低減することが重要である。データ保
持状態においては、リフレッシュ動作のみが行われ、電
力が消費されるのは主としてリフレッシュ動作である。
そのため、データ保持状態の消費電力を低減する１つの
方法は、リフレッシュ動作の間隔を長くして、所定時間
内のリフレッシュ動作の回数を低減し、データ保持状態
での平均消費電力を低減することである。

【００１３】リフレッシュ動作の間隔を長くするには、
容量素子からの漏れ電流を低減し、メモリセルの「Ｈ」
レベルの保持電位の低下速度をゆっくりさせることが考
えられるが、これにはメモリセル構造を大きく改良する
ことが必要であり容易でない。本発明は、ΔＶがＶＳＴ
（Ｈ）とＶＰＲの差に比例することに着目し、ＶＰＲを
ＶＳＴの低下に応じて低下させることにより、ΔＶの低
下速度を遅くしてリフレッシュサイクルの長くするもの
である。

【００１４】

【課題を解決するための手段】本発明のダイナミック型
半導体記憶装置は、平行に配列された複数のワード線
と、複数のワード線に垂直に配列された複数のビット線
と、複数のワード線と複数のビット線の交点に対応して
配置され、トランジスタと容量素子とで構成され、トラ
ンジスタは対応するビット線と容量素子との間に接続さ
れ、トランジスタの制御電極は対応するワード線に接続
されているメモリセルと、データの読み出し時及びリフ
レッシュ時に、アクセスするメモリセルが接続されるワ
ード線を活性化する前に、複数のビット線の電位をプリ
チャージレベルにするＶＰＲ印加手段と、データの読み
出し時及びリフレッシュ時に、アクセスされたメモリセ
ルに記憶されたデータに応じて変化するメモリセルが接
続されるビット線の電位を、接続されるメモリセルが活
性化されないビット線の電位と比較して比較結果に応じ
て増幅するセンスアンプとを備えるダイナミック型半導
体記憶装置において、ＶＰＲ印加手段は、書き込み又は
読み出しが行われないデータ保持状態において、プリチ
ャージレベルを徐々に低下させることを特徴とする。

【００１５】ＶＰＲ印加手段は、プリチャージレベル
を、論理データの高電位側の電位が書き込まれたメモリ
セルの容量素子の電位の低下と同じ率で変化させること
が望ましい。ＶＰＲ印加手段は、メモリセルに類似した
構成と放電特性を有するダミーセルと、このダミーセル
の出力電位を略１／２に分圧する分圧回路とを備え、メ
モリセルへのリフレッシュ動作毎に、ダミーセルに、論
理データの一方に相当する電位を書き込むようにするこ
とで実現される。

【００１６】ＶＰＲ印加手段は、所定の速度で保持電位
が低下する電圧保持手段と、メモリセルへのリフレッシ
ュ動作毎に、電圧保持手段にプリチャージレベルの最大
値を印加する通常ＶＰＲ発生回路とを備え、電圧保持手
段の出力をプリチャージレベル（ＶＰＲ）とすることで
も実現できる。図１は、本発明の原理を説明する図であ
る。なお、図１では、メモリセルに保持されたレベルＶ
ＳＴ（Ｌ）はもともと低いレベルであるから、ＶＳＴ
（Ｈ）に比べてその低下はほとんど無視でき、一定であ
ると見なせるものとして示してある。

【００１７】図１に示すように、従来のＤＲＡＭにおい
ては、ＶＰＲが一定であるため、ＶＳＴ（Ｈ）が低下し
てＶＰＲ＋Ｖ０になるまでにリフレッシュ動作が必要で
ある。すなわち、ＶＳＴ（Ｈ）−ＶＰＲはＶＳＴ（Ｈ）
の低下量だけ低下し、それがＶ０になった時点でリフレ
ッシュ動作が必要である。これに対して、本発明では、
ＶＰＲがＶＳＴ（Ｈ）と同じ率で低下するので、ＶＳＴ
（Ｈ）−ＶＰＲは従来例の約半分の速度で低下する。従
って、それがＶ０になるまでの時間は約２倍になり、そ
の分リフレッシュサイクルが長くできる。

【００１８】ここで、センスアンプがビット線に生じた
電圧差ΔＶを正確に増幅するための最低限の電圧Ｖ０
は、「Ｌ」のレベルを保持したメモリセルから読み出し
を行う場合も必要である。「Ｈ」レベルと「Ｌ」レベル
のデータをもっとも効率よく安定して読み出すには、Ｖ
ＰＲは「Ｈ」レベルと「Ｌ」レベルのデータを読み出し
た場合のビット線の電位の中間レベルに設定することが
望ましい。そのため、書き込み及び読み出しを行う通常
動作時及び、リフレッシュ動作が行われた直後には、Ｖ
ＰＲは「Ｈ」と「Ｌ」の書き込みレベルがの中間レベル
に設定される。この状態から、ＶＰＲはＶＳＴ（Ｈ）の
低下量の半分だけ低下するように変化させれば、ＶＰＲ
はＶＳＴ（Ｈ）とＶＳＴ（Ｌ）の中間レベルに設定され
る。初期状態において、ＶＰＲはＶＳＴ（Ｈ）の半分で
あるから、減少率は同一である。

【００１９】

【発明の実施の形態】図２は、本発明の実施例のＤＲＡ
Ｍの全体構成図である。図２において、参照符号ＷＬ
１、ＷＬ２、ＷＬ３、ＷＬ４…はワード線であり、ＢＬ
１、ＢＬ２、ＢＬ３、ＢＬ４…はビット線である。ワー
ド線とビット線は２本で対になっており、図ではＷＬ１
とＷＬ２、ＷＬ３とＷＬ４、ＢＬ１とＢＬ２、ＢＬ３と
ＢＬ４がそれぞれ対になっている。ワード線とビット線
の対の交点に対応してＭＯＳトランジスタＴｒと容量素
子Ｃで構成されるメモリセルが接続されている。ここで
は、ＷＬ１とＢＬ１、ＷＬ２とＢＬ２の交点に対応して
メモリセルが配置さている。各メモリセルのＭＯＳトラ
ンジスタＴｒと容量素子Ｃは、対応するビット線とグラ
ンドの間に接続され、ＭＯＳトランジスタＴｒのゲート
電極は対応するワード線に接続されている。各ビット線
対毎にセンスアンプ１３−１、１３−２、…が設けられ
ている。参照番号１１はロウアドレス信号をデコードし
てアクセスするワード線にパルスを印加するロウデコー
ダ、１２はコラムアドレス信号をデコードしてコラム選
択信号を出力するコラムデコーダ、１４はコラム選択信
号に従ってアクセスするビット線に接続されるセンスア
ンプをデータ入出力回路１５に接続する選択ゲート回
路、１６はプリチャージレベル電圧（ＶＰＲ）を発生す
るＶＰＲ発生回路、１７はＶＰＲをビット線に印加する
ゲート回路である。これらの回路構成の内、ＶＰＲ発生
回路１６を除く部分は従来のものと同じでありここでは
説明を省略する。

【００２０】図３は第１実施例のＶＰＲ発生回路１６の
回路図を示す図である。図３において、参照番号２１は
メモリセルと同様の構造を有するダミーセルであり、２
２はダミーセル２１に「Ｈ」の書き込み電位を印加する
時に導通されるＭＯＳトランジスタであり、２３はダミ
ーセル２１に保持された電位に対応する信号を出力する
カレントミラー型増幅回路であり、２４はカレントミラ
ー型増幅回路２３の出力に応じて抵抗値が変化するＰチ
ャンネル型ＭＯＳトランジスタであり、２５と２６はＰ
チャンネル型ＭＯＳトランジスタのソース電極に生じる
電位を抵抗分圧する抵抗である。

【００２１】ダミーセル２１は、実際のメモリセルと同
様の構造を有し、漏れ電流等も同様になるように設定さ
れている。リフレッシュ動作毎にＭＯＳトランジスタ２
２にパルスが印加され、メモリセルと同様の電位が保持
される。ここでは、電源電圧ＶＣＣが印加されるものと
して示してある。従って、ダミーセル２１に保持された
電位はメモリセルと同様に変化する。その電位はカレン
トミラー型増幅回路２３に入力され、Ｐチャンネル型Ｍ
ＯＳトランジスタのソース電極にダミーセル２１に保持
された電位に対応する電位が生じる。これを抵抗２５と
２６で１／２に分圧してＶＰＲとすれば、ＶＰＲはダミ
ーセル２１に保持された電位の１／２になる。従って、
図１のＶＰＲのように変化する。

【００２２】図４は、第２実施例のＶＰＲ発生回路１６
の回路図を示す図である。図４において、参照番号３１
と３２は電源電圧ＶＣＣを抵抗分圧する抵抗であり、３
３はトランスファーゲートを構成するＭＯＳトランジス
タであり、３４はＭＯＳトランジスタ３３のソース電極
とグランドの間に接続された抵抗であり、３５はＭＯＳ
トランジスタ３３のソース電極とグランドの間に接続さ
れた容量素子である。抵抗３１と３２は電源電圧ＶＣＣ
を分圧して、１／２ＶＣＣの電位を発生する。ＭＯＳト
ランジスタ３３で構成されるトランスファーゲートを、
リフレッシュ動作が行われた時に導通させる。これによ
り、容量素子３５に１／２ＶＣＣが保持される。容量素
子３５の保持電位がＶＰＲになる。容量素子３５の保持
電位は、抵抗３４を通して放電されるため、ＶＰＲは時
間の経過と共に低下する。ＶＰＲの低下具合は抵抗３４
の値によって決定され、ＶＰＲが図１に示した所望の低
下具合になるように抵抗３４の値が設定される。

【００２３】

【発明の効果】以上説明したように、本発明によれば、
メモリルの構造を変えるといったプロセス上の変更を行
うことなしに、プリチャージレベルを変化させるだけの
簡単な変更でリフレッシュ間隔を長くでき、データ保持
状態での消費電力を低減できる。

【図面の簡単な説明】

【図１】本発明の原理を説明する図である。

【図２】本発明の実施例の全体構成を示す図である。

【図３】第１実施例のプリチャージレベル電圧（ＶＰ
Ｒ）発生回路の図である。

【図４】第２実施例のプリチャージレベル電圧（ＶＰ
Ｒ）発生回路の図である。

【図５】従来のプリチャージレベル電圧（ＶＰＲ）発生
回路の図である。

【図６】ＤＲＡＭにおける読み出し時に発生するビット
線での電圧差を説明する図である。

【図７】従来例における「高（Ｈ）」レベルの書き込み
データの変化をＶＰＲを示す図である。

【符号の説明】

１１…ロウデコーダ １２…コラムデコーダ １３−１、１３−２…センスアンプ １４…選択ゲート回路 １５…データ入出力回路 １６…ＶＰＲ発生回路 １７…ゲート回路 ＷＬ１〜ＷＬ４…ワード線 ＢＬ１〜ＢＬ４…ビット線 Ｔｒ…メモリセルのトランジスタ Ｃ…メモリセルの容量素子

Claims (4)

【特許請求の範囲】
1. 【請求項１】 平行に配列された複数のワード線（ＷＬ
   １、ＷＬ２、ＷＬ３、ＷＬ４、…）と、 該複数のワード線に垂直に配列された複数のビット線
   （ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、…）と、 前記複数のワード線と前記複数のビット線の交点に対応
   して配置され、トランジスタ（Ｔｒ）と容量素子（Ｃ）
   とで構成され、前記トランジスタ（Ｔｒ）は対応する前
   記ビット線（ＢＬ）と前記容量素子（Ｃ）との間に接続
   され、当該トランジスタ（Ｔｒ）の制御電極は対応する
   ワード線（ＷＬ）に接続されているメモリセルと、 データの読み出し時及びリフレッシュ時に、アクセスす
   るメモリセルが接続されるワード線を活性化する前に、
   前記複数のビット線（ＢＬ）の電位をプリチャージレベ
   ル（ＶＰＲ）にするＶＰＲ印加手段（１６，１７）と、 データの読み出し時及びリフレッシュ時に、アクセスさ
   れた前記メモリセルに記憶されたデータに応じて変化す
   る当該メモリセルが接続されるビット線の電位を、接続
   されるメモリセルが活性化されないビット線の電位と比
   較して比較結果に応じて増幅するセンスアンプとを備え
   るダイナミック型半導体記憶装置において、 前記ＶＰＲ印加手段（１６，１７）は、書き込み又は読
   み出しが行われないデータ保持状態において、前記プリ
   チャージレベル（ＶＰＲ）を徐々に低下させることを特
   徴とするダイナミック型半導体記憶装置。
2. 【請求項２】 前記ＶＰＲ印加手段（１６，１７）は、
   前記プリチャージレベル（ＶＰＲ）を、論理データの高
   電位側の電位が書き込まれた前記メモリセルの前記容量
   素子（Ｃ）の電位の低下と同じ率で変化させる請求項１
   に記載のダイナミック型半導体記憶装置。
3. 【請求項３】 前記ＶＰＲ印加手段（１６，１７）は、
   前記メモリセルに類似した構成と放電特性を有するダミ
   ーセルと、該ダミーセルの出力電位を略１／２に分圧す
   る分圧回路とを備え、前記メモリセルへのリフレッシュ
   動作毎に、前記ダミーセルに、前記論理データの一方に
   相当する電位を書き込むことを特徴とする請求項２に記
   載のダイナミック型半導体記憶装置。
4. 【請求項４】 前記ＶＰＲ印加手段（１６，１７）は、
   所定の速度で保持電位が低下する電圧保持手段と、 前記メモリセルへのリフレッシュ動作毎に、該電圧保持
   手段に前記プリチャージレベル（ＶＰＲ）の最大値を印
   加する通常ＶＰＲ発生回路とを備え、前記電圧保持手段
   の出力を前記プリチャージレベル（ＶＰＲ）とする請求
   項１に記載のダイナミック型半導体記憶装置。