JPH0993126A - クロック発生器 - Google Patents

クロック発生器

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JPH0993126A
JPH0993126A JP7250631A JP25063195A JPH0993126A JP H0993126 A JPH0993126 A JP H0993126A JP 7250631 A JP7250631 A JP 7250631A JP 25063195 A JP25063195 A JP 25063195A JP H0993126 A JPH0993126 A JP H0993126A
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clock
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pll
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Hiroshi Katsuta
博志 勝田
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】瞬時にクロック周波数を切り替えられるＰＬＬ
を用いたクロック発生器を提供する。 【解決手段】ＶＣＯ４と、第１の分周回路５とを含むＰ
ＬＬに、ＶＣＯ４のクロック出力を第２の分周回路１２
により分周したクロックをシステムクロック１１として
出力する。この分周回路１２の分周比は、周波数制御レ
ジスタ７の設定によりプログラマブルに指定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はクロック発生器に関
し、特に出力するクロックの周波数を選択的に切り替え
る機能を有するクロック発生器に関する。
【０００２】
【従来の技術】近年マイクロコンピュータを始めとする
半導体集積回路装置の動作周波数の飛躍的な高速化に相
まって、外部システムにおいて集積回路装置に供給する
クロック周波数自体を高速化することは極めて困難にな
っている。すれは、システムで消費する電力の増大、ノ
イズの増大等の悪影響を伴うためである。そのため、通
常ＰＬＬ等を利用した逓倍回路を集積回路内部のクロッ
ク発生器として搭載し、外部から供給するクロックの周
波数は低く抑えておき、内部の動作クロックの周波数を
高速化する手法が一般にとられている。この種の従来の
クロック発生手段の一例として、特公平４−１２８４２
号公報記載のクロック発生回路について説明する。
【０００３】図３はこのクロック発生回路の構成を示し
たブロック図である。水晶クロック入力端子１は、不図
示の水晶発振器からの出力信号を入力し、位相検出器２
１の一方への基準クロック入力となり、またタイミング
セレクタ２３へのクロック入力として用いられる。この
位相検出器２１はその出力をローパスフィルタ３の入力
に接続される。ローパスフィルタ３のアナログ出力信号
は電圧制御発振器４の入力制御電圧となる。電圧制御発
振器４の出力はタイミングセレクタ２３とモジュロディ
バイダ２２の入力として供給される。モジュロディバイ
ダ２２の出力は、位相検出器２１の他の一方の入力に接
続され、フィードバックループを構成する。
【０００４】一方、周波数制御レジスタ７から出力され
る分周制御信号８，９はモジュロディバイダ２２に接続
され、分周比の選択に用いられる。また、周波数制御レ
ジスタ７から出力されるクロックセレクタ信号１０はタ
イミングセレクタ２３に接続され、ＣＰＵクロックｆｃ
として出力端子１１に出力される入力クロックの選択に
用いられる。周波数制御レジスタ７はＣＰＵ（図示せ
ず）のプログラム処理により設定された条件に応じて、
分周制御信号８，９及びクロックセレクタ信号１０の出
力レベルを切り替える。
【０００５】このＰＬＬシンセサイザ２０は、位相検出
器２１，ローパスフィルタ３，電圧制御発振器４，モジ
ュロディバイダ２２から構成され、ＰＬＬの原理により
動作し、モジュロディバイダ２２の出力信号を水晶クロ
ック信号ｆｒの位相，周波数に同期すなわちロックさせ
る。この時、水晶発振器の周波数ｆｒと電圧制御発振器
４の出力周波数ｆｖとは、ｆｖ＝Ｍ・ｆｒの式により関
係づけられる。ここではＭはモジュロディバイダ２２の
分周比を表し、分周制御信号８，９により指定される。
【０００６】タイミングセレクタ２３では、クロックセ
レクタ信号１０の指定によりＣＰＵクロックｆｃとし
て、水晶クロック信号ｆｒまたは電圧制御発振器４の出
力のどちらか一方を選択する。ｆｃ＝ｆｒまたはｆｖ 例えば、水晶クロック信号ｆｒとして５ＭＨｚを供給
し、モジュロディバイダ２２の分周比が、分周制御信号
８がアクティブの時Ｍ＝２，分周制御信号９がアクティ
ブの時Ｍ＝５とすると、前者ではｆｖ＝１０ＭＨｚ，後
者ではｆｖ＝２５ＭＨｚとなり、これらの一方がＣＰＵ
クロックｆｃとして出力される。ここでクロックセレク
タ信号１０がアクティブの時はｆｒ＝５ＭＨｚがＣＰＵ
クロックｆｃとして出力される。
【０００７】このＣＰＵプログラムでは、処理内容に応
じて周波数制御レジスタ７の設定値を書き換えて、各処
理に最適なＣＰＵクロックｆｃを選択的に使用すること
ができる。これによりＣＰＵクロックｆｃを使用するＣ
ＰＵで消費する電力が必要十分に最小化される。
【０００８】
【発明が解決しようとする課題】上述の従来のクロック
発生回路では、ＣＰＵクロックｆｃの周波数を切り替え
る際に、ＰＬＬシンセサイザ２０のループ内のモジュロ
ディバイダの分周比を変更する必要がある。ここで分周
比を変更した後に再びロックを達成し、安定したクロッ
クを出力するまでに、過渡的な遅延時間（ロック時間）
を要する。この遅延時間はループの帯域幅、すなわちロ
ーパスフィルタ３の帯域幅特性に起因する。帯域幅が広
いとロック時間が短縮されるジッタが大きくなり、周波
数やデューティの安定したＣＰＵクロックｆｃが得られ
ない。従って、安定なＣＰＵクロックｆｃを得るため
に、ローパスフィルタ３の帯域幅を狭くし、感度を高め
る必要があるが、この場合ロック時間が長くなるという
問題があった。
【０００９】従来例のように５ＭＨｚがｆｒとして用い
られ、ｆｃとして５ＭＨｚから２５ＭＨｚに切り替えた
場合、１０μＳ程度のロック時間を要する。これは２５
ＭＨｚでのクロック数に換算すると２５０クロックに相
当する。特にＲＩＳＣアーキテクチャに基づくＣＰＵの
ように、１命令を１クロックで実行するマシンの場合は
２５０命令相当の時間になるので無視できない。一方
で、プログラム処理において高速性を要求する箇所は高
速動作クロック状態にし、高速性を必要としない場合は
低速動作クロック状態にして、トータルのシステムの消
費電力を抑える手法は、電池駆動を前提としたシステム
では不可欠であり、分周比を変えた場合にも高速に動作
周波数を切り替える手法が必要とされていた。
【００１０】本発明の目的は、このような問題点を改善
し、出力クロックの周波数を切り替える際に、瞬時に安
定したクロックを出力することのできるＰＬＬシンセサ
イザを備えたクロック発生回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明の構成は、水晶発
振信号を受け所定分周出力との位相比較を行う位相周波
数比較器と、この位相周波数比較器の出力電圧をとり出
すローパスフィルタと、このローパスフィルタの出力を
制御電圧として所定発振出力を得る電圧制御発振器と、
この電圧制御発振器の出力を分周して前記分周出力を得
る第１の分周手段とからなるフィードバックループによ
り位相同期回路を構成したクロック発生器において、前
記電圧制御発振器の出力を分周して複数周波数のクロッ
ク出力を得る第２の分周手段と、この第２の分周手段へ
の分周比を選択的に設定すると共に出力クロックの選択
を指示する周波数設定手段と、この周波数設定手段の指
示により出力クロックを選択して出力するクロック選択
手段とを備えることを特徴とする。
【００１２】また、周波数設定手段が、出力クロックに
より駆動されると共に、分周比を設定するプログラムを
実行する中央処理装置を含むものとすることができる。
【００１３】
【発明の実施の形態】以下本発明の一実施の形態につい
て図面を参照して説明する。図１は本発明のクロック発
生回路の一実施形態の構成を示したブロック図である。
入力端子１からのクロックソースｆｃは水晶発振器また
は外部システム（図示せず）からの入力クロック信号で
あり、位相周波数比較器２の一方への基準クロック入力
として、またクロックセレクタ６へのクロック入力とし
て用いられる。位相周波数比較器２は出力をローパスフ
ィルタ３の入力に接続される。ローパスフィルタ３のア
ナログ出力信号は電圧制御発振器（ＶＣＯ）４の入力に
接続され、その制御電圧となる。ＶＣＯ４の出力はタイ
ミングセレクタ６と第１，第２の分周回路５，１２の入
力として供給される。第１の分周回路５の出力は位相周
波数比較器２の他の一方の入力に接続され、フィードバ
ックループを構成する。
【００１４】周波数制御レジスタ７から出力される分周
制御信号８，９は第２の分周回路１２に接続され、その
分周比の選択に用いられる。また、周波数制御レジスタ
７から出力されるクロックセレクタ信号１０はクロック
セレクタ６に接続され、シスイテムクロック１１として
使用する入力クロックの選択に用いられる。周波数制御
レジスタ７はＣＰＵ（図示せず）のプログラム処理によ
り設定された条件に応じて分周制御信号８，９及びクロ
ックセレクタ信号１０の出力レベルを切り替える。ここ
で分周制御信号８及び分周制御信号９は各々排他的であ
り、どちらか一方のみアクティブになる。
【００１５】このクロック発生器は、位相周波数比較器
２，ローパスフィルタ３，ＶＣＯ４，分周回路５から構
成され、ＰＬＬの原理により動作し、分周回路５の出力
信号をクロックソース１の位相，周波数に同期すなわち
ロックさせる。この時、入力クロックの周波数ｆｒとＶ
ＣＯ４の出力周波数ｆｖとは，ｆｖ＝Ｍ・ｆｒの式によ
り関連づけられる（Ｍは分周回路５の分周比）。
【００１６】また、ＶＣＯ４の出力周波数ｆｖと分周回
路１２の出力周波数ｆｄは、ｆｄ＝ｆｖ／Ｎの式により
関連づけられる。ここでＮは分周回路１２の分周比を表
し、分周制御信号８，９により指定される。クロックセ
レクタ６では、クロックセレクタ信号１０の指定により
システムクロックｆｃとして、クロックソース１または
分周回路１２の出力のどちらか一方を選択する（すなわ
ち、ｆｃ＝ｆｒまたはｆｄ）。
【００１７】例えば、クロックソース１として５ＭＨｚ
を供給し、分周回路５の分周比がＭ＝５とすると、ｆｖ
＝２５ＭＨｚとなる。また、分周回路１２の分周比が、
分周制御信号８がアクティブの時Ｎ＝２，分周制御信号
９がアクティブの時Ｎ＝１とすると、前者ではｆｄ＝１
２．５ＭＨｚ，後者ではｆｄ＝２５ＭＨｚとなり、シス
テムクロックｆｃとして出力される。ここでクロックセ
レクタ信号１０がアクティブの時はｆｒ＝５ＭＨｚがシ
ステムクロックｆｃとして出力される。プログラムで
は、処理内容に応じて周波数制御レジスタ７の設定値を
書き換えて、各処理に最適なシスイテムクロック１１を
選択的に使用する。
【００１８】図２は図１のクロック発生回路の動作タイ
ミング図である。周波数制御レジスタ７の設定により、
クロックセレクタ信号１０が非アクティブ，分周制御信
号８がアクティブになっている状態では、システムクロ
ック１１はｆｃが１２．５ＭＨｚで動作しており、プロ
グラム処理は通常モードで動作している。ここで外部事
象が発生し、これに同期した割り込み処理を高速に処理
する必要が生じた場合は、プログラム中で周波数制御レ
ジスタ７に対して分周制御信号９がアクティブになるよ
うに設定する。分周回路１２において分周比が切り替わ
るとクロックセレクタ６への入力クロックｆｄは直ちに
２５ＭＨｚの周波数に切り替わり、システムクロック１
１は瞬時にｆｃが２５ＭＨｚになり、プログラム処理は
高速モードで動作する。ここで一連のシステムクロック
１１の周波数切り替え動作において、ＰＬＬのロック状
態は維持されたままである。
【００１９】なお、本実施形態では、分周回路１２にお
いて１分周と２分周について切り替えられる構成につい
て説明したが、さらに分周比を大きく取ることにより、
ＶＣＯ４が出力する周波数より低い様々なクロックが得
られる。特に、５分周より大きな分周比を用いれば、入
力クロック信号ｆｒよりさらに低い周波数のクロックが
得られる。
【００２０】
【発明の効果】以上説明したように、本発明のクロック
発生回路では、ＰＬＬのループ内部の分周回路を固定分
周としてＰＬＬのロック状態を維持したままで、周波数
の異なるクロックをプログラマブルに切り替えることが
出来る。従来ＰＬＬのループ内部の分周回路において分
周比を切り替える構成では不可避のロック時間を皆無に
することが出来る。ここで、ＰＬＬ内部のＶＣＯからの
出力クロックは常に最高動作周波数で動作するが、この
クロックを用いて動作する部分はクロック発生器内部の
分周回路の初段のロジックのみであり、システム全体に
及ぼす消費電力の影響は最小である。このように高いリ
アルタイム応答性とトータルの消費電力の最小化が要求
されるシステムのクロック発生器として最適であり、そ
の実用的効果は極めて高い。
【図面の簡単な説明】
【図１】本発明の一実施形態のクロック発生回路のブロ
ック図。
【図２】図１のクロック発生回路の動作タイミング図。
【図３】従来のクロック発生回路の一例のブロック図で
ある。
【符号の説明】
１ クロックソース ２ 位相周波数比較器 ３ ローパスフィルタ ４ 電圧制御発振器（ＶＣＯ） ５，１２ 分周回路 ６ クロックセレクタ ７ 周波数制御レジスタ ８，９ 分周制御信号 １０ クロック・タイミングセレクタ信号 １１ システムクロック ２１ 位相検出部 ２２ モジュロディバイダ ２３ タイミングセレクタ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 水晶発振信号を受け所定分周出力との位
    相比較を行う位相周波数比較器と、この位相周波数比較
    器の出力電圧をとり出すローパスフィルタと、このロー
    パスフィルタの出力を制御電圧として所定発振出力を得
    る電圧制御発振器と、この電圧制御発振器の出力を分周
    して前記分周出力を得る第１の分周手段とからなるフィ
    ードバックループにより位相同期回路を構成したクロッ
    ク発生器において、前記電圧制御発振器の出力を分周し
    て複数周波数のクロック出力を得る第２の分周手段と、
    この第２の分周手段への分周比を選択的に設定すると共
    に出力クロックの選択を指示する周波数設定手段と、こ
    の周波数設定手段の指示により出力クロックを選択して
    出力するクロック選択手段とを備えることを特徴とする
    クロック発生器。
  2. 【請求項２】 周波数設定手段が、出力クロックにより
    駆動されると共に、分周比を設定するプログラムを実行
    する中央処理装置を含むものである請求項１記載のクロ
    ック発生器。
JP7250631A 1995-09-28 1995-09-28 クロック発生器 Pending JPH0993126A (ja)

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