JPH0993502A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】 【構成】 コンポジット映像信号に含まれる水平同期信
号は同期分離回路１４で分離され、分離同期信号の周期
が周期測定回路１６で測定される。測定周期は減算器１
８で基準値と減算処理され、減算値に従って可変遅延器
２０が遅延量を設定する。Ｙ／Ｃ分離された輝度信号Ｙ
および色信号Ｃは、バーストロックＰＬＬ回路１２から
出力されるシステムクロックによってラインメモリ２６
および２８に書き込まれかつ読み出される。書込アドレ
スは同期分離回路１４からの分離同期信号によってリセ
ットされ、読出アドレスは可変遅延器２０からの分離同
期信号によってリセットされる。 【効果】 分離同期信号位相がコンポジット映像信号と
一致しないときでもジッタの発生を防止することがで
き、また回路構成を簡略化できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はメモリ制御回路に関
し、特にたとえばメモリに輝度信号を書き込みかつ読み
出すとともに書込アドレスおよび読出アドレスをリセッ
トする、メモリ制御回路に関する。

【０００２】

【従来の技術】図６を参照して、従来のメモリ制御回路
１では、バーストロックＰＬＬ回路２でバースト信号に
ロックしたクロック１が生成され、水平ロックＰＬＬ回
路３で、同期分離回路４で分離された分離同期信号にロ
ックしたクロック２が生成される。このうちクロック１
に従って、入力コンポジット映像信号がディジタルに変
換されるとともに輝度信号Ｙおよび色信号Ｃに分離さ
れ、さらに色信号Ｃが色差信号Ｒ−ＹおよびＢ−Ｙに変
換される。輝度信号Ｙと色差信号Ｒ−ＹおよびＢ−Ｙと
は、クロック１のレートでＤ／Ａ変換されるとともにク
ロック２のレートでＡ／Ｄ変換される。このようにして
クロックレートが変換された輝度信号Ｙと色差信号Ｒ−
ＹおよびＢ−Ｙとは、ディジタルフィルタ５に含まれる
ラインメモリ６ａ〜６ｃに一旦書き込まれ、１ライン期
間遅れて読み出される。ここで、ラインメモリ６ａ〜６
ｃへの書き込みおよび読み出しに際しては、クロック２
によってインクリメントされるカウンタ７ａ〜７ｃによ
って書込アドレスおよび読出アドレスが指定される。ま
た、水平ロックＰＬＬ回路３から出力されるかつクロッ
ク２を９１０分周した水平基準パルスによって、書込ア
ドレスおよび読出アドレスがリセットされる。ラインメ
モリ６ａ〜６ｃから読み出された輝度信号Ｙと色差信号
Ｒ−ＹおよびＢ−Ｙとは、その後クロック２によってＤ
／Ａ変換され出力される。

【０００３】

【発明が解決しようとする課題】しかし、このような従
来技術では、クロックレートを変換するためのＤ／Ａ変
換器およびＡ／Ｄ変換器が必要となり、回路構成が複雑
となるという問題点があった。なお、このＤ／Ａ変換回
路およびＡ／Ｄ変換回路を省略するために、ラインメモ
リ６ａ〜６ｃにクロック２の代わりにクロック１を与え
るようにすると、コンポジット映像信号に含まれる水平
同期信号がノイズの影響で変形したとき、出力映像の水
平方向に数ドット分のジッタが生じてしまう。すなわ
ち、バースト信号の位相と分離同期信号の位相とは一致
しなくなるため、クロック１とクロック２との間では数
クロック（ドット）分の位相のずれが生じ、これによっ
て水平方向にジッタが生じてしまう。

【０００４】それゆえに、この発明の主たる目的は、回
路構成を簡略化できかつジッタの発生を防止することが
できる、メモリ制御回路を提供することである。

【０００５】

【課題を解決するための手段】この発明は、システムク
ロックを発生するクロック発生手段、コンポジット映像
信号に含まれる輝度信号をシステムクロックに従ってデ
ィジタルに変換するＡ／Ｄ変換手段、コンポジット映像
信号に含まれる同期信号を分離し分離同期信号を生成す
る同期分離手段、分離同期信号の周期を測定する周期測
定手段、および測定周期に応じて分離同期信号を遅延さ
せる可変遅延手段を備え、システムクロックによって輝
度信号をメモリに書き込みかつ読み出し、分離同期信号
によって書込アドレスをリセットし、そして可変遅延手
段から出力された分離同期信号によって読出アドレスを
リセットする、メモリ制御回路である。

【０００６】

【作用】コンポジット映像信号は、システムクロックに
従って、たとえばＡ／Ｄ変換器でディジタルに変換され
るとともに、たとえばＹ／Ｃ分離回路でＹ／Ｃ分離され
る。これによって、ディジタルの輝度信号が得られる。
コンポジット映像信号はまた、同期分離回路で同期信号
を分離され、分離同期信号の周期がたとえば周期測定回
路で測定される。測定周期はたとえば減算器で基準値と
減算処理され、減算値に従ってたとえば可変遅延器の遅
延時間が設定される。輝度信号は、システムクロックに
よって指定された書込アドレスに書き込まれ、書込アド
レスは同期分離回路から出力された分離同期信号によっ
てリセットされる。書き込まれた輝度信号はその後、シ
ステムクロックによって指定された読出アドレスから読
み出され、読出アドレスは可変遅延器から出力された分
離同期信号によってリセットされる。

【０００７】

【発明の効果】この発明によれば、同期分離手段から出
力された分離同期信号によって書込アドレスをリセット
し、可変遅延手段から出力された分離同期信号によって
読出アドレスをリセットするようにしたため、分離同期
信号の位相がコンポジット映像信号と一致しなくとも出
力映像の水平方向にジッタが生じることはない。また、
システムクロックと分離同期信号との間で位相を一致さ
せる必要がないため、回路構成を簡略化できる。

【０００８】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。

【０００９】

【実施例】図１を参照して、この実施例のメモリ制御回
路１０はバーストロックＰＬＬ回路１２を含む。バース
トロックＰＬＬ回路１２は、ＮＴＳＣ方式の入力コンポ
ジット映像信号に含まれるバースト信号に位相ロックし
たかつ水平同期信号の１／９１０の周期をもつシステム
クロックを出力する。コンポジット映像信号に含まれる
水平同期信号はまた同期分離回路１４で分離され、分離
同期信号の周期が周期測定回路１６で測定される。減算
器１８は基準値Ｔから周期測定回路１６で測定された周
期を減算し、減算値を可変遅延器２０に与える。可変遅
延器２０はこの減算値に従って遅延量を設定し、その遅
延量に従って分離同期信号を遅延させる。なお、基準値
Ｔは、ＮＴＳＣ方式のコンポジット映像信号に含まれる
水平同期信号の周期Ｈと同じ値に設定されている。

【００１０】入力コンポジット映像信号は、Ａ／Ｄ変換
器２２およびディジタルＹ／Ｃ分離回路２４で、システ
ムクロックに従ってＡ／Ｄ変換されるとともにＹ／Ｃ分
離され、輝度信号Ｙおよび色信号Ｃのそれぞれが、ディ
ジタルフィルタ２５に含まれるかつ容量が５／６Ｈのラ
インメモリ２６および２８に与えられる。輝度信号Ｙお
よび色信号Ｃは、システムクロックによってインクリメ
ントされるカウンタ２６ａおよび２８ａのカウント値に
対応するアドレス（書込アドレス）に書き込まれ、書き
込まれた輝度信号Ｙおよび色信号Ｃは、システムクロッ
クによってインクリメントされるカウンタ２６ｂおよび
２８ｂのカウント値に対応するアドレス（読出アドレ
ス）から読み出される。カウンタ２６ａおよび２８ａは
また、同期分離回路１４から出力された分離同期信号の
立ち下がりによってリセットされ、カウンタ２６ｂおよ
び２８ｂは可変遅延器２０から出力された分離同期信号
の立ち下がりによってリセットされる。ラインメモリ２
６および２８から読み出された輝度信号Ｙおよび色信号
Ｃは、システムクロックに従ってＤ／Ａ変換器３０およ
び３２でアナログに変換され、出力される。

【００１１】可変遅延器２０は、減算値を受けるとその
減算値＋基準値Ｔ−オフセットβを遅延時間として設定
し、前回の分離同期信号の出力時点からこの遅延時間経
過後に今回の分離同期信号を出力する。オフセットβは
水平同期信号のパルス幅αよりも大きい値、たとえば１
６ドットに設定されている。このオフセットβによっ
て、減算値が最大値αであったとしても、読出アドレス
は必ず次回の書込アドレスのリセットよりも先にリセッ
トされ、ラインメモリ２６および２８に書き込まれたデ
ータは次の書き込みよりも先に読み出される。

【００１２】図２（Ａ）に示すコンポジット映像信号が
入力されたときに、ノイズの影響で分離同期信号の立ち
下がり位相が図２（Ｂ）の“↑”で示すように変動した
場合、ラインメモリ２６および２８の書込アドレスは、
図２（Ｃ）に示すように分離同期信号の立ち下がりを基
準としてインクリメントされ、次の立ち下がりでリセッ
トされる。また、減算器１８から出力される減算値は図
２（Ｄ）に示す値となる。可変遅延器２０に予め設定さ
れたオフセットβを除いて考えた場合、可変遅延器２０
からは図２（Ｅ）に示すように前回の分離同期信号の出
力時点から基準値Ｔ＋減算値だけ経過したとき、今回の
分離同期信号が出力される。これによって、読出アドレ
スは図２（Ｆ）に示すように変化する。したがって、図
２（Ｇ）に示すようにほぼ１Ｈ遅れた出力映像信号の周
期は分離同期信号の立ち下がり位相の変動にも拘わらず
一定となり、各ラインの映像は図２（Ｇ）に示すように
一定時間間隔で出力される。

【００１３】参考までに、可変遅延器２０を設けなかっ
た場合のタイミング図を図３に示す。この場合、書込ア
ドレスおよび読出アドレスはいずれも図３（Ｂ）および
（Ｄ）に示すように、同期分離回路から出力された分離
同期信号によってリセットされるため、図３（Ｆ）に示
すように出力映像信号は分離同期信号の位相のずれの影
響を受け、各ラインの映像が出力される周期も図３
（Ｇ）に示すように変動してしまう。

【００１４】図４を参照して、他の実施例のメモリ制御
回路１０は、輝度信号Ｙおよび色信号Ｃのそれぞれに対
して２つのラインメモリ３４ａおよび３４ｂとラインメ
モリ３６ａおよび３６ｂを有するディジタルフィルタ３
８の当該ラインメモリ３４ａ〜３６ｂを制御するための
ものである。ただし、このメモリ制御回路１０は図１に
示すメモリ制御回路１０とほぼ同様であるため、同じ点
については同じ参照番号を付すことによって重複した説
明を省略する。

【００１５】同期分離回路１４から出力された分離同期
信号はラインメモリ３４ａ〜３６ｂの書込アドレスのリ
セットに用いられ、可変遅延器２０で遅延された分離同
期信号はラインメモリ３４ａ〜３６ｂの読出アドレスの
リセットに用いられる。減算器１８による減算結果は直
接加算器４０に与えられるとともに、分離同期信号のタ
イミングでラッチするラッチ回路４２を介して加算器４
０に与えられる。したがって、加算器４０からは連続す
る２ライン分の減算結果の加算値が出力され、これによ
って可変遅延器２０の遅延量が設定される。このように
構成されることによって、図５（Ａ）に示す入力コンポ
ジット映像信号に対して分離同期信号の立ち下がり位相
が図５（Ｂ）に示すように変化したとき、加算器４０に
よる加算値は図５（Ｄ）に示す値となる。この加算値に
基づいて可変遅延器２０で分離同期信号の位相が調整さ
れ、調整された分離同期信号によって読出アドレスがリ
セットされる。したがって、入力に対してほぼ２ライン
分遅れて出力される映像信号の位相は図５（Ｇ）に示す
ように一定となり、各ラインの映像は図５（Ｈ）に示す
ように一定周期で出力される。

【００１６】これらの実施例では、同期分離回路１４か
ら出力された分離同期信号によって書込アドレスをリセ
ットし、可変遅延器２０から出力された分離同期信号に
よって読出アドレスをリセットするようにしたため、分
離同期信号の位相がコンポジット映像信号と一致しない
場合でも、出力映像の水平方向にジッタが生じることは
ない。また、バーストＰＬＬ回路１２から出力されるシ
ステムクロックと分離同期信号との間で位相を一致させ
る必要がないため、回路構成を簡略化できる。さらに、
分離同期信号の遅延量を可変することによってジッタを
防止するようにしたため、家庭用ＶＴＲから再生される
コンポジット映像信号について、モータの回転周期の変
動などによってバースト信号の位相と水平同期信号の位
相とが大きくばらついている場合に効果が顕著である。

【００１７】なお、これらの実施例では色信号Ｃに対し
てフィルタリングをかけるようにしたが、色信号Ｃを復
調して得られた色差信号Ｒ−ＹおよびＢ−Ｙにフィルタ
リングをかける場合にもこの発明を適用できることはも
ちろんである。また、この発明はテキサスインスツルメ
ンツ社のプロセサ“ＳＶＰ(Scanline Video Processo
r)”に適用できる。さらに、これらの実施例では入力と
出力との間における遅延時間がほぼ１Ｈおよび２Ｈの場
合について説明したが、この遅延時間をｋＨとする場合
は、ｋ個の測定周期の積算値に基づいて可変遅延器の遅
延量を設定する必要がある。

【図面の簡単な説明】

【図１】この発明の一実施例を示すブロック図である。

【図２】図１実施例の動作の一部を示すタイミング図で
ある。

【図３】背景技術の動作の一部を示すタイミング図であ
る。

【図４】この発明の他の実施例を示すブロック図であ
る。

【図５】図４実施例の動作の一部を示すタイミング図で
ある。

【図６】従来技術を示すブロック図である。

【符号の説明】

１０ …メモリ制御回路 １２ …バーストロックＰＬＬ １４ …同期分離回路 １６ …周期測定回路 １８ …減算器 ２０ …可変遅延器 ２６，２８，３４ａ，３４ｂ，３６ａ，３６ｂ …ライ
ンメモリ ４０ …加算器 ４２ …ラッチ回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】システムクロックを発生するクロック発生
   手段、 コンポジット映像信号に含まれる輝度信号を前記システ
   ムクロックに従ってディジタルに変換するＡ／Ｄ変換手
   段、 前記コンポジット映像信号に含まれる同期信号を分離し
   分離同期信号を生成する同期分離手段、 前記分離同期信号の周期を測定する周期測定手段、およ
   び測定周期に応じて前記分離同期信号を遅延させる可変
   遅延手段を備え、 前記システムクロックによって前記輝度信号をメモリに
   書き込みかつ読み出し、前記分離同期信号によって書込
   アドレスをリセットし、そして前記可変遅延手段から出
   力された分離同期信号によって読出アドレスをリセット
   する、メモリ制御回路。
2. 【請求項２】基準値と前記測定周期との間で減算処理す
   る減算手段をさらに備え、前記可変遅延手段は減算値に
   基づいて遅延時間を設定する、請求項１記載のメモリ制
   御回路。
3. 【請求項３】前記可変遅延手段は、前回の前記分離同期
   信号の出力時点から前記遅延時間経過後に今回の前記分
   離同期信号を遅延させる、請求項２記載のメモリ制御回
   路。