JPH0997499A - Semiconductor storage device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に冗長回路を備えた半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having a redundant circuit.
【０００２】[0002]
【従来の技術】半導体記憶装置のうち、例えばＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）は、複
数のメモリセルと、メモリセルを選択するための複数の
行（ロウ）線および列（カラム）線と、を備える。ま
た、複数のメモリセルのうち、いくつかに欠陥が存在し
ていても使用可能とするために、メモリセルの欠陥を置
き換えるための冗長のメモリセルと冗長の行線又は冗長
の列線を具備した半導体記憶装置が実用化されている。
この置換を行うための回路は冗長回路と呼ばれる。2. Description of the Related Art Among semiconductor memory devices, for example, DRAM
(Dynamic random access memory) includes a plurality of memory cells and a plurality of row (row) lines and column (column) lines for selecting the memory cells. Further, in order to enable use even if some of the plurality of memory cells have defects, a redundant memory cell and a redundant row line or redundant column line for replacing the defect of the memory cell are provided. The semiconductor memory device has been put to practical use.
A circuit for performing this replacement is called a redundant circuit.
【０００３】冗長回路は、通常、置換の対象アドレスを
プログラムすることが可能な置換アドレス・プログラム
回路を有する。なお、置換アドレス回路に関する従来技
術は、例えば特開平６−１８７７９４号公報、あるいは
特開平６−１９５９９８号公報等に記載されたものがあ
る。A redundant circuit usually has a replacement address program circuit capable of programming a replacement target address. As a conventional technique relating to the replacement address circuit, there is one disclosed in, for example, Japanese Unexamined Patent Publication No. 6-187794 or Japanese Unexamined Patent Publication No. 6-195998.
【０００４】図４に、従来の置換アドレス・プログラム
回路を示す。置換アドレス・プログラム回路は、使用時
において、置換対象のアドレスが入力された時に、冗長
選択信号ＲＥＤが選択状態を表す“Ｈ”レベルとなるよ
うに、予めヒューズ（２）のいくつかが選択されて切断
されることにより、プログラムされる。FIG. 4 shows a conventional replacement address program circuit. In the replacement address program circuit, some of the fuses (2) are selected in advance so that when the address to be replaced is input, the redundancy selection signal RED is set to the “H” level indicating the selected state when used. Is programmed by being cut off.
【０００５】図４に示す回路図及び図５に示すタイミン
グ波形図を参照して、従来の置換アドレス・プログラム
回路を説明する。A conventional replacement address program circuit will be described with reference to the circuit diagram shown in FIG. 4 and the timing waveform diagram shown in FIG.
【０００６】はじめ、活性化信号ＲＥＮが“Ｌ”レベル
とされることにより、Ｐチャネル型ＭＯＳトランジスタ
（４）がオン状態とされ、Ｎチャネル型ＭＯＳトランジ
スタ（３）がオフ状態とされるために、Ｐチャネル型Ｍ
ＯＳトランジスタ（４）のドレインに接続される節点Ｐ
ＲＥは電源電位ＶＣＣにプリチャージされ“Ｈ”レベル
とされる。First, since the activation signal REN is set to "L" level, the P-channel type MOS transistor (4) is turned on and the N-channel type MOS transistor (3) is turned off. , P-channel type M
Node P connected to the drain of the OS transistor (4)
RE is precharged to the power supply potential VCC and set to "H" level.
【０００７】また、活性化信号ＲＥＮに一端（入力）が
接続される遅延素子ＤＥＬＡＹ１の他端（出力）である
節点ＡＣＴは“Ｌ”レベルであるため、節点ＰＲＥと節
点ＡＣＴの電位を入力とするＮＡＮＤゲートＮＡＮＤ１
の出力は“Ｈ”レベルとされ、インバータ（６）を介し
て冗長選択信号ＲＥＤは非選択状態を表す“Ｌ”レベル
となっている。Since the node ACT, which is the other end (output) of the delay element DELAY1 whose one end (input) is connected to the activation signal REN, is at "L" level, the potentials of the node PRE and the node ACT are input. NAND gate NAND1
Is set to the "H" level, and the redundant selection signal RED is set to the "L" level indicating the non-selected state via the inverter (6).
【０００８】そして、アドレス信号Ｘ１〜ＸＮが、置換
アドレス・プログラム回路に入力された時点で、活性化
信号ＲＥＮは“Ｈ”レベルとされ、Ｎチャネル型ＭＯＳ
トランジスタ（３）が導通する（図５（Ｂ）のタイミン
グ図の時刻ｔ０参照）。When the address signals X1 to XN are input to the replacement address program circuit, the activation signal REN is set to "H" level and the N channel type MOS circuit is activated.
The transistor (3) becomes conductive (see time t0 in the timing chart of FIG. 5B).
【０００９】この時、入力されたアドレスが、予めプロ
グラムされているアドレスと一致した場合には、非切断
状態のヒューズに接続されているトランジスタ（１）
は、全てオフするように設定されているので、節点ＰＲ
Ｅは“Ｈ”レベル（電源電位ＶＣＣ）に維持され、遅延
素子ＤＥＬＡＹ１により活性化信号ＲＥＮから所定時間
遅延されて節点ＡＣＴが“Ｈ”レベルになることにより
（図５（Ｂ）のタイミング図の時刻ｔ１）、ＮＡＮＤゲ
ートＮＡＮＤ１は“Ｌ”レベルとなり、インバータ
（６）を介して冗長選択信号ＲＥＤは選択状態を表す
“Ｈ”レベルとなる（図５（Ｂ）参照）。At this time, when the input address matches the preprogrammed address, the transistor (1) connected to the fuse in the non-cut state.
Are set to turn off, so the node PR
E is maintained at "H" level (power supply potential VCC), the delay element DELAY1 delays the activation signal REN for a predetermined time, and the node ACT becomes "H" level (see the timing chart of FIG. 5B). At time t1), the NAND gate NAND1 becomes "L" level, and the redundancy selection signal RED becomes "H" level indicating the selected state via the inverter (6) (see FIG. 5B).
【００１０】なお、Ｐチャネル型ＭＯＳトランジスタ
（７）は、節点ＰＲＥのフローティング防止のために設
けられており、その電流駆動能力はＮチャネル型ＭＯＳ
トランジスタ（１）に比べて十分小さくて良い。The P-channel type MOS transistor (7) is provided to prevent the floating of the node PRE, and its current driving capacity is N-channel type MOS transistor.
It may be sufficiently smaller than the transistor (1).
【００１１】一方、入力されたアドレスが、プログラム
されている全てのアドレスと不一致の場合、または置換
アドレス・プログラム回路にアドレスがプログラムされ
ていない場合には、非切断状態のヒューズに接続されて
いるトランジスタ（１）の少なくとも１つのトランジス
タがオンし、またＮチャネル型トランジスタ（３）もオ
ンするので、節点ＰＲＥは“Ｌ”レベル（接地電位）と
なり、ＮＡＮＤゲートＮＡＮＤ１は“Ｈ”レベルとな
り、インバータ（６）を介して冗長選択信号ＲＥＤは非
選択状態を表す“Ｌ”レベルが維持される（図５（Ａ）
参照）。On the other hand, when the input address does not match all the programmed addresses, or when the address is not programmed in the replacement address program circuit, it is connected to the uncut fuse. Since at least one transistor of the transistors (1) is turned on and the N-channel type transistor (3) is also turned on, the node PRE becomes “L” level (ground potential), the NAND gate NAND1 becomes “H” level, and the inverter Through (6), the redundancy selection signal RED is maintained at the “L” level indicating the non-selected state (FIG. 5 (A)).
reference).
【００１２】なお、出力節点ＲＥＤにハザードを出さな
いためには、節点ＰＲＥが“Ｈ”レベルから“Ｌ”レベ
ルに遷移する際において、Ｎチャネル型ＭＯＳトランジ
スタのしきい値電圧ＶＴＮ以下となるタイミングｔ１以
降に、節点ＡＣＴを“Ｈ”レベルとすることが必要とさ
れ、これからタイミングｔ１が決定され（図５（Ａ）参
照）、図４に示す遅延素子ＤＥＬＡＹ１の遅延時間が決
定される。また、図４を参照して、節点ＡＣＴが“Ｌ”
レベル又は節点ＰＲＥのいずれかが“Ｌ”レベルの場合
には、冗長選択信号ＲＥＤは非選択状態を表す“Ｌ”レ
ベルが維持される。In order to prevent a hazard from occurring at the output node RED, when the node PRE transits from the “H” level to the “L” level, the timing at which the threshold voltage VTN of the N-channel type MOS transistor becomes equal to or lower than the threshold voltage VTN. After t1, it is necessary to set the node ACT to the “H” level, from which timing t1 is determined (see FIG. 5A), and the delay time of the delay element DELAY1 shown in FIG. 4 is determined. Also, referring to FIG. 4, the node ACT is “L”.
When either the level or the node PRE is at the "L" level, the redundant selection signal RED is maintained at the "L" level indicating the non-selected state.
【００１３】[0013]
【発明が解決しようとする課題】上記従来技術では、上
述したように、アドレス信号Ｘ１〜ＸＮは、置換アドレ
ス・プログラム回路の数分のＮチャネル型ＭＯＳトラン
ジスタ（１）とインバータ（５）とに入力されている。In the above-mentioned prior art, as described above, the address signals X1 to XN are supplied to the N-channel type MOS transistors (1) and the inverters (5) as many as the replacement address program circuits. It has been entered.
【００１４】一方、一つのメモリ・チップに搭載される
置換アドレス・プログラム回路の数（台数）は、メモリ
・チップの記憶容量および製造プロセスの習熟度等によ
って異なるため、一概には論じられないものの、簡単の
ため、例えばチップ面積が記憶容量に正比例し、搭載さ
れる置換アドレス・プログラム回路の台数も記憶容量に
正比例する場合を想定する。On the other hand, the number (number) of replacement address program circuits mounted on one memory chip cannot be generally discussed because it depends on the memory capacity of the memory chip and the proficiency level of the manufacturing process. For simplicity, it is assumed that, for example, the chip area is directly proportional to the storage capacity, and the number of mounted replacement address / program circuits is also directly proportional to the storage capacity.
【００１５】今、ある記憶容量のメモリ・チップにおけ
るアドレス・バスの配線容量をＣ、そのアドレス・バス
に接続される置換アドレス・プログラム回路のゲート容
量をアドレス・バスの配線容量値Ｃのａ％であると仮定
する。Now, the wiring capacity of the address bus in a memory chip having a certain storage capacity is C, and the gate capacity of the replacement address program circuit connected to the address bus is a% of the wiring capacity value C of the address bus. Suppose that
【００１６】すると、メモリ・チップの記憶容量がＭ2
倍になった場合、アドレス・バスの配線長はＭ倍となる
ため配線容量はＭ×Ｃとなり、そのアドレス・バスに接
続される置換アドレス・プログラム回路のゲート容量
は、（ａ×Ｍ2×Ｃ）／１００となる。すなわち、配線
容量に対するゲート容量の割合はａ×Ｍ％になる。Then, the memory capacity of the memory chip is M 2
If doubled, the wiring length of the address bus becomes M times, so the wiring capacitance becomes M × C, and the gate capacitance of the replacement address program circuit connected to the address bus becomes (a × M 2 × C) / 100. That is, the ratio of the gate capacitance to the wiring capacitance is a × M%.
【００１７】例えば、ある記憶容量の半導体メモリ・チ
ップにおけるアドレス・バスに接続される置換アドレス
・プログラム回路のゲート容量がアドレス・バスの配線
容量値Ｃの２５％程度（ａ＝２５）であっても、例えば
その２世代後（１世代で４倍）では１６倍の記憶容量と
なり、配線容量とゲート容量の比は同程度になってしま
う。For example, the gate capacity of the replacement address program circuit connected to the address bus in a semiconductor memory chip having a certain storage capacity is about 25% (a = 25) of the wiring capacity value C of the address bus. However, for example, after the second generation (four times in the first generation), the storage capacity becomes 16 times, and the ratio of the wiring capacity to the gate capacity becomes about the same.
【００１８】また、近年のＤＲＡＭの高速化に伴い、ア
ドレスが入力されるサイクルが短縮されているため、ア
ドレス・バスの負荷の増大はそのままチップの消費電流
の増大につながる。Further, with the recent increase in the speed of DRAMs, the cycle of inputting an address has been shortened. Therefore, an increase in the load on the address bus directly leads to an increase in the current consumption of the chip.
【００１９】このように、メモリ・チップの大容量化に
伴い、アドレス・バスに接続される置換アドレス・プロ
グラム回路のゲート容量の増大により消費電流が増大し
てきているという問題があった。As described above, as the capacity of the memory chip is increased, there is a problem that the consumption current is increased due to the increase of the gate capacity of the replacement address program circuit connected to the address bus.
【００２０】これに対し、置換アドレス・プログラム回
路のＮチャネル型ＭＯＳトランジスタ（１）のサイズ
を、単純に縮小することにより、ゲート容量の増大を抑
制することができる。On the other hand, by simply reducing the size of the N-channel type MOS transistor (1) of the replacement address program circuit, it is possible to suppress the increase of the gate capacitance.
【００２１】しかし、この場合、Ｎチャネル型ＭＯＳト
ランジスタ（１）の電流駆動能力が減少し、置換アドレ
ス・プログラム回路において、節点ＰＲＥがディスチャ
ージ（放電）される時間が増大する。However, in this case, the current drive capability of the N-channel MOS transistor (1) is reduced, and the time for discharging the node PRE in the replacement address / program circuit is increased.
【００２２】節点ＰＲＥのディスチャージ時間の増大に
より、アドレス信号が入力されてから冗長選択信号ＲＥ
Ｄが出力されるまでの時間が増大してしまうという問題
が生じる。Due to the increase in the discharge time of the node PRE, the redundancy selection signal RE after the address signal is input.
There is a problem that the time until D is output increases.
【００２３】また、置換アドレス・プログラム回路の節
点ＰＲＥは、電源電位から接地電位まで振幅（スイン
グ）される。Further, the node PRE of the replacement address program circuit is swung from the power supply potential to the ground potential.
【００２４】その際の充放電電流Ｉは、節点ＰＲＥに接
続されるゲート容量、拡散層容量、および寄生容量の総
和をＣ、電源電位をＶ、アドレスが入力されるサイクル
をｔとすると、次式(1)で表わされる。The charging / discharging current I at that time is expressed as follows, where C is the sum of the gate capacitance connected to the node PRE, the diffusion layer capacitance, and the parasitic capacitance, V is the power supply potential, and t is the cycle in which the address is input. It is expressed by equation (1).
【００２５】Ｉ＝（Ｃ×Ｖ）／ｔ …(1)I = (C × V) / t (1)
【００２６】このため、置換アドレス・プログラム回路
が増大すると、その充放電電流も増大するという問題が
あった。Therefore, when the replacement address program circuit is increased, the charge / discharge current is also increased.
【００２７】従って、本発明の第１の目的は、前記した
アドレスが入力されるＮチャネル型トランジスタのサイ
ズを縮小することにより、アドレス・バスに接続される
置換アドレス・プログラム回路のゲート容量の増大を抑
制すると同時に、冗長選択信号が出力されるまでの時間
の増大を抑制することが可能な半導体記憶装置を提供す
ることにある。Therefore, a first object of the present invention is to increase the gate capacitance of the replacement address program circuit connected to the address bus by reducing the size of the N-channel type transistor to which the address is input. It is an object of the present invention to provide a semiconductor memory device capable of suppressing an increase in time until a redundant selection signal is output, while suppressing the above.
【００２８】また、本発明の第２の目的は、前記したア
ドレスが入力されるＮチャネル型ＭＯＳトランジスタの
サイズを縮小すると共に、置換アドレス・プログラム回
路の節点ＰＲＥのプリチャージ・レベルを電源電位より
も低い電位にすることにより、置換アドレス・プログラ
ム回路の充放電電流を削減することが可能な半導体記憶
装置を提供することにある。A second object of the present invention is to reduce the size of the N-channel type MOS transistor to which the above-mentioned address is input, and to set the precharge level of the node PRE of the replacement address program circuit from the power supply potential. Another object of the present invention is to provide a semiconductor memory device capable of reducing the charging / discharging current of the replacement address / program circuit by setting the potential to be low.
【００２９】[0029]
【課題を解決するための手段】前記目的を達成するた
め、本発明は、欠陥を含むアドレスをプログラムするこ
とが可能な手段を備え、電源電位と接地電位の中間の参
照電位に対して、電源電位より小さく参照電位よりも大
きい第１の電位と、参照電位よりも小さく接地電位以上
の第２の電位を振幅とする節点を有し、前記節点の電位
の参照電位に対する大小により、入力されたアドレスと
前記プログラム・アドレスの一致あるいは不一致を判定
し、それに応じた出力信号を発生する手段を有する半導
体記憶装置を提供する。In order to achieve the above-mentioned object, the present invention comprises means capable of programming an address including a defect, and is provided with a power supply for a reference potential intermediate between a power supply potential and a ground potential. It has a first potential smaller than the potential and larger than the reference potential, and a node having a second potential smaller than the reference potential and equal to or more than the ground potential as an amplitude, and is input according to the magnitude of the potential of the node with respect to the reference potential. Provided is a semiconductor memory device having means for determining whether or not an address and the program address match and generating an output signal corresponding to the determination.
【００３０】[0030]
【作用】上記のように構成されてなる本発明の半導体記
憶装置においては、アドレス・バスに接続される置換ア
ドレス・プログラム回路のゲート容量の増大が抑制され
ると同時に、冗長選択信号が出力されるまでの時間の増
大が抑制される。また、置換アドレス・プログラム回路
における充放電電流が削減される。これは上式(1)で、
ＣとＶを共に小さくすることに相当する。In the semiconductor memory device of the present invention configured as described above, the increase in the gate capacity of the replacement address program circuit connected to the address bus is suppressed, and at the same time, the redundancy selection signal is output. The increase in the time until the start is suppressed. Further, the charge / discharge current in the replacement address / program circuit is reduced. This is the above formula (1),
This is equivalent to reducing both C and V.
【００３１】[0031]
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【００３２】図１は、本発明の一実施形態に係る置換ア
ドレス・プログラム回路の構成を示す図である。FIG. 1 is a diagram showing the configuration of a replacement address / program circuit according to an embodiment of the present invention.
【００３３】図１を参照して、本実施形態は、アドレス
信号Ｘ１〜ＸＮに対応してそれぞれ設けられアドレス信
号の正転信号及びインバータ（５）を介した反転信号と
をゲート電極にそれぞれ入力するＮチャネル型ＭＯＳト
ランジスタ（１）と、Ｎチャネル型ＭＯＳトランジスタ
（１）のドレイン電極と共通線（節転ＰＲＥ）との間に
接続されたヒューズ（２）と、Ｎチャネル型ＭＯＳトラ
ンジスタ（１）のソース電極の共通接続線と接地ＧＮＤ
間に接続され活性化信号ＲＥＮをゲート電極に入力する
Ｎチャネル型ＭＯＳトランジスタ（３）と、電源端子Ｖ
ＣＣと節点ＰＲＥ間に接続されたＮチャネル型ＭＯＳト
ランジスタ（８）、（９）を備え、Ｎチャネル型ＭＯＳ
トランジスタ（８）のゲート電極にはインバータ
（５′）を介して活性化信号ＲＥＮの反転信号が入力さ
れている。また、節点ＰＲＥと基準電圧ＶＲＥＦを入力
とする差動アンプ（１０）を備え、差動アンプ（１０）
の出力が選択信号ＲＥＤとされ、該差動アンプ（１０）
の出力がＮチャネル型ＭＯＳトランジスタ（９）のゲー
ト電極に入力されている。Ｎチャネル型ＭＯＳトランジ
スタ（９）は、節点ＰＲＥのフローティング防止のため
に設けられており（選択信号ＲＥＤが“Ｈ”レベルの時
に導通）、その電流駆動能力はＮチャネル型ＭＯＳトラ
ンジスタ（１）に比べて十分小さくて良い。With reference to FIG. 1, in this embodiment, a normal signal of an address signal and an inverted signal of an address signal, which are respectively provided corresponding to the address signals X1 to XN, are input to a gate electrode. And a fuse (2) connected between the drain electrode of the N-channel MOS transistor (1) and the common line (node PRE), and the N-channel MOS transistor (1). ) Source electrode common connection line and ground GND
An N-channel type MOS transistor (3) connected between and inputting an activation signal REN to a gate electrode, and a power supply terminal V
N channel type MOS transistors (8) and (9) connected between CC and node PRE are provided.
The inverted signal of the activation signal REN is input to the gate electrode of the transistor (8) via the inverter (5 '). Further, the differential amplifier (10) is provided with a differential amplifier (10) that receives the node PRE and the reference voltage VREF as inputs.
Is output as a selection signal RED, and the differential amplifier (10)
Is input to the gate electrode of the N-channel MOS transistor (9). The N-channel type MOS transistor (9) is provided to prevent the floating of the node PRE (conducts when the selection signal RED is at “H” level), and its current drivability is equal to that of the N-channel type MOS transistor (1). Compared to small enough.
【００３４】本実施形態においても、前記従来の置換ア
ドレス・プログラム回路と同様に、置換対象とするアド
レスが入力された時に、冗長選択信号ＲＥＤが選択状態
を表す“Ｈ”レベルになるように、予めヒューズ（２）
のいくつかが切断されることによりプログラムされる。Also in this embodiment, as in the conventional replacement address / program circuit, when the address to be replaced is input, the redundancy selection signal RED is set to the "H" level indicating the selected state. Fuse (2) in advance
Are programmed by cutting some of them.
【００３５】次に、図１に示す本実施形態に係る置換ア
ドレス・プログラム回路の動作を、図２のタイミング波
形図を参照して以下に説明する。The operation of the replacement address / program circuit according to the present embodiment shown in FIG. 1 will be described below with reference to the timing waveform chart of FIG.
【００３６】はじめ、活性化信号ＲＥＮが“Ｌ”レベル
にされていることにより、Ｎチャネル型ＭＯＳトランジ
スタ（８）のゲート電極には“Ｈ”レベルが印加されて
オン状態とされ、またＮチャネル・トランジスタ（３）
のゲート電極は“Ｌ”とされてオフ状態とされ、節点Ｐ
ＲＥは、電位ＶＣＣ−ＶＴＮ（ＶＴＮはＮチャネル型Ｍ
ＯＳトランジスタのゲートしきい値電圧）の“Ｈ”レベ
ルにプリチャージされる。First, since the activation signal REN is set to the "L" level, the "H" level is applied to the gate electrode of the N-channel MOS transistor (8) to turn it on, and the N-channel MOS transistor (8) is turned on.・ Transistor (3)
The gate electrode of is set to "L" and turned off, and the node P
RE is a potential VCC-VTN (VTN is an N-channel type M
The gate threshold voltage of the OS transistor) is precharged to "H" level.
【００３７】なお、本実施形態においては、節点ＰＲＥ
の“Ｈ”レベル（＝プリチャージ電位）は、参照電位Ｖ
ＲＥＦよりも大きければ、所望のレベル（但し電源電位
ＶＣＣ以下）であってもよい。In this embodiment, the node PRE
“H” level (= pre-charge potential) of the reference potential V
If it is larger than REF, it may be a desired level (provided that it is not higher than the power supply potential VCC).
【００３８】差動アンプ（１０）の活性化信号ＡＥＮが
“Ｈ”レベルとされているため、冗長選択信号ＲＥＤは
非選択状態を表す“Ｌ”レベルとなっている。なお、差
動アンプ（１０）の回路構成の詳細については、図３を
参照して後に説明する。Since the activation signal AEN of the differential amplifier (10) is at "H" level, the redundancy selection signal RED is at "L" level indicating the non-selected state. The detailed circuit configuration of the differential amplifier (10) will be described later with reference to FIG.
【００３９】そして、アドレス信号Ｘ１〜ＸＮが、置換
アドレス・プログラム回路に入力された時点（図２にお
ける時刻ｔ０）で、冗長選択信号ＲＥＮは“Ｈ”レベル
とされる（図２参照）。When the address signals X1 to XN are input to the replacement address program circuit (time t0 in FIG. 2), the redundancy selection signal REN is set to "H" level (see FIG. 2).
【００４０】まず、入力されたアドレスがプログラムさ
れているアドレスと一致した場合には、非切断状態のヒ
ューズに接続されているＮチャネル型ＭＯＳトランジス
タ（１）は、全てオフするように設定されているので、
節点ＰＲＥは“Ｈ”レベルに維持される（図１及び図２
（Ｂ）参照）。First, when the input address matches the programmed address, all the N-channel type MOS transistors (1) connected to the uncut fuse are set to be turned off. Because
The node PRE is maintained at the “H” level (see FIGS. 1 and 2).
(B)).
【００４１】そして、時刻ｔ２で差動アンプ活性化信号
ＡＥＮが“Ｌ”レベルとされることにより、節点ＰＲＥ
が“Ｈ”レベル（参照電位ＶＲＥＦより大）であること
が差動アンプ（１０）で判定され、冗長選択信号ＲＥＤ
は選択状態を表す“Ｈ”レベルとなる（図２（Ｂ）参
照）。なお、時刻ｔ２は後述するタイミングによって決
定される。Then, at time t2, the differential amplifier activation signal AEN is set to the "L" level, so that the node PRE
Is at the "H" level (greater than the reference potential VREF), the differential amplifier (10) determines that the redundancy selection signal RED
Becomes the "H" level indicating the selected state (see FIG. 2B). The time t2 is determined by the timing described later.
【００４２】次に、入力されたアドレスが全てのプログ
ラム・アドレスと不一致の場合、あるいは置換アドレス
・プログラム回路にアドレスがプログラムされていない
場合には、非切断状態のヒューズに接続されているＮチ
ャネル型ＭＯＳトランジスタ（１）の少なくとも１つの
トランジスタがオンし、またＮチャネル型ＭＯＳトラン
ジスタ（３）もオンするので、節点ＰＲＥは接地端子Ｇ
ＮＤと導通し“Ｌ”レベルとなる。Next, when the input address does not match all the program addresses, or when the address is not programmed in the replacement address program circuit, the N channel connected to the fuse in the non-cut state. Since at least one of the MOS transistors (1) is turned on and the N-channel MOS transistor (3) is also turned on, the node PRE is connected to the ground terminal G.
It becomes conductive with ND and becomes "L" level.
【００４３】本実施形態においては、節点ＰＲＥが
“Ｈ”レベルから“Ｌ”レベルに遷移する際に参照電位
ＶＲＥＦと同じレベルになった時点ｔ２で、差動アンプ
活性化信号ＡＥＮを“Ｌ”レベルに変化させてよい（図
２（Ａ）参照）。In this embodiment, the differential amplifier activation signal AEN is set to "L" at the time t2 when the node PRE becomes the same level as the reference potential VREF when the node PRE transits from "H" level to "L" level. The level may be changed (see FIG. 2A).
【００４４】そして、差動アンプ活性化信号ＡＥＮが
“Ｌ”レベルとされて、差動アンプ（１０）が活性化さ
れ、差動アンプ（１０）は、節点ＰＲＥが“Ｌ”レベル
であることを判定し、差動アンプ（１０）の出力である
冗長選択信号ＲＥＤとしては非選択状態を表す“Ｌ”レ
ベルが維持出力される（図２（Ａ）参照）。Then, the differential amplifier activation signal AEN is set to "L" level to activate the differential amplifier (10), and the node PRE of the differential amplifier (10) is set to "L" level. Then, as the redundancy selection signal RED output from the differential amplifier (10), the “L” level indicating the non-selected state is maintained and output (see FIG. 2A).
【００４５】本実施形態において、Ｎチャネル型ＭＯＳ
トランジスタ（１）のサイズを縮小（チャネル幅Ｗ等の
縮小）した場合、その電流駆動能力が減少し、節点ＰＲ
Ｅのディスチャージ時間が増大するが、図２に示す時刻
ｔ２に比べて、前記従来例の時刻（タイミング）ｔ１
（図５参照）が充分大きい（ｔ２<<ｔ１）場合には、本
実施形態によって、冗長選択信号が出力されるまでの時
間の増大を抑制することができる。In this embodiment, N-channel type MOS
When the size of the transistor (1) is reduced (the channel width W etc. is reduced), its current drive capability is reduced, and the node PR
Although the discharge time of E increases, compared with the time t2 shown in FIG.
If (see FIG. 5) is sufficiently large (t2 << t1), the present embodiment can suppress an increase in the time until the redundancy selection signal is output.
【００４６】図３を参照して、差動アンプ（１０）は、
ゲート電極が節点ＰＲＥに接続され、ソースが接地され
た第１のＮチャネル型ＭＯＳトランジスタ（１１）と、
ゲート電極が参照電位ＶＲＥＦに接続され、ソースが接
地された第２のＮチャネル型ＭＯＳトランジスタ（１
２）と、差動入力トランジスタ対を構成する第１及び第
２のＮチャネル型ＭＯＳトランジスタ１１、１２のドレ
イン電極に入力端と出力端が接続されたＰチャネル型Ｍ
ＯＳトランジスタ１４、１４′からなるカレントミラー
回路と、このカレントミラー回路と電源端子ＶＣＣとの
間に挿入され差動アンプ活性化信号ＡＥＮをゲート電極
に共通に入力するＰチャネル型ＭＯＳトランジスタ１
５、１５′を備え、カレントミラー回路の出力端である
Ｐチャネル型ＭＯＳトランジスタ１４′のドレインとＮ
チャネル型ＭＯＳトランジスタ１２のドレインとの接続
点と接地端子ＧＮＤの間にはゲート電極に差動アンプ活
性化信号ＡＥＮを入力とするＮチャネル型ＭＯＳトラン
ジスタ１３を備え、差動入力トランジスタ対の出力電位
（＝Ｎチャネル型ＭＯＳトランジスタ１２のドレイン電
位）は、第１、第２のインバータ１６、１７を介して差
動アンプ（１０）の出力ＲＥＤとして取り出される。Referring to FIG. 3, the differential amplifier (10) is
A first N-channel type MOS transistor (11) whose gate electrode is connected to the node PRE and whose source is grounded;
A second N-channel MOS transistor (1 having a gate electrode connected to the reference potential VREF and a source grounded)
2) and a P-channel type M in which an input end and an output end are connected to the drain electrodes of the first and second N-channel type MOS transistors 11 and 12 which form a differential input transistor pair.
A current mirror circuit including OS transistors 14 and 14 ', and a P-channel MOS transistor 1 inserted between the current mirror circuit and the power supply terminal VCC and commonly inputting a differential amplifier activation signal AEN to its gate electrodes.
5, 15 ', and the drain and N of the P-channel type MOS transistor 14' which is the output terminal of the current mirror circuit.
An N-channel MOS transistor 13 having a gate electrode to which the differential amplifier activation signal AEN is input is provided between the connection point with the drain of the channel-type MOS transistor 12 and the ground terminal GND, and the output potential of the differential input transistor pair is provided. (= Drain potential of the N-channel MOS transistor 12) is taken out as the output RED of the differential amplifier (10) via the first and second inverters 16 and 17.
【００４７】この差動アンプ（１０）において、差動ア
ンプ活性化信号ＡＥＮが“Ｈ”レベルの時、Ｐチャネル
型ＭＯＳトランジスタ１４、１４′は非導通とされ、且
つＮチャネル型ＭＯＳトランジスタ１３が導通してイン
バータ１６の入力電位は“Ｌ”レベルとなり出力ＲＥＤ
は“Ｌ”レベルとされる。In the differential amplifier (10), when the differential amplifier activation signal AEN is at "H" level, the P channel type MOS transistors 14 and 14 'are rendered non-conductive and the N channel type MOS transistor 13 is turned on. When turned on, the input potential of the inverter 16 becomes "L" level and the output RED
Is set to "L" level.
【００４８】差動アンプ活性化信号ＡＥＮが“Ｌ”レベ
ルの時、Ｐチャネル型ＭＯＳトランジスタ１４、１４′
は導通状態とされ電流源として作用し、Ｎチャネル型Ｍ
ＯＳトランジスタ１３は非導通状態とされる。When the differential amplifier activation signal AEN is at "L" level, the P-channel type MOS transistors 14 and 14 'are provided.
Is made conductive and acts as a current source, and N-channel type M
The OS transistor 13 is turned off.
【００４９】そして、節点ＰＲＥの電位が参照電圧ＶＲ
ＥＦよりも大の時には、Ｐチャネル型ＭＯＳトランジス
タ１４に流れる電流が増大し、第２のＮチャネル型ＭＯ
Ｓトランジスタ１２のドレイン電位は上昇し、第１、第
２のインバータ１６、１７を介して出力ＲＥＤは“Ｈ”
レベルとされる。Then, the potential of the node PRE is the reference voltage VR.
When it is larger than EF, the current flowing through the P-channel MOS transistor 14 increases, and the second N-channel MO transistor 14 increases.
The drain potential of the S transistor 12 rises, and the output RED is “H” via the first and second inverters 16 and 17.
It is a level.
【００５０】一方、節点ＰＲＥの参照電圧ＶＲＥＦより
も小の時には、Ｐチャネル型ＭＯＳトランジスタ１４に
流れる電流が減少し（Ｐチャネル型ＭＯＳトランジスタ
１４′に流れる電流は増大）、第２のＮチャネル型ＭＯ
Ｓトランジスタ１２のドレイン電位は下降し、第１、第
２のインバータ１６、１７を介して出力ＲＥＤは“Ｌ”
レベルとされる。なお、初段のインバータのサイズを小
さくすれば、差動アンプの構成トランジスタ・サイズを
小さくできるため、その消費電流を抑えることができ
る。On the other hand, when the voltage is smaller than the reference voltage VREF at the node PRE, the current flowing through the P-channel MOS transistor 14 decreases (the current flowing through the P-channel MOS transistor 14 'increases), and the second N-channel type transistor. MO
The drain potential of the S transistor 12 drops, and the output RED is "L" through the first and second inverters 16 and 17.
It is a level. If the size of the first-stage inverter is reduced, the size of the transistors constituting the differential amplifier can be reduced, so that the current consumption can be suppressed.
【００５１】また、置換アドレス・プログラム回路の後
段の回路ブロック（不図示）で、差動アンプ（１０）の
出力である冗長判定結果をラッチするような構成とする
ことにより、アドレスの一致判定後（冗長選択信号ＲＥ
Ｄ出力後）に差動アンプを停止（不活性化）することが
可能とされ、この場合、差動アンプ（１０）の消費電流
は、実用上問題ない程度にまで抑制することができる。In addition, a circuit block (not shown) in the subsequent stage of the replacement address / program circuit is configured to latch the redundancy judgment result output from the differential amplifier (10) so that the address match judgment is performed. (Redundancy selection signal RE
It is possible to stop (deactivate) the differential amplifier after D output), and in this case, the current consumption of the differential amplifier (10) can be suppressed to such an extent that there is no practical problem.
【００５２】また、本実施形態においては、節点ＰＲＥ
は、電位ＶＣＣ−ＶＴＮから接地電位ＧＮＤまでの振幅
とされることから、図４に示した従来の置換アドレス・
プログラム回路と比べて充放電電流を削減することがで
きる。In this embodiment, the node PRE
Has an amplitude from the potential VCC-VTN to the ground potential GND. Therefore, the conventional replacement address shown in FIG.
The charge / discharge current can be reduced as compared with the program circuit.
【００５３】[0053]
【発明の効果】以上説明したように、本発明において
は、アドレス・バスに接続される置換アドレス・プログ
ラム回路のゲート容量の増大が抑制され、置換アドレス
・プログラム回路における充放電電流が削減されること
から、チップの消費電流を削減することができるという
効果を有する。また、本発明によれば、冗長選択信号が
出力されるまでの時間の増大を抑制するという効果を有
する。As described above, in the present invention, the increase in the gate capacitance of the replacement address program circuit connected to the address bus is suppressed, and the charge / discharge current in the replacement address program circuit is reduced. Therefore, there is an effect that the current consumption of the chip can be reduced. Further, according to the present invention, there is an effect of suppressing an increase in time until the redundancy selection signal is output.
【図１】本発明の一実施形態の構成を示す回路図であ
る。FIG. 1 is a circuit diagram showing a configuration of an embodiment of the present invention.
【図２】本発明の一実施形態の動作を説明するためのタ
イミング・チャートである。FIG. 2 is a timing chart for explaining the operation of the embodiment of the present invention.
【図３】本発明の一実施形態における差動アンプの構成
例を示す図である。FIG. 3 is a diagram showing a configuration example of a differential amplifier according to an embodiment of the present invention.
【図４】従来の置換アドレス・プログラム回路の構成の
一実施例を示す回路図である。FIG. 4 is a circuit diagram showing an embodiment of a configuration of a conventional replacement address / program circuit.
【図５】従来の置換アドレス・プログラム回路の動作を
示すタイミング・チャートである。FIG. 5 is a timing chart showing the operation of a conventional replacement address program circuit.
１、３、８、９ Ｎチャネル・トランジスタ ２ ヒューズ ４、７、１４、１５ Ｐチャネル・トランジスタ ５、６、１６、１７ インバータ １０ 差動アンプ ＮＡＮＤ１ ＮＡＮＤゲート ＤＥＬＡＹ１ 遅延回路 ＶＣＣ 電源電位 ＧＮＤ 接地電位 ＶＲＥＦ 参照電位 ＰＲＥ アドレス・プログラム回路の内部節点 ＲＥＮ アドレス・プログラム回路活性化信号 ＡＥＮ 差動アンプ活性化信号 ＲＥＤ 冗長選択信号 1, 3, 8, 9 N-channel transistor 2 Fuse 4, 7, 14, 15 P-channel transistor 5, 6, 16, 17 Inverter 10 Differential amplifier NAND1 NAND gate DELAY1 Delay circuit VCC Power supply potential GND Ground potential VREF See Potential PRE Address / program circuit internal node REN Address / program circuit activation signal AEN Differential amplifier activation signal RED Redundancy selection signal
Claims (5)
の手段を備え、 電源電位と接地電位の中間の所定の参照電位に対して、
該電源電位より小さく該参照電位よりも大きい第１の電
位と、 前記参照電位よりも小さく前記接地電位以上の第２の電
位を振幅とする節点を有し、 前記節点の電位の前記参照電位に対する大小により、入
力されたアドレスと前記プログラム・アドレスの一致又
は不一致を判定し、判定結果に応じた出力信号を発生す
る回路手段を備えることを特徴とする半導体記憶装置。1. A means for programming an address including a defect, wherein a predetermined reference potential intermediate between a power supply potential and a ground potential is provided.
A first potential smaller than the power supply potential and larger than the reference potential; and a node having an amplitude of a second potential smaller than the reference potential and not less than the ground potential, the potential of the node being relative to the reference potential. A semiconductor memory device, comprising: circuit means for determining whether the input address and the program address match or not depending on the magnitude and generating an output signal according to the determination result.
アドレスがプログラムされるプログラム・アドレス回路
の一端を共通に接続してなる接続線が、活性化信号の反
転信号をゲート電極に入力するＮチャネル型ＭＯＳトラ
ンジスタを介して高位側電源端子に接続され、 該接続線は、高位側電源電位と低位側電源電位との間の
所定の参照電位と共に差動増幅器の差動入力端に入力さ
れ、 前記接続線は、前記活性化信号がインアクティブ時にお
いて前記Ｎチャネル型ＭＯＳトランジスタを介して所定
の高電位にプリチャージされ、 前記活性化信号は、アドレス入力に対応した所定のタイ
ミングでアクティブとされ、 前記差動増幅器の出力から、入力されたアドレスと前記
プログラムされたアドレスとの一致／不一致の判定結果
を取り出すようにしてなる回路を備えたことを特徴とす
る半導体記憶装置。2. A connection line formed by commonly connecting one ends of a program / address circuit in which an address is programmed in advance corresponding to an address of a defective memory cell, for inputting an inverted signal of an activation signal to a gate electrode. Connected to a high-potential power supply terminal via a channel type MOS transistor, and the connection line is inputted to a differential input terminal of a differential amplifier together with a predetermined reference potential between the high-potential power supply potential and the low-potential power supply potential, The connection line is precharged to a predetermined high potential via the N-channel MOS transistor when the activation signal is inactive, and the activation signal is activated at a predetermined timing corresponding to address input. , To obtain a match / mismatch determination result between the input address and the programmed address from the output of the differential amplifier A semiconductor memory device comprising a circuit according to claim 1.
記所定の高電位から低電位側に遷移する際に前記参照電
位を通過する時間に対応する所定のタイミングにおいて
活性化されて作動するように制御されることを特徴とす
る請求項１記載の半導体記憶装置。3. The differential amplifier is activated and activated at a predetermined timing corresponding to a time for which the potential of the connection line transits the reference potential when the potential of the connection line transits from the predetermined high potential to the low potential side. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is controlled so as to operate.
レスが予めプログラムされる前記プログラム・アドレス
回路の他端にドレインがそれぞれ接続されゲート電極が
入力アドレスに接続される複数のＮチャネル型ＭＯＳト
ランジスタを所定のサイズに縮小してなることを特徴と
する請求項１記載の半導体記憶装置。4. A plurality of N-channel MOS transistors each having a drain connected to the other end of the program / address circuit in which an address is programmed in advance corresponding to an address of a defective memory cell and a gate electrode connected to an input address. 2. The semiconductor memory device according to claim 1, wherein is reduced to a predetermined size.
タのソースが共通接続され、前記活性化信号をゲート電
極に入力するＮチャネル型ＭＯＳトランジスタを介して
低電位側電源端子に接続されてなることを特徴とする請
求項３記載の半導体記憶装置。5. The sources of the plurality of N-channel type MOS transistors are commonly connected, and are connected to a low potential side power supply terminal via an N-channel type MOS transistor for inputting the activation signal to a gate electrode. The semiconductor memory device according to claim 3, wherein the semiconductor memory device is a semiconductor memory device.
Priority Applications (4)
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