JPH10105382A - 情報処理装置および方法 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模を小さくする。 【解決手段】 制御回路１は、レジスタＣＲＹに値１
（丸め用の値）を記憶させる。次に、制御回路１は、レ
ジスタＡの８ビットの値Ａ（＝｛Ａ₇，・・・，
Ａ₀｝）、レジスタＢの８ビットの値Ｂ（＝｛Ｂ₇，・・
・，Ｂ₀｝）、および、レジスタＣＲＹの１ビットの値
１を、加算素子２１に出力させる。そして、加算素子２
１は、それらの値の総和（Ａ＋Ｂ＋１）を演算し、９ビ
ットの演算結果のうちの下位１ビット（ＬＳＢ）の値
を、レジスタＣＲＹに出力するとともに、上位８ビット
の値｛Ｃ₇，・・・，Ｃ₀｝を平均値ＣとしてレジスタＣ
に出力する。このようにして、２つの８ビットのデータ
Ａ，Ｂの平均値Ｃ（＝（Ａ＋Ｂ＋１）＞＞１）が算出さ
れる（＞＞１は、ＬＳＢ側への１ビットのシフトを表し
ている）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置およ
び方法に関し、特に、複数の第１のビット数のデータ
と、所定の記憶部に記憶されている第２のビット数のデ
ータを加算し、演算結果の第２のビット数の下位データ
を所定の記憶部に記憶させ、演算結果の残りの上位デー
タを出力して、複数のデータの平均値を算出する情報処
理装置および方法に関する。

【０００２】

【従来の技術】半導体技術の進歩に伴い、デジタル画像
の処理などのデジタル信号処理が、様々な装置において
行われている。

【０００３】デジタル画像処理においては、例えば画像
データの画素数を増加させる場合、新たな画素の値は、
補間を利用して、所定の領域のオリジナルの画素の値か
ら算出される。例えば、新たな画素の値は、その画素の
周辺（上下左右隣り）の４個のオリジナル画素の値Ａ，
Ｂ，Ｃ，Ｄを利用して、それらの４つの画素値の平均値
（（Ａ＋Ｂ＋Ｃ＋Ｄ）／４）として算出される。

【０００４】画素値が８ビットの整数で表現される場
合、４個の画素値の総和を４で割り算した数は、その小
数部分を四捨五入されて（丸められて）、整数化され
る。

【０００５】四捨五入（丸め）は、所定の数ａに０．５
を加算して（ａ＋０．５）、その数の小数部を切り捨て
ることに行われるので、Ｎ個のデータの平均値を整数と
して算出する場合、最初に、Ｎ個のデータの総和Σに、
丸め用の値（０．５×Ｎ）を加算し（Σ＋０．５×
Ｎ）、次に、その値をＮで割算し（Σ／Ｎ＋０．５）、
最後に、その値の小数部を切り捨てればよい。

【０００６】即ち、８ビットの４個（Ｎ＝４）の画素デ
ータＡ，Ｂ，Ｃ，Ｄの平均値は、８ビットの画素データ
Ａ，Ｂ，Ｃ，Ｄの総和に、丸め用の値２（＝０．５×
４）（２進数では｛１，０｝）を加算した値を、ＬＳＢ
（Least Significant Bit）側に２ビットだけシフトさ
せることにより算出される。

【０００７】なお、これ以降、ｎビットの２進数は、
｛Ａ_n，・・・，Ａ_i，・・・，Ａ₀｝（Ａ_iは、第ｉビッ
トの値を表す）で表すことにする。

【０００８】１つの加算器を利用して、例えば、上述の
８ビットの４個の画素データＡ，Ｂ，Ｃ，Ｄの平均値を
時系列に沿って算出する場合、最初に、８ビットのデー
タＡと、８ビットのデータＢの加算が行われる。このと
きの演算結果Ｅ（＝Ａ＋Ｂ）は、９ビットで表現され
る。

【０００９】次に、８ビットのデータＣと、８ビットの
データＤの加算が行われる。このときの演算結果Ｆ（＝
Ｃ＋Ｄ）は、９ビットで表現される。

【００１０】そして、２つの９ビットの演算結果Ｅ，Ｆ
の加算が行われる。このときの演算結果Ｇ（＝Ｅ＋Ｆ）
は、１０ビットで表現される。さらに、この演算結果Ｇ
に、丸め用の値｛１，０｝を加算する。

【００１１】最後に、丸め用の値｛１，０｝を加算した
後の演算結果Ｇ（１０ビット）の下位２ビットを無視す
ることにより、即ち上位８ビットを取ることにより、４
個の８ビットのデータＡ，Ｂ，Ｃ，Ｄの平均値が、整数
（８ビット）として算出される。

【００１２】

【発明が解決しようとする課題】しかしながら、上述の
ように、例えば８ビットの複数のデータから平均値を算
出する場合、算出される平均値は８ビットであるにも拘
わらず、それらのデータの総和を算出する過程におい
て、９ビットまたは１０ビットのデータが生成されるの
で、データを保持するレジスタと、演算を行う加算器と
の間において、これらのデータを転送するために、最初
のデータおよび算出される平均値のビット数より広いビ
ット幅の伝送路が必要となり、回路規模を小さくするこ
とが困難であるという問題を有している。

【００１３】本発明は、このような状況に鑑みてなされ
たもので、複数の第１のビット数のデータと、所定の記
憶部に記憶されている第２のビット数のデータを加算
し、演算結果の第２のビット数の下位データを所定の記
憶部に記憶させ、演算結果の残りの上位データを出力す
るようにして、最初のデータおよび算出される平均値の
ビット数と同一のビット幅の伝送路で処理を行うことが
できるようにするものである。

【００１４】

【課題を解決するための手段】請求項１に記載の情報処
理装置は、第１のビット数のデータを記憶する記憶手段
と、複数の第２のビット数のデータと、記憶手段により
記憶されている第１のビット数のデータを加算し、演算
結果の第１のビット数の下位データを記憶手段に記憶さ
せ、演算結果の残りの上位データを出力する加算手段と
を備えることを特徴とする。

【００１５】請求項４に記載の情報処理方法は、複数の
第１のビット数のデータと、所定の記憶部に記憶されて
いる第２のビット数のデータを加算し、演算結果の第２
のビット数の下位データを所定の記憶部に記憶させ、演
算結果の残りの上位データを出力するステップを備える
ことを特徴とする。

【００１６】請求項５に記載の情報処理装置は、第１の
ビット数の第１乃至第Ｎのデータをそれぞれ記憶するＮ
個の記憶手段と、第１組乃至第Ｎ組の、複数の第２のビ
ット数のデータと、記憶手段により記憶されている第１
のビット数の第１乃至第Ｎのデータをそれぞれ加算し、
各演算結果の第１のビット数の下位データを記憶手段に
それぞれ記憶させ、各演算結果の残りの上位データをそ
れぞれ出力するＮ個の加算手段とを備えることを特徴と
する。

【００１７】請求項８に記載の情報処理方法は、第１組
乃至第Ｎ組の、複数の第１のビット数のデータと、Ｎ個
の所定の記憶部にそれぞれ記憶されている第２のビット
数の第１乃至第Ｎのデータをそれぞれ加算し、各演算結
果の第２のビット数の下位データを、Ｎ個の所定の記憶
部にそれぞれ記憶させ、各演算結果の残りの上位データ
をそれぞれ出力するステップを備えることを特徴とす
る。

【００１８】請求項１に記載の情報処理装置において
は、記憶手段は、第１のビット数のデータを記憶し、加
算手段は、複数の第２のビット数のデータと、記憶手段
により記憶されている第１のビット数のデータを加算
し、演算結果の第１のビット数の下位データを記憶手段
に記憶させ、演算結果の残りの上位データを出力する。

【００１９】請求項４に記載の情報処理方法において
は、複数の第１のビット数のデータと、所定の記憶部に
記憶されている第２のビット数のデータを加算し、演算
結果の第２のビット数の下位データを所定の記憶部に記
憶させ、演算結果の残りの上位データを出力する。

【００２０】請求項５に記載の情報処理装置において
は、Ｎ個の記憶手段は、第１のビット数の第１乃至第Ｎ
のデータをそれぞれ記憶し、Ｎ個の加算手段は、第１組
乃至第Ｎ組の、複数の第２のビット数のデータと、記憶
手段により記憶されている第１のビット数の第１乃至第
Ｎのデータをそれぞれ加算し、各演算結果の第１のビッ
ト数の下位データを記憶手段にそれぞれ記憶させ、各演
算結果の残りの上位データをそれぞれ出力する。

【００２１】請求項８に記載の情報処理方法において
は、第１組乃至第Ｎ組の、複数の第１のビット数のデー
タと、Ｎ個の所定の記憶部にそれぞれ記憶されている第
２のビット数の第１乃至第Ｎのデータをそれぞれ加算
し、各演算結果の第２のビット数の下位データを、Ｎ個
の所定の記憶部にそれぞれ記憶させ、各演算結果の残り
の上位データをそれぞれ出力する。

【００２２】

【発明の実施の形態】図１は、本発明の情報処理装置の
第１の実施の形態の構成を示している。制御回路１は、
メモリ２に記憶されているプログラムに従って動作し、
例えば、所定の装置（図示せず）よりインタフェース３
を介して供給されたデータを、加算回路４のレジスタフ
ァイル１１に出力したり、加算回路４により算出された
値をインタフェース３を介して出力するようになされて
いる。

【００２３】加算回路４のレジスタファイル１１は、８
ビットのレジスタＡ，Ｂ，Ｃ、および、図示せぬ複数の
８ビットのレジスタＤ乃至Ｑの他、１ビットのレジスタ
ＣＲＹ（記憶手段）を有している。

【００２４】加算回路４の加算素子２１（加算手段）
は、レジスタファイル１１の所定の２つの８ビットのレ
ジスタより８ビットの伝送路を介して供給される２つの
８ビットの値と、レジスタＣＲＹより供給される１ビッ
トの値の総和を演算し、９ビットの演算結果の下位１ビ
ット（ＬＳＢ）の値をレジスタＣＲＹに出力し、上位８
ビットの値をレジスタファイル１１のいずれかの８ビッ
トのレジスタに８ビットの伝送路を介して出力するよう
になされている。

【００２５】例えば、加算回路４の加算素子２１は、図
２に示すように、時刻Ｔにおいて入力された、レジスタ
ＡとレジスタＢの８ビットの値、および、レジスタＣＲ
Ｙの１ビットの値の総和を演算し、時刻Ｔ＋１におい
て、９ビットの演算結果のうちの下位１ビット（ＬＳ
Ｂ）の値をレジスタＣＲＹに出力するとともに、演算結
果の上位８ビットを、レジスタＣに出力する。

【００２６】次に、２つの８ビットのデータの平均値を
整数として（丸めを考慮して）算出するときの、図１の
情報処理装置の動作について説明する。なお、図３に示
すように、２つの８ビットのデータＡ，Ｂの平均値Ｃ
は、次式で算出される。 Ｃ＝（Ａ＋Ｂ＋１）＞＞１ （１）

【００２７】ここで、Ｘ＞＞ｍは、整数（２進数）Ｘを
ＬＳＢ側にｍビットだけシフトさせることを表してい
る。即ち、Ｘが２^mの倍数である場合、Ｘ＞＞ｍは、Ｘ
／２^mと同一である。

【００２８】最初に、制御回路１は、レジスタＣＲＹに
値１（丸め用の値）を記憶させる。

【００２９】次に、制御回路１は、レジスタＡの８ビッ
トの値Ａ（＝｛Ａ₇，・・・，Ａ₀｝）、レジスタＢの８
ビットの値Ｂ（＝｛Ｂ₇，・・・，Ｂ₀｝）、および、レ
ジスタＣＲＹの１ビットの値１を、加算素子２１に出力
させる。

【００３０】そして、加算素子２１は、図４に示すよう
に、それらの値の総和（Ａ＋Ｂ＋１）を演算し、９ビッ
トの演算結果のうちの下位１ビット（ＬＳＢ）の値（図
中のＣＲＹＣ）を、レジスタＣＲＹに出力するととも
に、上位８ビットの値（図中の｛Ｃ₇，・・・，Ｃ₀｝）
を平均値ＣとしてレジスタＣに出力する。

【００３１】以上のようにして、加算回路４は、レジス
タＡ，Ｂに記憶されている８ビットの値の平均値を整数
として演算し、レジスタＣに記憶させる。なお、レジス
タファイル１１のレジスタＡ乃至Ｃと加算素子２１との
間の伝送路のビット幅は、すべて８ビットで十分であ
る。

【００３２】次に、４つの８ビットのデータの平均値を
整数として算出するときの、図１の情報処理装置の動作
について説明する。なお、図５に示すように、４つの８
ビットのデータＡ乃至Ｄの平均値Ｇは、次式で算出され
る。 Ｇ＝（Ａ＋Ｂ＋Ｃ＋Ｄ＋２）＞＞２ （２）

【００３３】最初に、第１番目のサイクルにおいて、制
御回路１は、レジスタＣＲＹに値１（丸め用の値２のう
ちの１）を記憶させる。

【００３４】次に、制御回路１は、レジスタＡの８ビッ
トの値Ａ（＝｛Ａ₇，・・・，Ａ₀｝）、レジスタＢの８
ビットの値Ｂ（＝｛Ｂ₇，・・・，Ｂ₀｝）、および、レ
ジスタＣＲＹの１ビットの値１を、加算素子２１に出力
させる。

【００３５】そして、加算素子２１は、図６に示すよう
に、それらの値の総和（Ａ＋Ｂ＋１）を演算し、９ビッ
トの演算結果のうちの下位１ビット（ＬＳＢ）の値（図
中のＣＲＹＥ）を、レジスタＣＲＹに出力するととも
に、上位８ビットの値（図中の｛Ｅ₇，・・・，Ｅ₀｝）
をレジスタＥに出力する。なお、上位８ビットの値｛Ｅ
₇，・・・，Ｅ₀｝は、次式で表される。 ２×｛Ｅ₇，・・・，Ｅ₀｝＋ＣＲＹＥ＝Ａ＋Ｂ＋１ （３）

【００３６】次に、第２番目のサイクルにおいて、制御
回路１は、レジスタＣの８ビットの値Ｃ（＝｛Ｃ₇，・
・・，Ｃ₀｝）、レジスタＤの８ビットの値Ｄ（＝
｛Ｄ₇，・・・，Ｄ₀｝）、および、レジスタＣＲＹの１
ビットの値（前回の演算結果のＬＳＢの値、即ち、ＣＲ
ＹＥ）を、加算素子２１に出力させる。

【００３７】そして、加算素子２１は、図７に示すよう
に、それらの値の総和（Ｃ＋Ｄ＋ＣＲＹＥ）を演算し、
９ビットの演算結果のうちの下位１ビット（ＬＳＢ）の
値（図中のＣＲＹＦ）を、レジスタＣＲＹに出力すると
ともに、上位８ビットの値（図中の｛Ｆ₇，・・・，
Ｆ₀｝）をレジスタＦに出力する。なお、上位８ビット
の値｛Ｆ₇，・・・，Ｆ₀｝は、次式で表される。 ２×｛Ｆ₇，・・・，Ｆ₀｝＋ＣＲＹＦ＝Ｃ＋Ｄ＋ＣＲＹＥ （４）

【００３８】次に、第３番目のサイクルにおいて、制御
回路１は、レジスタＥの８ビットの値Ｅ（＝｛Ｅ₇，・
・・，Ｅ₀｝）、レジスタＦの８ビットの値Ｆ（＝
｛Ｆ₇，・・・，Ｆ₀｝）、および、レジスタＣＲＹの１
ビットの値（前回の演算結果のＬＳＢの値、即ち、ＣＲ
ＹＦ）を、加算素子２１に出力させる。

【００３９】そして、加算素子２１は、図８に示すよう
に、それらの値の総和（Ｅ＋Ｆ＋ＣＲＹＦ）を演算し、
９ビットの演算結果のうちの下位１ビット（ＬＳＢ）の
値（図中のＣＲＹＧ）を、レジスタＣＲＹに出力すると
ともに、上位８ビットの値（図中の｛Ｇ₇，・・・，
Ｇ₀｝）を平均値ＧとしてレジスタＧに出力する。な
お、上位８ビットの値｛Ｇ₇，・・・，Ｇ₀｝は、次式で
表される。 ２×｛Ｇ₇，・・・，Ｇ₀｝＋ＣＲＹＧ＝Ｅ＋Ｆ＋ＣＲＹＦ （５）

【００４０】なお、値｛Ｅ₇，・・・，Ｅ₀｝および値
｛Ｆ₇，・・・，Ｆ₀｝は値Ａ，Ｂ，１の総和または値
Ｃ，Ｄ，ＣＲＹＥの総和の上位８ビットの値であり、Ｃ
ＲＹＦは値Ｃ，Ｄ，ＣＲＹＥの総和のＬＳＢの値であ
る。また、図９に示すように、ＣＲＹＦを１桁繰り上げ
て、さらに、ＣＲＹＦを反転した値ＮＯＴＦを加算する
ことは、次式に示すように、ＣＲＹＦに１を加算するこ
とと等価である。さらに、値ＮＯＴＦは、丸めに影響を
与えないので、ＣＲＹＦを１桁繰り上げることは、ＣＲ
ＹＦに１を加算することと実質的に等価である。 ２×ＣＲＹＦ＋ＮＯＴＦ＝ＣＲＹＦ＋１ （６）

【００４１】従って、値Ｅ，Ｆ，ＣＲＹＦの総和の算出
において、ＣＲＹＦをＥ₀，Ｆ₀と同じ桁において加算す
ることにより、暗黙のうちに、丸め用の値のうちの残り
の１が加算されていることになる。

【００４２】次に、レジスタＧに出力された値｛Ｇ₇，
・・・，Ｇ₀｝が、Ａ乃至Ｄの平均値であることを示
す。

【００４３】まず、式（３），（４），（６）より、次
式の関係が導出される。 ２×（Ｅ＋Ｆ＋ＣＲＹＦ）＋ＮＯＴＦ＝Ａ＋Ｂ＋Ｃ＋Ｄ＋２ （７）

【００４４】さらに、式（７）の両辺の値をＬＳＢ側に
１ビットだけシフトすると、次式の関係が導出される。 Ｅ＋Ｆ＋ＣＲＹＦ＝（Ａ＋Ｂ＋Ｃ＋Ｄ＋２）＞＞１ （８）

【００４５】また、式（５）の両辺の値をＬＳＢ側に１
ビットだけシフトすると、次式の関係が導出される。 ｛Ｇ₇，・・・，Ｇ₀｝＝（Ｅ＋Ｆ＋ＣＲＹＦ）＞＞１ （９）

【００４６】従って、式（８），（９）より、レジスタ
Ｇに出力された値｛Ｇ₇，・・・，Ｇ₀｝が、次式で表さ
れるように、データＡ，Ｂ，Ｃ，Ｄの平均値Ｇ（式
（２））であることがわかる。 ｛Ｇ₇，・・・，Ｇ₀｝＝（（Ａ＋Ｂ＋Ｃ＋Ｄ＋２）＞＞１）＞＞１ ＝（Ａ＋Ｂ＋Ｃ＋Ｄ＋２）＞＞２ （１０）

【００４７】以上のようにして、４つの８ビットのデー
タＡ，Ｂ，Ｃ，Ｄの平均値が整数として３サイクルで算
出され、レジスタＧに出力される。なお、レジスタファ
イル１１のレジスタＡ乃至Ｇと加算素子２１との間の伝
送路のビット幅は、すべて８ビットで十分である。

【００４８】次に、８つの８ビットのデータの平均値を
整数として算出するときの、図１の情報処理装置の動作
について説明する。なお、図１０に示すように、８つの
８ビットのデータＡ乃至Ｈの平均値Ｑは、次式で算出さ
れる。 Ｑ＝（Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ＋Ｈ＋４）＞＞３ （１１）

【００４９】最初に、第１番目のサイクルにおいて、制
御回路１は、レジスタＣＲＹに値１（丸め用の値４のう
ちの１）を記憶させる。

【００５０】次に、制御回路１は、レジスタＡの８ビッ
トの値Ａ（＝｛Ａ₇，・・・，Ａ₀｝）、レジスタＢの８
ビットの値Ｂ（＝｛Ｂ₇，・・・，Ｂ₀｝）、および、レ
ジスタＣＲＹの１ビットの値１を、加算素子２１に出力
させる。

【００５１】そして、加算素子２１は、図１１に示すよ
うに、それらの値の総和（Ａ＋Ｂ＋１）を演算し、９ビ
ットの演算結果のうちの下位１ビット（ＬＳＢ）の値
（図中のＣＲＹＪ）を、レジスタＣＲＹに出力するとと
もに、上位８ビットの値（図中の｛Ｊ₇，・・・，
Ｊ₀｝）をレジスタＪに出力する。なお、上位８ビット
の値｛Ｊ₇，・・・，Ｊ₀｝は、次式で表される。 ２×｛Ｊ₇，・・・，Ｊ₀｝＋ＣＲＹＪ＝Ａ＋Ｂ＋１ （１２）

【００５２】次に、第２番目のサイクルにおいて、制御
回路１は、レジスタＣの８ビットの値Ｃ（＝｛Ｃ₇，・
・・，Ｃ₀｝）、レジスタＤの８ビットの値Ｄ（＝
｛Ｄ₇，・・・，Ｄ₀｝）、および、レジスタＣＲＹの１
ビットの値（前回の演算結果のＬＳＢの値、即ち、ＣＲ
ＹＪ）を、加算素子２１に出力させる。

【００５３】そして、加算素子２１は、図１２に示すよ
うに、それらの値の総和（Ｃ＋Ｄ＋ＣＲＹＪ）を演算
し、９ビットの演算結果のうちの下位１ビット（ＬＳ
Ｂ）の値（図中のＣＲＹＫ）を、レジスタＣＲＹに出力
するとともに、上位８ビットの値（図中の｛Ｋ₇，・・
・，Ｋ₀｝）をレジスタＫに出力する。なお、上位８ビ
ットの値｛Ｋ₇，・・・，Ｋ₀｝は、次式で表される。 ２×｛Ｋ₇，・・・，Ｋ₀｝＋ＣＲＹＫ＝Ｃ＋Ｄ＋ＣＲＹＪ （１３）

【００５４】次に、第３番目のサイクルにおいて、制御
回路１は、レジスタＣの８ビットの値Ｅ（＝｛Ｅ₇，・
・・，Ｅ₀｝）、レジスタＦの８ビットの値Ｆ（＝
｛Ｆ₇，・・・，Ｆ₀｝）、および、レジスタＣＲＹの１
ビットの値（前回の演算結果のＬＳＢの値、即ち、ＣＲ
ＹＫ）を、加算素子２１に出力させる。

【００５５】そして、加算素子２１は、図１３に示すよ
うに、それらの値の総和（Ｅ＋Ｆ＋ＣＲＹＫ）を演算
し、９ビットの演算結果のうちの下位１ビット（ＬＳ
Ｂ）の値（図中のＣＲＹＬ）を、レジスタＣＲＹに出力
するとともに、上位８ビットの値（図中の｛Ｌ₇，・・
・，Ｌ₀｝）をレジスタＬに出力する。なお、上位８ビ
ットの値｛Ｌ₇，・・・，Ｌ₀｝は、次式で表される。 ２×｛Ｌ₇，・・・，Ｌ₀｝＋ＣＲＹＬ＝Ｅ＋Ｆ＋ＣＲＹＫ （１４）

【００５６】次に、第４番目のサイクルにおいて、制御
回路１は、レジスタＧの８ビットの値Ｇ（＝｛Ｇ₇，・
・・，Ｇ₀｝）、レジスタＨの８ビットの値Ｈ（＝
｛Ｈ₇，・・・，Ｈ₀｝）、および、レジスタＣＲＹの１
ビットの値（前回の演算結果のＬＳＢの値、即ち、ＣＲ
ＹＬ）を、加算素子２１に出力させる。

【００５７】そして、加算素子２１は、図１４に示すよ
うに、それらの値の総和（Ｇ＋Ｈ＋ＣＲＹＬ）を演算
し、９ビットの演算結果のうちの下位１ビット（ＬＳ
Ｂ）の値（図中のＣＲＹＭ）を、レジスタＣＲＹに出力
するとともに、上位８ビットの値（図中の｛Ｍ₇，・・
・，Ｍ₀｝）をレジスタＭに出力する。なお、上位８ビ
ットの値｛Ｍ₇，・・・，Ｍ₀｝は、次式で表される。 ２×｛Ｍ₇，・・・，Ｍ₀｝＋ＣＲＹＭ＝Ｇ＋Ｈ＋ＣＲＹＬ （１５）

【００５８】次に、第５番目のサイクルにおいて、制御
回路１は、レジスタＪの８ビットの値Ｊ（＝｛Ｊ₇，・
・・，Ｊ₀｝）、レジスタＫの８ビットの値Ｋ（＝
｛Ｋ₇，・・・，Ｋ₀｝）、および、レジスタＣＲＹの１
ビットの値（前回の演算結果のＬＳＢの値、即ち、ＣＲ
ＹＭ）を、加算素子２１に出力させる。

【００５９】そして、加算素子２１は、図１５に示すよ
うに、それらの値の総和（Ｊ＋Ｋ＋ＣＲＹＭ）を演算
し、９ビットの演算結果のうちの下位１ビット（ＬＳ
Ｂ）の値（図中のＣＲＹＮ）を、レジスタＣＲＹに出力
するとともに、上位８ビットの値（図中の｛Ｎ₇，・・
・，Ｎ₀｝）をレジスタＮに出力する。なお、上位８ビ
ットの値｛Ｎ₇，・・・，Ｎ₀｝は、次式で表される。 ２×｛Ｎ₇，・・・，Ｎ₀｝＋ＣＲＹＮ＝Ｊ＋Ｋ＋ＣＲＹＭ （１６）

【００６０】なお、値｛Ｊ₇，・・・，Ｊ₀｝および値
｛Ｋ₇，・・・，Ｋ₀｝は値Ａ，Ｂ，１の総和または値
Ｃ，Ｄ，ＣＲＹＪの総和の上位８ビットの値であり、Ｃ
ＲＹＭは値Ｇ，Ｈ，ＣＲＹＬの総和のＬＳＢの値であ
る。また、図１６に示すように、ＣＲＹＭを１桁繰り上
げて、さらに、ＣＲＹＭを反転した値ＮＯＴＭを加算す
ることは、次式に示すように、ＣＲＹＭに１を加算する
ことと等価である。さらに、値ＮＯＴＭは、丸めに影響
を与えないので、ＣＲＹＭを１桁繰り上げることは、Ｃ
ＲＹＭに１を加算することと実質的に等価である。 ２×ＣＲＹＭ＋ＮＯＴＭ＝ＣＲＹＭ＋１ （１７）

【００６１】従って、値Ｊ，Ｋ，ＣＲＹＭの総和の算出
において、ＣＲＹＭ（第０ビットの値）をＪ₀，Ｋ₀と同
じ桁（第１ビット）において加算することにより、暗黙
のうちに、丸め用の値４のうちの１が加算されているこ
とになる。

【００６２】次に、第６番目のサイクルにおいて、制御
回路１は、レジスタＬの８ビットの値Ｌ（＝｛Ｌ₇，・
・・，Ｌ₀｝）、レジスタＫの８ビットの値Ｍ（＝
｛Ｍ₇，・・・，Ｍ₀｝）、および、レジスタＣＲＹの１
ビットの値（前回の演算結果のＬＳＢの値、即ち、ＣＲ
ＹＮ）を、加算素子２１に出力させる。

【００６３】そして、加算素子２１は、図１７に示すよ
うに、それらの値の総和（Ｌ＋Ｍ＋ＣＲＹＮ）を演算
し、９ビットの演算結果のうちの下位１ビット（ＬＳ
Ｂ）の値（図中のＣＲＹＰ）を、レジスタＣＲＹに出力
するとともに、上位８ビットの値（図中の｛Ｐ₇，・・
・，Ｐ₀｝）をレジスタＰに出力する。なお、上位８ビ
ットの値｛Ｐ₇，・・・，Ｐ₀｝は、次式で表される。 ２×｛Ｐ₇，・・・，Ｐ₀｝＋ＣＲＹＰ＝Ｌ＋Ｍ＋ＣＲＹＮ （１８）

【００６４】次に、第７番目のサイクルにおいて、制御
回路１は、レジスタＮの８ビットの値Ｎ（＝｛Ｎ₇，・
・・，Ｎ₀｝）、レジスタＰの８ビットの値Ｐ（＝
｛Ｐ₇，・・・，Ｐ₀｝）、および、レジスタＣＲＹの１
ビットの値（前回の演算結果のＬＳＢの値、即ち、ＣＲ
ＹＰ）を、加算素子２１に出力させる。

【００６５】そして、加算素子２１は、図１８に示すよ
うに、それらの値の総和（Ｎ＋Ｐ＋ＣＲＹＰ）を演算
し、９ビットの演算結果のうちの下位１ビット（ＬＳ
Ｂ）の値（図中のＣＲＹＱ）を、レジスタＣＲＹに出力
するとともに、上位８ビットの値（図中の｛Ｑ₇，・・
・，Ｑ₀｝）を平均値ＱとしてレジスタＱに出力する。
なお、上位８ビットの値｛Ｑ₇，・・・，Ｑ₀｝は、次式
で表される。 ２×｛Ｑ₇，・・・，Ｑ₀｝＋ＣＲＹＱ＝Ｎ＋Ｐ＋ＣＲＹＰ （１９）

【００６６】なお、値｛Ｎ₇，・・・，Ｎ₀｝および値
｛Ｐ₇，・・・，Ｐ₀｝は値Ｊ，Ｋ，ＣＲＹＭの総和また
は値Ｌ，Ｍ，ＣＲＹＮの総和の上位８ビットの値であ
り、ＣＲＹＰは値Ｌ，Ｍ，ＣＲＹＮの総和のＬＳＢの値
である。また、図１９に示すように、ＣＲＹＰを１桁繰
り上げて、ＣＲＹＰを反転した値ＮＯＴＰを加算するこ
とは、次式に示すように、ＣＲＹＰに１を加算すること
と等価であり、さらに、第１ビットの値であるＣＲＹＰ
に１を加算することは、データＡ乃至Ｈの総和に２（＝
｛１，０｝）を加算することと等価である。さらに、値
ＮＯＴＰは、丸めに影響を与えないので、ＣＲＹＰを１
桁繰り上げることは、ＣＲＹＰに１を加算することと実
質的に等価である。 ２×ＣＲＹＰ＋ＮＯＴＰ＝ＣＲＹＰ＋１ （２０）

【００６７】従って、値Ｎ，Ｐ，ＣＲＹＰの総和の算出
において、ＣＲＹＰ（第１ビット）をＮ₀，Ｐ₀と同じ桁
（第２ビット）において加算することにより、暗黙のう
ちに、丸め用の値４のうちの残りの２が加算されている
ことになる。

【００６８】次に、レジスタＱに出力された値｛Ｑ₇，
・・・，Ｑ₀｝がＡ乃至Ｈの平均値であることを示す。

【００６９】まず、式（１２）乃至（１５），（１７）
より、次式の関係が導出される。 ２×（Ｊ＋Ｋ＋Ｌ＋Ｍ＋ＣＲＹＭ＋１）＋ＮＯＴＭ ＝Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ＋Ｈ＋４ （２１）

【００７０】さらに、式（２１）の両辺の値をＬＳＢ側
に１ビットだけシフトすると、次式の関係が導出され
る。 Ｊ＋Ｋ＋Ｌ＋Ｍ＋ＣＲＹＭ＋１ ＝（Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ＋Ｈ＋４）＞＞１ （２２）

【００７１】また、式（１６），（１８），（２０）よ
り、次式の関係が導出される。 ２×（Ｎ＋Ｐ＋ＣＲＹＰ）＋ＮＯＴＰ ＝Ｊ＋Ｋ＋Ｌ＋Ｍ＋ＣＲＹＭ＋１ （２３）

【００７２】さらに、式（２３）の両辺の値をＬＳＢ側
に１ビットだけシフトすると、次式の関係が導出され
る。 Ｎ＋Ｐ＋ＣＲＹＰ＝（Ｊ＋Ｋ＋Ｌ＋Ｍ＋ＣＲＹＭ＋１）＞＞１ （２４）

【００７３】そして、式（１９）の両辺の値をＬＳＢ側
に１ビットだけシフトすると、次式の関係が導出され
る。 ｛Ｑ₇，・・・，Ｑ₀｝＝（Ｎ＋Ｐ＋ＣＲＹＰ）＞＞１ （２５）

【００７４】従って、式（２２），（２４），（２５）
より、レジスタＱに出力された値｛Ｑ₇，・・・，Ｑ₀｝
が、次式で表されるように、データＡ乃至Ｈの平均値Ｑ
（式（１１））であることがわかる。 ｛Ｑ₇，・・・，Ｑ₀｝ ＝（（（Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ＋Ｈ＋４）＞＞１）＞＞１）＞＞１ ＝（Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ＋Ｈ＋４）＞＞３ （２６）

【００７５】以上のようにして、８つの８ビットのデー
タＡ乃至Ｈの平均値が整数Ｑとして７サイクルで算出さ
れ、レジスタＱに出力される。なお、レジスタファイル
１１のレジスタＡ乃至Ｑと加算素子２１との間の伝送路
のビット幅は、すべて８ビットで十分である。

【００７６】なお、制御回路１は、以上のようにして算
出した平均値を、例えばインタフェース３を介して所定
の装置に出力する。

【００７７】また、上記実施の形態においては、データ
の数が２個、４個、８個のいずれかの場合における、デ
ータの平均値を算出しているが、勿論、２^N個（Ｎは、
４以上の整数）のデータの平均値を算出することも可能
である。その場合においても、レジスタファイル１１の
レジスタと加算素子２１との間の伝送路のビット幅は、
すべて８ビットで十分である。

【００７８】図２０は、本発明の情報処理装置の第２の
実施の形態の構成を示している。制御回路１、メモリ
２、および、インタフェース３は、図１の第１の実施の
形態のものと同様であるので、その説明を省略する。

【００７９】加算回路４１−ｉ（ｉ＝１，・・・，４）
の加算素子６１−ｉ（加算手段）は、レジスタファイル
４２の所定の２つの３２ビットのレジスタより供給され
る２つの３２ビットの値のうちの、それぞれ第（（ｉ−
１）×８）ビット乃至第（ｉ×８−１）ビットの８ビッ
トと、１ビットのレジスタ６２−ｉ（記憶手段）より供
給される１ビットの値の総和を演算し、９ビットの演算
結果の下位１ビット（ＬＳＢ）の値をレジスタ６２−ｉ
に出力し、上位８ビットの値を、レジスタファイル４２
のいずれかの３２ビットのレジスタに、３２ビットのデ
ータのうちの第（（ｉ−１）×８）ビット乃至第（ｉ×
８−１）ビットのデータとして出力するようになされて
いる。

【００８０】レジスタファイル４２は、３２（＝８×
４）ビットのレジスタＡＡ，ＢＢ，ＣＣ、および、図示
せぬ複数の３２ビットのレジスタを有している。各レジ
スタは、４つの８ビットのデータを保持するようになさ
れている。

【００８１】次に、平均値を算出する動作の一例とし
て、レジスタＡＡに記憶されている４つの８ビットのデ
ータと、そのデータに対応する、レジスタＢＢに記憶さ
れている４つの８ビットのデータの平均値をそれぞれ算
出するときの、図２０の情報処理装置の動作を説明す
る。

【００８２】レジスタＡＡの第０ビット乃至第７ビット
には、８ビットのデータＡ₁（＝｛Ａ₁₇，・・・，
Ａ₁₀｝）が記憶されており、レジスタＡＡの第８ビット
乃至第１５ビットには、８ビットのデータＡ₂（＝｛Ａ
₂₇，・・・，Ａ₂₀｝）が記憶されている。同様に、レジ
スタＡＡの第１６ビット乃至第２３ビットには、８ビッ
トのデータＡ₃（＝｛Ａ₃₇，・・・，Ａ₃₀｝）が記憶さ
れており、レジスタＡＡの第２４ビット乃至第３１ビッ
トには、８ビットのデータＡ₄（＝｛Ａ₄₇，・・・，Ａ
₄₀｝）が記憶されている。

【００８３】一方、レジスタＢＢの第０ビット乃至第７
ビットには、８ビットのデータＢ₁(={B₁₇，・・・，Ｂ
₁₀｝）が記憶されており、レジスタＢＢの第８ビット乃
至第１５ビットには、８ビットのデータＢ₂（＝
｛Ｂ₂₇，・・・，Ｂ₂₀｝）が記憶されている。同様に、
レジスタＢＢの第１６ビット乃至第２３ビットには、８
ビットのデータＢ₃（＝｛Ｂ₃₇，・・・，Ｂ₃₀｝）が記
憶されており、レジスタＢＢの第２４ビット乃至第３１
ビットには、８ビットのデータＢ₄（＝｛Ｂ₄₇，・・
・，Ｂ₄₀｝）が記憶されている。

【００８４】そして、レジスタＡＡのデータＡ_iとレジ
スタＢＢのデータＢ_iの平均値Ｃ_i（＝（Ａ_i＋Ｂ_i＋１）
＞＞１）（ｉ＝１，・・・，４）が、加算回路４１−ｉ
によってそれぞれ算出される。

【００８５】最初に、制御回路１は、加算回路４１−１
乃至４１−４のレジスタ６２−１乃至６２−４に値１
（丸め用の値）を記憶させる。

【００８６】次に、制御回路１は、レジスタＡＡの３２
ビットの値のうち、第０ビット乃至第７ビットの８ビッ
トのデータＡ₁を、加算回路４１−１に出力させ、第８
ビット乃至第１５ビットの８ビットのデータＡ₂を、加
算回路４１−２に出力させる。同様に、制御回路１は、
レジスタＡＡの３２ビットの値のうち、第１６ビット乃
至第２３ビットの８ビットのデータＡ₃を、加算回路４
１−３に出力させ、第２４ビット乃至第３１ビットの８
ビットのデータＡ₄を、加算回路４１−４に出力させ
る。

【００８７】さらに、制御回路１は、レジスタＢＢの３
２ビットの値のうち、第０ビット乃至第７ビットの８ビ
ットのデータＢ₁を、加算回路４１−１に出力させ、第
８ビット乃至第１５ビットの８ビットのデータＢ₂を、
加算回路４１−２に出力させる。同様に、制御回路１
は、レジスタＢＢの３２ビットの値のうち、第１６ビッ
ト乃至第２３ビットの８ビットのデータＢ₃を、加算回
路４１−３に出力させ、第２４ビット乃至第３１ビット
の８ビットのデータＢ₄を、加算回路４１−４に出力さ
せる。

【００８８】そして、加算回路４１−１の加算素子６１
−１は、供給されたデータＡ₁，Ｂ₁と、レジスタ６２−
１に記憶されている値１の総和（Ａ₁＋Ｂ₁＋１）を演算
し、９ビットの演算結果のうちの下位１ビット（ＬＳ
Ｂ）の値を、レジスタ６２−１に出力するとともに、上
位８ビットの値｛Ｃ₁₇，・・・，Ｃ₁₀｝をデータＡ₁，
Ｂ₁の平均値Ｃ₁としてレジスタＣＣの第０ビット乃至第
７ビットに出力する。

【００８９】加算回路４１−１に並行して、加算回路４
１−２の加算素子６１−２は、供給されたデータＡ₂，
Ｂ₂と、レジスタ６２−２に記憶されている値１の総和
（Ａ₂＋Ｂ₂＋１）を演算し、９ビットの演算結果のうち
の下位１ビット（ＬＳＢ）の値を、レジスタ６２−２に
出力するとともに、上位８ビットの値｛Ｃ₂₇，・・・，
Ｃ₂₀｝をデータＡ₂，Ｂ₂の平均値Ｃ₂としてレジスタＣ
Ｃの第８ビット乃至第１５ビットに出力する。

【００９０】同様に、加算回路４１−１に並行して、加
算回路４１−３の加算素子６１−３は、供給されたデー
タＡ₃，Ｂ₃と、レジスタ６３−３に記憶されている値１
の総和（Ａ₃＋Ｂ₃＋１）を演算し、９ビットの演算結果
のうちの下位１ビット（ＬＳＢ）の値を、レジスタ６３
−３に出力するとともに、上位８ビットの値｛Ｃ₃₇，・
・・，Ｃ₃₀｝をデータＡ₃，Ｂ₃の平均値Ｃ₃としてレジ
スタＣＣの第１６ビット乃至第２３ビットに出力する。

【００９１】さらに、加算回路４１−１に並行して、加
算回路４１−４の加算素子６１−４は、供給されたデー
タＡ₄，Ｂ₄と、レジスタ６４−４に記憶されている値１
の総和（Ａ₄＋Ｂ₄＋１）を演算し、９ビットの演算結果
のうちの下位１ビット（ＬＳＢ）の値を、レジスタ６４
−４に出力するとともに、上位８ビットの値｛Ｃ₄₇，・
・・，Ｃ₄₀｝をデータＡ₄，Ｂ₄の平均値Ｃ₄としてレジ
スタＣＣの第２４ビット乃至第３１ビットに出力する。

【００９２】以上のようにして、加算回路４１−１乃至
４１−４は、レジスタＡＡ，ＢＢに記憶されている８ビ
ットのデータの平均値を整数としてそれぞれ演算し、レ
ジスタＣＣにそれぞれ記憶させる。このようにして、４
個の加算回路４１−１乃至４１−４を並列に利用するこ
とにより、１サイクルで４個の平均値を算出することが
できる。

【００９３】なお、第２の実施の形態においては、４個
の加算回路４１−１乃至４１−４を使用しているが、Ｎ
個の加算回路４１−１乃至４１−Ｎを使用することによ
り、１サイクルで、Ｎ個の平均値を算出することができ
る。

【００９４】また、第１および第２の実施の形態におい
ては、８ビットのデータの平均値を算出しているが、他
のビット数のデータの平均値を算出するようにしてもよ
い。その場合、レジスタファイルのレジスタと、加算素
子との間の伝送路は、そのデータのビット数に対応する
ビット幅があれば十分である。

【００９５】

【発明の効果】以上のごとく、請求項１に記載の情報処
理装置および請求項４に記載の情報処理方法によれば、
複数の第１のビット数のデータと、所定の記憶部に記憶
されている第２のビット数のデータを加算し、演算結果
の第２のビット数の下位データを所定の記憶部に記憶さ
せ、演算結果の残りの上位データを出力するので、最初
のデータおよび算出される平均値のビット数と同一のビ
ット幅の伝送路で処理を行うことができる。

【００９６】請求項５に記載の情報処理装置および請求
項８に記載の情報処理方法によれば、第１組乃至第Ｎ組
の、複数の第１のビット数のデータと、Ｎ個の所定の記
憶部にそれぞれ記憶されている第２のビット数の第１乃
至第Ｎのデータをそれぞれ加算し、各演算結果の第２の
ビット数の下位データを、Ｎ個の所定の記憶部にそれぞ
れ記憶させ、各演算結果の残りの上位データをそれぞれ
出力するので、最初のデータおよび算出される平均値の
ビット数と同一のビット幅の伝送路で処理を行うことが
できるとともに、１サイクルで、Ｎ個の平均値を算出す
ることができる。

【図面の簡単な説明】

【図１】本発明の情報処理装置の第１の実施の形態の構
成を示すブロック図である。

【図２】図１の加算素子２１の入力と出力の関係の一例
を示す図である。

【図３】２つの８ビットのデータの平均値を算出すると
きに行われる演算の一例を示す図である。

【図４】２つの８ビットのデータの平均値を算出すると
きの、図１の加算素子２１の入力と出力の関係の一例を
示す図である。

【図５】４つの８ビットのデータの平均値を算出すると
きに行われる演算の一例を示す図である。

【図６】４つの８ビットのデータの平均値を算出すると
きの、第１番目のサイクルにおいて行われる演算の一例
を示す図である。

【図７】４つの８ビットのデータの平均値を算出すると
きの、第２番目のサイクルにおいて行われる演算の一例
を示す図である。

【図８】４つの８ビットのデータの平均値を算出すると
きの、第３番目のサイクルにおいて行われる演算の一例
を示す図である。

【図９】レジスタＣＲＹの値の繰り上げの一例について
説明する図である。

【図１０】８つの８ビットのデータの平均値を算出する
ときに行われる演算の一例を示す図である。

【図１１】８つの８ビットのデータの平均値を算出する
ときの、第１番目のサイクルにおいて行われる演算の一
例を示す図である。

【図１２】８つの８ビットのデータの平均値を算出する
ときの、第２番目のサイクルにおいて行われる演算の一
例を示す図である。

【図１３】８つの８ビットのデータの平均値を算出する
ときの、第３番目のサイクルにおいて行われる演算の一
例を示す図である。

【図１４】８つの８ビットのデータの平均値を算出する
ときの、第４番目のサイクルにおいて行われる演算の一
例を示す図である。

【図１５】８つの８ビットのデータの平均値を算出する
ときの、第５番目のサイクルにおいて行われる演算の一
例を示す図である。

【図１６】レジスタＣＲＹの値の繰り上げの他の例につ
いて説明する図である。

【図１７】８つの８ビットのデータの平均値を算出する
ときの、第６番目のサイクルにおいて行われる演算の一
例を示す図である。

【図１８】８つの８ビットのデータの平均値を算出する
ときの、第７番目のサイクルにおいて行われる演算の一
例を示す図である。

【図１９】レジスタＣＲＹの値の繰り上げのさらに他の
例について説明する図である。

【図２０】本発明の情報処理装置の第２の実施の形態の
構成を示すブロック図である。

【符号の説明】

１ 制御回路， ２ メモリ， ３ インタフェース，
４ 加算回路， １１ レジスタファイル， ２１
加算素子， ４１−１乃至４１−４ 加算回路， ４２
レジスタファイル， ６１−１乃至６１−４ 加算素
子， ６２−１乃至６２−４ レジスタ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 第１のビット数のデータを記憶する記憶
   手段と、 複数の第２のビット数のデータと、前記記憶手段により
   記憶されている前記第１のビット数のデータを加算し、
   演算結果の前記第１のビット数の下位データを前記記憶
   手段に記憶させ、前記演算結果の残りの上位データを出
   力する加算手段とを備えることを特徴とする情報処理装
   置。
2. 【請求項２】 前記記憶手段は、前記第１のビット数の
   データとして、前記加算手段より供給された値、また
   は、所定の回路より供給された値を記憶することを特徴
   とする請求項１に記載の情報処理装置。
3. 【請求項３】 前記加算手段により出力される前記演算
   結果の残りの上位データは、前記複数の第２のビット数
   のデータの平均値であることを特徴とする請求項１に記
   載の情報処理装置。
4. 【請求項４】 複数の第１のビット数のデータと、所定
   の記憶部に記憶されている第２のビット数のデータを加
   算し、演算結果の前記第２のビット数の下位データを前
   記所定の記憶部に記憶させ、前記演算結果の残りの上位
   データを出力するステップを備えることを特徴とする情
   報処理方法。
5. 【請求項５】 Ｎ組の複数のデータを並列に処理する情
   報処理装置において、 第１のビット数の第１乃至第Ｎのデータをそれぞれ記憶
   するＮ個の記憶手段と、 第１組乃至第Ｎ組の、複数の第２のビット数のデータ
   と、前記記憶手段により記憶されている前記第１のビッ
   ト数の第１乃至第Ｎのデータをそれぞれ加算し、各演算
   結果の前記第１のビット数の下位データを前記記憶手段
   にそれぞれ記憶させ、前記各演算結果の残りの上位デー
   タをそれぞれ出力するＮ個の加算手段とを備えることを
   特徴とする情報処理装置。
6. 【請求項６】 前記Ｎ個の記憶手段は、前記第１のビッ
   ト数のデータとして、前記加算手段より供給された値、
   または、所定の回路より供給された値をそれぞれ記憶す
   ることを特徴とする請求項５に記載の情報処理装置。
7. 【請求項７】 前記加算手段により出力される前記演算
   結果の残りの上位データは、その加算手段に対応する前
   記複数の第２のビット数のデータの平均値であることを
   特徴とする請求項５に記載の情報処理装置。
8. 【請求項８】 Ｎ組の複数のデータを並列に処理する情
   報処理方法において、 第１組乃至第Ｎ組の、複数の第１のビット数のデータ
   と、Ｎ個の所定の記憶部にそれぞれ記憶されている第２
   のビット数の第１乃至第Ｎのデータをそれぞれ加算し、
   各演算結果の前記第２のビット数の下位データを、前記
   Ｎ個の所定の記憶部にそれぞれ記憶させ、前記各演算結
   果の残りの上位データをそれぞれ出力するステップを備
   えることを特徴とする情報処理方法。