JPH10105908A - サーマルアスペリティ検出方法及び除去方法、磁気ディスク装置並びにそのリトライ方法 - Google Patents

サーマルアスペリティ検出方法及び除去方法、磁気ディスク装置並びにそのリトライ方法

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JPH10105908A
JPH10105908A JP8259875A JP25987596A JPH10105908A JP H10105908 A JPH10105908 A JP H10105908A JP 8259875 A JP8259875 A JP 8259875A JP 25987596 A JP25987596 A JP 25987596A JP H10105908 A JPH10105908 A JP H10105908A
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Abstract

(57)【要約】 【課題】 本発明は、サーマルアスペリティ検出方法及
び除去方法、磁気ディスク装置並びにそのリトライ方法
に関し、確実にサーマルアスペリティを検出して除去す
ることを目的とする。 【解決手段】 磁気記録媒体から再生されたアナログ信
号をアナログ／デジタル変換器を用いてデジタル信号に
変換する変換ステップと、デジタル信号に基づいてサー
マルアスペリティを検出する検出ステップと、検出ステ
ップにより前記サーマルアスペリティが検出されたこと
を、ファームウェアにより自動的に認識して管理するス
テップとを含むように構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はサーマルアスペリテ
ィ検出方法及び除去方法、磁気ディスク装置並びにその
リトライ方法に関し、特に磁気ディスク装置においてサ
ーマルアスペリティを検出する方法及び除去する方法、
サーマルアスペリティを検出したり除去する手段を有す
る磁気ディスク装置、並びに磁気ディスク装置において
サーマルアスペリティを検出してリトライを行うリトラ
イ方法に関する。
【０００２】近年、磁気抵抗素子（ＭＲ素子）を用いた
磁気抵抗効果型ヘッド（ＭＲヘッド）を用いた磁気ディ
スク装置が提案されている。又、高密度化に伴って、Ｍ
Ｒヘッドの磁気ディスクからの浮上量が少なくなってき
ている。このため、ＭＲヘッドが磁気ディスク上に不可
避的に存在する欠陥である突起物に衝突して、その際に
生じる摩擦熱によってＭＲヘッドにより磁気ディスクか
ら再生される信号波形が変動する現象、即ち、サーマル
アスペリティが問題となっている。
【０００３】
【従来の技術】磁気ディスク装置の記憶容量は、最近増
大する傾向にあるが、記憶容量の増加は主に磁気ディス
クの記録密度の増加によるものである。磁気ディスクの
記録密度を増加させるには、磁気ディスクの半径方向の
データトラックの本数を増加させる方法と、磁気ディス
クの円周方向の記録密度を増加させる方法とがある。
【０００４】ＭＲヘッドは、後者の、磁気ディスクの円
周方向の記録密度を増加させるのに適している。又、記
録密度を更に増加させるために、ＭＲヘッドの磁気ディ
スク表面からの浮上量を少なくして、ＭＲヘッドの出力
のＳ／Ｎ比を大きくすることが行われている。
【０００５】ＭＲ素子は、外部からの磁場変動に応じて
電気抵抗が変化する特性を有する。このため、ＭＲヘッ
ドは、このＭＲ素子の特性を利用してＭＲ素子に一定電
流を流すことにより、磁気ディスク上の磁化を電圧信号
として取り出す。又、ＭＲヘッドは、インダクティブヘ
ッドと異なり、磁気ディスクが低速回転している間でも
容易に信号を取り出すことが可能であり、磁気ディスク
装置を大容量化及び小型化するのに適している。
【０００６】ところが、磁気ディスク上に高密度記録を
行うためにＭＲヘッドの磁気ディスク表面からの浮上量
を少なくすると、ＭＲヘッドが磁気ディスク上に不可避
的に存在する欠陥、即ち、突起物に衝突する。このよう
な衝突が生じると、衝突による摩擦熱によってＭＲ素子
の熱抵抗が変化、即ち、増加してしまう。ＭＲ素子の熱
抵抗が増加すると、ＭＲヘッドにより磁気ディスクから
再生される信号波形が変動する現象、即ち、サーマルア
スペリティが発生してしまう。具体的には、サーマルア
スペリティが発生すると、磁気ディスクから再生される
信号波形の直流成分に急激な変化が生じるので、磁気デ
ィスク上に記録されたデータを正しく再生することがで
きなくなる。
【０００７】従来、上記サーマルアスペリティに対して
は、サーマルアスペリティを検出し、データ読み取り部
のアナログ／デジタル変換器の入力ダイナミックレンジ
を拡大し、データ読み取り部の自動利得制御（ＡＧＣ）
ループ及び位相ロックループ（ＰＬＬ）の動作をホール
ドし、データ読み取り部の入力の交流結合（ＡＣカップ
リング）のカットオフ周波数を上げる等といった対策が
取られている。このような対策は、例えば特開平６−２
８７８５号公報にて提案されている。
【０００８】
【発明が解決しようとする課題】しかし、サーマルアス
ペリティに対する従来の対策では、磁気ディスクから再
生される信号波形の直流（ＤＣ）成分の急激な変化を完
全に除去することはできないという問題があった。又、
サーマルアスペリティの検出後にリードのリトライを行
う際、ＡＧＣループ及びＰＬＬの動作をホールドし、ア
ナログ／デジタル変換器の入力ダイナミックレンジを拡
大し、データ読み取り部の入力のＡＣカップリングのカ
ットオフ周波数を上げるといった３つの操作を行う必要
があり、煩雑な制御が必要となるという問題もあった。
【０００９】ところが、ＡＧＣループ及びＰＬＬの動作
をホールドすると、ホールド期間中はデータへの追従が
行われず、信号レベルの目標値とのずれ及びサンプリン
グの位相にずれが生じてデータエラーの原因となるた
め、ホールド時間は極力短くする必要があった。又、ア
ナログ／デジタル変換器の入力ダイナミックレンジを拡
大すると、分解能が低下するという問題もあった。更
に、データ読み取り部の入力のＡＣカップリングのカッ
トオフ周波数を上げる際の切り替え等に使用されるアナ
ログ回路は、一般的にノイズに弱いため、ノイズ対策が
必要になるという問題もあった。
【００１０】そこで、本発明は、確実にサーマルアスペ
リティを検出して除去することのできるサーマルアスペ
リティ検出方法及び除去方法、磁気ディスク装置並びに
そのリトライ方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記の課題は、請求項１
記載の、磁気記録媒体から再生されたアナログ信号をア
ナログ／デジタル変換器を用いてデジタル信号に変換す
る変換ステップと、該デジタル信号に基づいてサーマル
アスペリティを検出する検出ステップと、該検出ステッ
プにより前記サーマルアスペリティが検出されたこと
を、ファームウェアにより自動的に認識して管理するス
テップとを含むサーマルアスペリティ検出方法によって
達成される。
【００１２】上記の課題は、請求項２記載の、磁気記録
媒体から再生されたアナログ信号をアナログ／デジタル
変換器を用いてデジタル信号に変換する変換ステップ
と、該アナログ信号に含まれるサーマルアスペリティに
よる直流成分を、該変換ステップの後にディジタルフィ
ルタを用いて除去する除去ステップとを含むサーマルア
スペリティ除去方法によっても達成される。
【００１３】請求項３記載の発明では、請求項２におい
て、前記ディジタルフィルタにより検出した前記直流成
分に基づいて、前記アナログ／デジタル変換器に対して
負帰還を行い該アナログ／デジタル変換器の入力から該
直流成分に対応する信号を減算してオフセット補正を行
う補正ステップを更に含む。
【００１４】請求項４記載の発明では、請求項２又は３
において、前記サーマルアスペリティを検出する検出ス
テップを更に含み、前記除去ステップは、該検出ステッ
プが該サーマルアスペリティを検出した場合にのみ前記
直流成分を除去する。上記の課題は、請求項５記載の、
磁気ディスクから再生されたアナログ信号をデジタル信
号に変換するアナログ／デジタル変換手段と、該アナロ
グ信号に含まれるサーマルアスペリティによる直流成分
を、該アナログ／デジタル変換手段の出力から除去する
ディジタルフィルタとを備えた磁気ディスク装置によっ
ても達成される。
【００１５】請求項６記載の発明では、請求項５におい
て、前記ディジタルフィルタにより検出した前記直流成
分に基づいて、前記アナログ／デジタル変換手段に対し
て負帰還を行い該アナログ／デジタル変換手段の入力か
ら該直流成分に対応する信号を減算してオフセット補正
を行う補正手段を更に備えている。
【００１６】請求項７記載の発明では、請求項５又は６
において、前記デジタル信号に基づいて前記サーマルア
スペリティを検出する検出手段を更に備え、前記デジタ
ルフィルタは、該検出手段が該サーマルアスペリティを
検出した場合にのみ前記直流成分を除去する。
【００１７】請求項８記載の発明では、請求項５〜７の
いずれかにおいて、ｎを整数とすると、前記デジタルフ
ィルタは、前記デジタル信号を入力されるｎ段のシフト
レジスタと、該シフトレジスタと該デジタル信号との差
分を求める減算手段と、該減算手段より出力される差分
を積算するアキュムレータと、該アキュムレータからの
積算結果をｎで除算して該デジタルフィルタの出力を生
成する１／ｎ除算手段とを有する。
【００１８】請求項９記載の発明では、請求項８におい
て、前記シフトレジスタの段数ｎ及び前記除算手段の除
算値１／ｎを可変設定する手段を更に備えている。請求
項１０記載の発明では、請求項５〜９のいずれかにおい
て、前記デジタルフィルタの出力に基づいて自動利得制
御を行う自動利得制御ループと、前記デジタルフィルタ
の出力に基づいて位相ロック制御を行う位相ロックルー
プと、前記デジタルフィルタの出力に基づいてイコライ
ジング処理を行うデジタルイコライザと、該自動利得制
御ループと、該位相ロックループと、該デジタルイコラ
イザとの出力に基づいて、前記デジタル信号をデコード
するデコード手段とを更に備えている。
【００１９】請求項１１記載の発明では、請求項１０に
おいて、前記デジタルフィルタは、少なくとも一部が前
記デジタルイコライザと兼用されるシフトレジスタを有
する。請求項１２記載の発明では、請求項５，６，８〜
１１のうちいずれかにおいて、前記デジタル信号に基づ
いてデータエラーを検出する第１の検出手段と、前記デ
ジタル信号に基づいて前記サーマルアスペリティを検出
する第２の検出手段とを更に備え、前記デジタルフィル
タは、該第１の検出手段がデータエラーを検出し、且
つ、該第２の検出手段が該サーマルアスペリティを検出
した場合にのみ前記直流成分を除去する。
【００２０】請求項１３記載の発明では、請求項１２に
おいて、前記第１の検出手段がデータエラーを検出する
と、前記第２の検出手段がサーマルアスペリティを検出
したか否かに基づいてリードのリトライ処理を行うリト
ライ手段を更に備えている。上記の課題は、請求項１４
記載の、磁気記録媒体から再生されたアナログ信号をデ
ジタル信号に変換するアナログ／デジタル変換手段と、
該アナログ信号に含まれるサーマルアスペリティによる
直流成分を該アナログ／デジタル変換手段の出力から除
去するディジタルフィルタとを有する装置におけるリト
ライ方法であって、前記デジタル信号に基づいてデータ
エラーを検出するステップと、前記デジタル信号に基づ
いて前記サーマルアスペリティを検出するステップと、
該データエラーが検出されると、該サーマルアスペリテ
ィが検出されたか否かに基づいてリードのリトライ処理
を行うステップとを含むリトライ方法によっても達成で
きる。
【００２１】請求項１５記載の発明では、請求項１４に
おいて、前記データエラーが検出され、且つ、前記サー
マルアスペリティが検出された場合にのみ前記直流成分
を除去するように該デジタルフィルタを制御するステッ
プを更に含む。請求項１記載の発明によれば、確実にサ
ーマルアスペリティを検出することができる。
【００２２】請求項２及び５記載の発明によれば、確実
にサーマルアスペリティを除去することができ、デジタ
ル処理を行うために、ノイズによる悪影響を低減可能で
ある。請求項３及び６記載の発明によれば、オフセット
補正を行うことにより、アナログ／デジタル変換器又は
変換手段の入力ダイナミックレンジ内に入るデータが増
えるため、生成できるデータ範囲が広くなる。又、アナ
ログ／デジタル変換器又は変換手段の入力ダイナミック
レンジを拡大する必要がないので、分解能の劣化を防ぐ
ことができる。
【００２３】請求項４及び７記載の発明によれば、確実
にサーマルアスペリティを検出して除去することができ
る。請求項８、９及び１１記載の発明によれば、比較的
簡単な回路でサーマルアスペリティを除去することがで
きる。
【００２４】請求項１０記載の発明によれば、自動利得
制御ループ及び位相ロックループの動作をホールドする
時間を大幅に減少させることができるので、再生データ
の信頼性を向上させることが可能である。請求項１２〜
１５記載の発明によれば、サーマルアスペリティの除去
とリトライ処理とを両立することができる。
【００２５】従って、本発明によれば、確実にサーマル
アスペリティを検出して除去することができる。
【００２６】
【発明の実施の形態】本発明になるサーマルアスペリテ
ィ検出方法は、磁気記録媒体から再生されたアナログ信
号をアナログ／デジタル変換器を用いてデジタル信号に
変換し、デジタル信号に基づいてサーマルアスペリティ
を検出し、前記サーマルアスペリティが検出されたこと
をファームウェアにより自動的に認識して管理する。
【００２７】本発明になるサーマルアスペリティ除去方
法は、磁気記録媒体から再生されたアナログ信号をアナ
ログ／デジタル変換器を用いてデジタル信号に変換し、
アナログ信号に含まれるサーマルアスペリティによる直
流成分を前記、該変換後にディジタルフィルタを用いて
除去する。
【００２８】又、本発明になる磁気ディスク装置は、磁
気ディスクから再生されたアナログ信号をデジタル信号
に変換するアナログ／デジタル変換手段と、アナログ信
号に含まれるサーマルアスペリティによる直流成分をア
ナログ／デジタル変換手段の出力から除去するディジタ
ルフィルタとを含むように構成する。
【００２９】更に、本発明になるリトライ方法は、磁気
記録媒体から再生されたアナログ信号をデジタル信号に
変換するアナログ／デジタル変換手段と、アナログ信号
に含まれるサーマルアスペリティによる直流成分をアナ
ログ／デジタル変換手段の出力から除去するディジタル
フィルタとを有する装置において、前記デジタル信号に
基づいてデータエラーを検出し、前記デジタル信号に基
づいて前記サーマルアスペリティを検出し、前記データ
エラーが検出されるとサーマルアスペリティが検出され
たか否かに基づいてリードのリトライ処理を行う。
【００３０】従って、本発明によれば、確実にサーマル
アスペリティを検出して除去することができる。
【００３１】
【実施例】本発明になる磁気ディスク装置の一実施例を
説明する。磁気ディスク装置の本実施例では、本発明に
なるサーマルアスペリティ検出方法、本発明になるサー
マルアスペリティ除去方法及びリトライ方法の各実施例
を採用する。
【００３２】図１は、磁気ディスク装置の本実施例の概
略構成を示す図である。同図中、磁気ディスク装置は、
大略図示の如く接続されたディスク機構部３０、前置増
幅回路３１、ホストマイクロプロセッサ（ＭＰＵ）３
２、読み出し／書き込み制御部３３、インタフェース回
路３４、変復調回路３５及び駆動回路３６からなる。デ
ィスク機構部３０は、大略スピンドルモータ（図示せ
ず）により回転されるスピンドル１１に固定された複数
の磁気ディスク（本実施例では、説明の便宜上３つの磁
気ディスク）１と、ヘッドアクチュエータ２０に指示さ
れたヘッド２と、ボイスコイルモータ（ＶＣＭ）を含む
キャリッジ部２２とからなる。
【００３３】図１に示す磁気ディスク装置自体の基本構
成は周知であるため、各部の内部構成の図示及びその説
明は本明細書では省略する。複数の磁気ディスク１のう
ち、例えば１つの磁気ディスク１の１つの表面１０にサ
ーボ情報が記録され、他の磁気ディスク１の表面１０に
はデータが記録される。
【００３４】ホストＭＰＵ３２は、磁気ディスク装置内
の各部を制御すると共に、上位装置（図示せず）との間
のコマンドやデータの制御等を行う。読み出し／書き込
み制御部３３は、ホストＭＰＵ３２からの指示に基づい
て前置増幅回路３１を介してディスク機構部３０に対す
るデータの読み出し／書き込み（リード／ライト）制御
等を行う。読み出し／書き込み制御部３３の出力する再
生信号は、変復調回路３５及びインタフェース回路３４
を介してホストＭＰＵ３２に供給される。
【００３５】駆動回路３６は、ホストＭＰＵ３２からの
シーク命令を受けてキャリッジ部２２を駆動制御し、デ
ィスク機構部３０内のヘッド２の位置決め制御等を行
う。図２は、磁気ディスク装置の本実施例の要部を示す
ブロック図である。同図は、図１における前置増幅回路
３１と、読み出し／書き込み制御部３３と、変復調回路
３５とからなる回路部分中、本発明に直接関係のある再
生系のみを示す。尚、この再生系は、パーシャルレスポ
ンス最尤（ＰＲＭＬ）方式を採用する。
【００３６】再生系は、大略図２に示す如く接続された
電圧制御増幅器４１、アナログフィルタ４２、アナログ
／デジタル（Ａ／Ｄ）変換器４３、デジタルハイパスフ
ィルタ４４、オフセット補正回路４５、タイミング制御
回路４６、デジタルイコライザ４７、ゲイン制御回路４
８、電圧制御発振器４９、最尤復号（ビタビ復号）回路
５１、９／８デコーダ５２、サーマルアスペリティ（Ｔ
Ａ）検出回路５５、ＴＡ検出ビットレジスタ５６、段数
設定レジスタ５８及びイネーブルレジスタ５９からな
る。
【００３７】ヘッド２により磁気ディスク１から再生さ
れたアナログ信号は、電圧制御増幅器４１により最適な
振幅に増幅される。この電圧制御増幅器４１の利得は、
ゲイン制御回路４８からのフィードバックにより最適化
されている。アナログフィルタ４２は、電圧制御増幅器
４１の出力するアナログ信号に対してパーシャルレスポ
ンス波形等化を施す。Ａ／Ｄ変換器４３は、タイミング
制御回路４６及び電圧制御発振器４９により最適化され
たサンプリング周期で、アナログフィルタ４２の出力す
るアナログ信号をデジタル信号に変換する。
【００３８】デジタルハイパスフィルタ４４は、Ａ／Ｄ
変換器４３の出力するデジタル信号から直流（ＤＣ）成
分を取り出して、ＤＣ成分をオフセット補正回路４５に
供給すると共に、ＤＣ成分を除去したデジタル信号を出
力する。このＤＣ成分は、サーマルアスペリティに対応
する。オフセット補正回路４５は、上記ＤＣ成分を電圧
に変換する。Ａ／Ｄ変換器４３は、アナログフィルタ４
２からのアナログ信号入力から、オフセット補正回路４
５からの電圧入力を減算して、減算結果に対してＡ／Ｄ
変換を行うので、Ａ／Ｄ変換器の入力が入力ダイナミッ
クレンジを越えて飽和してしまうことを防止できる。例
えば、Ａ／Ｄ変換器４３の入力ダイナミックレンジは４
００ｍＶｐｐであり、６ビットの２補数を出力する。
【００３９】デジタルハイパスフィルタ４４の出力デジ
タル信号は、上記タイミング制御回路４６と、ゲイン制
御回路４８と、デジタルイコライザ４７とに供給され
る。デジタルイコライザ４７は、波形等化の微調整を行
うために設けられている。デジタルイコライザ４７の出
力するデジタル信号は、タイミング制御回路４６と、ゲ
イン制御回路４８と、最尤復号回路５１とに供給され
る。タイミング制御回路４６は、デジタルハイパスフィ
ルタ４４の出力デジタル信号及びデジタルイコライザ４
７の出力デジタル信号に基づいて、電圧制御発振器４９
を介してＡ／Ｄ変換器４３のサンプリング周期、即ち、
サンプリングのタイミングを制御する信号を生成出力す
る。ゲイン制御回路４８は、デジタルハイパスフィルタ
４４の出力デジタル信号及びデジタルイコライザ４７の
出力デジタル信号に基づいて、電圧制御増幅器４１の利
得を制御する信号を生成出力する。ゲイン制御回路４８
を用いて行うゲイン調整方法は、例えば特開平６−１１
１４７８号公報にて提案されている方法であっても良
い。
【００４０】最尤復号回路５１は、デジタルイコライザ
４７の出力デジタル信号を復号してシリアルデータを生
成出力する。又、９／８デコーダ５２は、最尤復号回路
５１からのシリアルデータをデコードすると共に、パラ
レルデータに変換して再生データとして図１に示すイン
タフェース回路３４を介してホストＭＰＵ３２に供給す
る。
【００４１】ＴＡ検出回路５５は、Ａ／Ｄ変換器４３の
出力デジタル信号から同極性の異常振幅を検出すること
によりサーマルアスペリティを検出する。このＴＡ検出
回路５５には、周知の構成の回路を用いることができ、
例えば特開平６−２８７８５号公報にて提案されている
回路を使用可能である。ＴＡ検出回路５５は、サーマル
アスペリティを検出すると、ＴＡ検出ビットレジスタ５
６にＴＡ検出ビットをセットする。このＴＡ検出ビット
レジスタ５６は、図１に示すホストＭＰＵ３２及び上位
装置により参照可能であり、ファームウェアがＴＡ検出
ビットレジスタ５６をチェックすることでサーマルアス
ペリティの発生の有無を確認することができる。
【００４２】イネーブルレジスタ５９は、デジタルハイ
パスフィルタ４４をイネーブルする場合にセットされる
１ビットのイネーブル情報を格納する。イネーブルレジ
スタ５９は、ホストＭＰＵ３２及び上位装置からセット
／リセット可能である。イネーブルレジスタ５９は、通
常はリセットされているので、デジタルハイパスフィル
タ４４はディセーブル状態にあり、デジタルハイパスフ
ィルタ４４が動作することによるＳ／Ｎ比の劣化を防
ぐ。他方、後述する如く、リードエラーが発生し、サー
マルアスペリティがＴＡ検出ビットレジスタ５６から検
出されると、イネーブルレジスタ５９はセットされるの
で、デジタルハイパスフィルタ４４はイネーブル状態と
なりＤＣ成分の除去を行うことができる。
【００４３】段数設定レジスタ５８は、デジタルハイパ
スフィルタ４４を構成するシフトレジスタの段数を設定
する３ビットの段数設定情報を格納する。段数設定レジ
スタ５８は、ホストＭＰＵ３２及び上位装置から設定可
能である。本実施例では、段数設定レジスタ５８は３ビ
ットの段数設定情報で３通りの段数設定を行うことがで
き、段数を変更設定することによりデジタルハイパスフ
ィルタ４４のカットオフ周波数を変更可能である。デー
タエラーが発生し、サーマルアスペリティがＴＡ検出ビ
ットレジスタ５６から検出されると、リードのリトライ
が行われるが、この際に再びデータエラーが発生する場
合にはファームウェアにより段数設定レジスタ５８内の
段数設定情報を変更設定する。
【００４４】図３は、デジタルハイパスフィルタ４４の
一実施例を示すブロック図である。デジタルハイパスフ
ィルタ４４は同図に示す如く接続されたシフトレジスタ
６１、セレクタ６２、減算器６３、加算器６４、フリッ
プフロップ６５、１／ｎ割算器６６及び減算器６７から
なる。
【００４５】図３において、入力端子６０には、Ａ／Ｄ
変換器４３の出力する６ビットのデジタル信号が入力さ
れ、３２段のシフトレジスタ６１で順次シフトされる。
セレクタ６２には、シフトレジスタ６１で夫々８段、１
６段及び３２段遅らせた３種類の信号が入力される。
又、セレクタ６２には、図２に示す段数設定レジスタ５
８からの３ビットのセレクト信号も供給される。これに
より、シフトレジスタ６１で８段、１６段及び３２段遅
らせた３種類の信号のうち、セレクト信号により選択さ
れた信号がセレクタ６２から出力され、減算器６３に入
力される。減算器６３は、入力端子６０から直接得られ
るＡ／Ｄ変換器４３の出力デジタル信号から、セレクタ
６２から得られるデジタル信号を減算して、これらのデ
ジタル信号の差分を求める。
【００４６】図３に示す如く接続された加算器６４及び
フリップフロップ６５は、減算器６３で求めた差分を積
算するアキュムレータを構成する。フリップフロップ６
５は、図２に示すイネーブルレジスタ５９からのイネー
ブル信号によりイネーブル状態とされる。アキュムレー
タで積算された積算結果は、１／ｎ割算器６６に入力さ
れる。
【００４７】１／ｎ割算器６６には、図２に示す段数設
定レジスタ５８からの３ビットのセレクト信号も供給さ
れる。これにより、セレクタ６２でｎ＝８が選択されて
いる場合は、アキュムレータからの１２ビットの積算結
果のうち、３ビット桁を落として、即ち、ビットシフト
を行い、１／８倍した６ビットの信号を１／ｎ割算器６
６内部のセレクタ（図示せず）で切り替えて出力する。
この６ビットの信号は、出力端子６８よりサーマルアス
ペリティのＤＣ成分として出力されて図２に示すオフセ
ット補正回路４５に供給される。尚、セレクタ６２でｎ
＝１６が選択されている場合は、アキュムレータからの
１２ビットの積算結果のうち、４ビット桁を落として、
１／１６倍した６ビットの信号が１／ｎ割算器６６より
出力される。同様にして、セレクタ６２でｎ＝３２が選
択されている場合は、アキュムレータからの１２ビット
の積算結果のうち、５ビット桁を落として、１／３２倍
した６ビットの信号が１／ｎ割算器６６より出力され
る。
【００４８】１／ｎ割算器６６より出力される６ビット
の信号は、減算器６７にも供給される。この減算器６７
には、入力端子６０から直接得られるＡ／Ｄ変換器４３
の出力デジタル信号も供給されている。従って、減算器
６７は、Ａ／Ｄ変換器４３の出力デジタル信号からサー
マルアスペリティのＤＣ成分を減算することにより、Ｄ
Ｃ成分を除去されたデジタル信号を出力する。減算器６
７の出力デジタル信号は、出力端子６９から出力されて
図２に示すタイミング制御回路４６、デジタルイコライ
ザ４７及びゲイン制御回路４８に供給される。
【００４９】フリップフロップ６５に供給されるイネー
ブル信号は、フリップフロップ６５のクリア端子に入力
される。従って、イネーブル信号がオフの場合には、フ
リップフロップ６５はクリアされ、出力端子６８から出
力されるＤＣ成分はゼロとなる。この場合、デジタルハ
イパスフィルタ４４はディセーブル状態となり、出力端
子６９からＡ／Ｄ変換器４３の出力デジタル信号のみを
出力する。
【００５０】図４は、オフセット補正回路４５及びＡ／
Ｄ変換器４３の一実施例を示すブロック図である。同図
中、オフセット補正回路４５は、同図に示す如く接続さ
れたデジタル／アナログ（Ｄ／Ａ）変換回路４５１と、
０．８のループゲインを有するループゲイン回路４５２
とからなる。他方、Ａ／Ｄ変換器４３は、同図に示す如
く接続されたアナログ減算器４３１と、Ａ／Ｄ変換回路
４３２とからなる。尚、ループゲイン回路４５２のルー
プゲインは０．８に限定されず、例えばシミュレーショ
ン等により求められた最適な値に設定すれば良い。
【００５１】デジタルハイパスフィルタ４４の出力端子
から得られるＤＣ成分は、入力端子４５０を介してＤ／
Ａ変換回路４５１に入力され、アナログ電圧に変換され
る。このアナログ電圧は、ループゲイン回路４５２を介
してＡ／Ｄ変換器４３のアナログ減算器４３１に入力さ
れる。アナログ減算器４３１には、図２に示すアナログ
フィルタ４２からのアナログ信号も入力端子４３０を介
して入力されている。従って、アナログ減算器４３１
は、アナログフィルタ４２からのアナログ信号からルー
プゲイン回路４５２からのアナログ電圧を減算して、減
算結果をＡ／Ｄ変換回路４３２に入力する。Ａ／Ｄ変換
回路４３２の出力する６ビットのデジタル信号は、出力
端子４３３を介して図２に示すデジタルハイパスフィル
タ４４に出力される。
【００５２】本実施例では、Ａ／Ｄ変換回路４３２の入
力ダイナミックレンジは４００ｍＶｐｐであり、１ビッ
トの重みが６．２５ｍＶである６ビットの出力を生成す
る。又、Ｄ／Ａ変換回路４５１も、Ａ／Ｄ変換回路４３
２と同じ重みで±２００ｍＶ（４００ｍＶｐｐ）の出力
を生成する。次の表１は、Ｄ／Ａ変換回路４５１の入力
と出力との関係の一例を示す。
【００５３】
【表１】
【００５４】図５は、図２においてヘッド２により再生
されて電圧制御増幅器４１に入力されるアナログ信号を
示す図である。図５中、縦軸は振幅を任意単位で示し、
横軸は時間を示す。図５は、サーマルアスペリティが１
０００ｎｓ付近から発生している場合を示す。
【００５５】図６は、サーマルアスペリティに対する対
策を取らず、図２に示すデジタルハイパスフィルタ４４
やオフセット補正回路４５等が設けられていない場合の
Ａ／Ｄ変換器４３の出力信号を示す図である。図６中、
縦軸は振幅を任意単位で示し、横軸は時間を示す。この
場合、図６からわかるように、期間ＡではＡ／Ｄ変換が
飽和し、期間Ｂではサーマルアスペリティが発生する前
である期間Ａに比べて振幅が減少し、期間Ｃでは位相の
ずれが生じている。
【００５６】他方、本実施例のように、図２に示すデジ
タルハイパスフィルタ４４やオフセット補正回路４５等
が設けられていると、上記の場合と同じ図５に示すアナ
ログ信号に対して、Ａ／Ｄ変換器４３の出力信号は図７
に示すようになり、デジタルハイパスフィルタ４４によ
り取り出されるＤＣ成分は図８に示すようになり、デジ
タルハイパスフィルタ４４によりＤＣ成分を除去された
信号は図８に示すようになることが確認された。図７
中、期間ＤではＡ／Ｄ変換が飽和しており、図９におけ
る期間Ｄではデータの再生ができないと考えられるが、
期間Ｄ以降では振幅の低下や位相のずれが見られず、本
実施例がサーマルアスペリティに対して非常に効果的で
あることが確認された。
【００５７】図１０は、図２に示すＴＡ検出回路５５の
一実施例を示すブロック図である。ＴＡ検出回路５５
は、同図に示す如く接続されたアンド回路５５１、絶対
値回路５５２、レベルコンパレータ５５３、ラッチ回路
５５４，５５５、排他的論理和（ＥＯＲ）回路５５６、
Ｎビットシフトレジスタ５５７及びラッチ回路５５８か
らなる。
【００５８】入力端子５６０には、図２に示すＡ／Ｄ変
換器４３の出力デジタル信号が入力され、入力端子５６
１には、ＴＡ検出回路５５の動作をイネーブル／ディセ
ーブルする信号が制御入力される。この制御信号は、上
位装置又はホストＭＰＵ３２から供給されても、上位装
置及びホストＭＰＵ３２からセット可能なレジスタ（図
示せず）から供給されても良い。アンド回路５５１は、
入力端子５６０，５６１からの信号のアンドを求め、出
力を絶対値回路５５２及びラッチ回路５５４に供給す
る。絶対値回路５５２は、アンド回路５５１の出力信号
の絶対値を求め、レベルコンパレータ５５３に供給す
る。レベルコンパレータ５５３は、入力端子５６２に入
力されるＴＡスライスレベルと、絶対値回路５５２の出
力信号とを比較する。ＴＡスライスレベルは、上位装置
又はホストＭＰＵ３２から供給されても、上位装置及び
ホストＭＰＵ３２からセット可能なレジスタ（図示せ
ず）から供給されても良い。レベルコンパレータ５５３
の出力信号は、Ｎビットシフトレジスタ５５７及びラッ
チ回路５５４，５５５のクロック入力端子ＣＬＫに供給
される。
【００５９】ラッチ回路５５４，５５５及びＥＯＲ回路
５５６は、極性チェック部を構成する。ラッチ回路５５
４の出力信号は、ラッチ回路５５５及びＥＯＲ回路５５
６に供給され、ＥＯＲ回路５５６には、ラッチ回路５５
５の出力信号も供給される。ＥＯＲ回路５５６の出力信
号は、リセットパルスとしてＮビットシフトレジスタ５
５７のリセット端子に供給され、Ｎビットシフトレジス
タ５５７は、このリセットパルスがハイレベル（論理値
「１」）の場合にリセットされる。
【００６０】他方、Ｎビットシフトレジスタ５５７のク
リア端子には、入力端子５６３からのＮビット設定信号
が供給される。このＮビット設定信号は、上位装置又は
ホストＭＰＵ３２から供給されても、上位装置及びホス
トＭＰＵ３２からセット可能なレジスタ（図示せず）か
ら供給されても良い。Ｎビットシフトレジスタ５５７の
出力信号は、ラッチ回路５５８のセット端子に供給され
る。ラッチ回路５５８の出力信号は、ＴＡ検出ビットと
して、図２に示すＴＡ検出ビットレジスタ５６に供給さ
れる。このラッチ回路５５８のリセット端子には、入力
端子５６４かろＴＡ検出ビットクリア信号が供給され
る。このＴＡ検出ビットクリア信号は、上位装置又はホ
ストＭＰＵ３２から供給されても、上位装置及びホスト
ＭＰＵ３２からセット可能なレジスタ（図示せず）から
供給されても良い。
【００６１】図１１は、デジタルイコライザ４７の一実
施例をその周辺部分と共に示すブロック図である。同図
中、図２と同一部分には同一符号を付し、その説明は省
略する。本実施例では、説明の便宜上、Ａ／Ｄ変換器４
３が６ビットの場合について説明する。
【００６２】デジタルイコライザ４７は、図１１に示す
如く接続されたＤフリップフロップ４７１〜４７４と、
係数乗算器４８１〜４８４と、加算器４９１とからな
る。加算器４９１の出力信号は、図２に示す最尤復号回
路５１に供給される。尚、太線で示す信号線は、バスを
示す。
【００６３】ところで、Ｄフリップフロップ４７１〜４
７４はシフトレジスタを構成するので、デジタルハイパ
スフィルタ４４内のシフトレジスタの少なくとも一部と
兼用できれば好都合である。そこで、デジタルハイパス
フィルタ４４内のシフトレジスタの少なくとも一部をデ
ジタルイコライザ４７と兼用する実施例を以下に説明す
る。
【００６４】図１２は、デジタルハイパスフィルタ４４
及びデジタルイコライザ４７の一部を兼用する実施例を
示すブロック図である。同図中、図１１と同一部分には
同一符号を付し、その説明は省略する。本実施例では、
デジタルハイパスフィルタ４４のシフトレジスタの一部
を、デジタルイコライザ４７のシフトレジスタと兼用す
ることで、回路規模及び帰還ループの段数を減少させて
いる。又、本実施例でも、説明の便宜上、Ａ／Ｄ変換器
４３が６ビットの場合について説明する。
【００６５】図１２において、デジタルハイパスフィル
タ４４のシフトレジスタを構成するフリップフロップ４
７１〜４７５のうち、フリップフロップ４７１〜４７４
は、デジタルイコライザ４７のシフトレジスタと兼用さ
れる。このため、本実施例ではＡ／Ｄ変換器４３が６ビ
ットであるので、デジタルハイパスフィルタ４４のシフ
トレジスタとデジタルイコライザ４７のシフトレジスタ
とを独立して設ける場合と比較すると、６×４個のフリ
ップフロップを節約することが可能である。
【００６６】尚、上記の如きフリップフロップの兼用に
よる回路規模の減少は、デジタルイコライザ４７のタッ
プ数やデジタルハイパスフィルタ４４内のシフトレジス
タの段数によっても変わる。次に、リトライ方法の実施
例を図１３及び図１４と共に説明する。図１３は、図１
に示すホストＭＰＵ３２のリードリトライ時の動作を説
明するフローチャートである。又、図１４は、図１３中
のＴＡリトライ処理を説明する図である。
【００６７】図１３において、ステップＳ１０１は、図
１に示す磁気ディスク装置の動作を開始する。この開始
状態では、ステップＳ１１４により、図２に示すデジタ
ルハイパスフィルタ４４がイネーブルレジスタ５９によ
りディセーブル状態とされ、リード／ライト（Ｒ／Ｗ）
パラメータはデフォルト値又は調整値に設定されてい
る。ステップＳ１０２は、ヘッド２により再生されたデ
ータを読む。ステップＳ１０３は、データエラーが発生
しているか否かを判定する。ステップＳ１０３の判定結
果がＮＯであれば、ステップＳ１０５はデータ読み込み
が正常終了したと判断し、ステップＳ１０６で処理が終
了する。
【００６８】他方、ステップＳ１０３の判定結果がＹＥ
Ｓであると、ステップＳ１０４はデータエラーが誤り訂
正コード（ＥＣＣ）により訂正可能であるか否かを判定
する。ステップＳ１０４の判定結果がＹＥＳであると、
ステップＳ１０７はコレクタブルエラーを上位装置へ報
告し、ステップＳ１０６で処理が終了する。
【００６９】ステップＳ１０４の判定結果がＮＯの場
合、ステップＳ１０８はリトライステップが終了したか
否かを判定する。ステップＳ１０８の判定結果がＹＥＳ
であると、ステップＳ１０９はアンコレクタブルエラー
を上位装置へ報告し、ステップＳ１０６で処理が終了す
る。
【００７０】ステップＳ１０８の判定結果がＮＯの場
合、ステップＳ１１０は図２に示すＴＡ検出ビットレジ
スタ５６を参照して、ＴＡ検出ビットがオン、即ち、セ
ットされているか否かを判定する。ステップＳ１１０の
判定結果がＮＯであると、ステップＳ１１１は通常のリ
ードリトライ処理を行う。具体的には、ステップＳ１１
１は図１４に示すヘッド２のセンス電流等のＲ／Ｗパラ
メータのみを振り、デジタルハイパスフィルタ４４をイ
ネーブルレジスタ５９の内容に基づいてディセーブル状
態とする。通常のリードリトライ処理では、デジタルハ
イパスフィルタ４４の設定は振らない。ステップＳ１１
１の後、処理はステップＳ１０２へ戻る。
【００７１】他方、ステップＳ１１０の判定結果がＹＥ
Ｓの場合、ステップＳ１１２はＴＡリトライ処理を行
う。具体的には、ステップＳ１１２は先ずデジタルハイ
パスフィルタ４４のシフトレジスタの段数を、段数設定
レジスタ５８の内容に基づいて変更する。又、通常のリ
ードリトライ処理の場合と同様に、Ｒ／Ｗパラメータを
振る。更に、イネーブルレジスタ５９の内容に基づいて
デジタルハイパスフィルタ４４をイネーブル状態とす
る。ステップＳ１１２の後、処理はステップＳ１０２へ
戻る。
【００７２】つまり、ＴＡリトライ処理を行う場合に
は、図１４に示すＲ／Ｗパラメータの他に、図１４に示
すデジタルハイパスフィルタ４４の設定も変更する。本
実施例におけるデジタルハイパスフィルタ４４の設定に
は、シフトレジスタの段数とイネーブル／ディセーブル
状態とがある。又、Ｒ／Ｗパラメータには、ヘッド２の
センス電流と、ヘッド２のオフセット量と、アナログフ
ィルタ４２の中心周波数Ｆｃと、アナログフィルタ４２
のブーストと、最尤復号回路５１のビタビスライスレベ
ルとがある。又、パラメータの組み合わせは、図１４に
示すように６３のステップ数の範囲内で有効なものを設
定する。
【００７３】以上、本発明を実施例により説明したが、
本発明は上記実施例に限定されるものではなく、本発明
の範囲内で種々の変形及び改良が可能であることは言う
までもない。
【００７４】
【発明の効果】請求項１記載の発明によれば、確実にサ
ーマルアスペリティを検出することができる。請求項２
及び５記載の発明によれば、確実にサーマルアスペリテ
ィを除去することができ、デジタル処理を行うために、
ノイズによる悪影響を低減可能である。
【００７５】請求項３及び６記載の発明によれば、オフ
セット補正を行うことにより、アナログ／デジタル変換
器又は変換手段の入力ダイナミックレンジ内に入るデー
タが増えるため、生成できるデータ範囲が広くなる。
又、アナログ／デジタル変換器又は変換手段の入力ダイ
ナミックレンジを拡大する必要がないので、分解能の劣
化を防ぐことができる。
【００７６】請求項４及び７記載の発明によれば、確実
にサーマルアスペリティを検出して除去することができ
る。請求項８、９及び１１記載の発明によれば、比較的
簡単な回路でサーマルアスペリティを除去することがで
きる。
【００７７】請求項１０記載の発明によれば、自動利得
制御ループ及び位相ロックループの動作をホールドする
時間を大幅に減少させることができるので、再生データ
の信頼性を向上させることが可能である。請求項１２〜
１５記載の発明によれば、サーマルアスペリティの除去
とリトライ処理とを両立することができる。
【００７８】従って、本発明によれば、確実にサーマル
アスペリティを検出して除去することができる。
【図面の簡単な説明】
【図１】磁気ディスク装置の一実施例の概略構成を示す
図である。
【図２】磁気ディスク装置の一実施例の要部を示すブロ
ック図である。
【図３】デジタルハイパスフィルタの一実施例を示すブ
ロック図である。
【図４】オフセット補正回路及びＡ／Ｄ変換器の一実施
例を示すブロック図である。
【図５】ヘッドにより再生されて電圧制御増幅器に入力
されるアナログ信号を示す図である。
【図６】サーマルアスペリティに対する対策を取らずデ
ジタルハイパスフィルタやオフセット補正回路等が設け
られていない場合のＡ／Ｄ変換器の出力信号を示す図で
ある。
【図７】実施例におけるＡ／Ｄ変換器の出力信号を示す
図である。
【図８】実施例におけるデジタルハイパスフィルタによ
り取り出されるＤＣ成分を示す図である。
【図９】実施例におけるデジタルハイパスフィルタによ
りＤＣ成分を除去された信号を示す図である。
【図１０】ＴＡ検出回路の一実施例を示すブロック図で
ある。
【図１１】ＴＡ検出回路の一実施例を示すブロック図で
ある。
【図１２】デジタルイコライザの一実施例をその周辺部
分と共に示すブロック図である。
【図１３】ホストＭＰＵのリードリトライ時の動作を説
明するフローチャートである。
【図１４】図１３中のＴＡリトライ処理を説明する図で
ある。
【符号の説明】
１ 磁気ディスク ２ ヘッド １０ 表面 １１ スピンドル ２０ ヘッドアクチュエータ ２２ キャリッジ部 ３０ ディスク機構部 ３１ 前置増幅回路 ３２ ホストマイクロプロセッサ（ＭＰＵ） ３３ 読み出し／書き込み制御部 ３４ インタフェース回路 ３５ 変復調回路 ３６ 駆動回路 ４１ 電圧制御増幅器 ４２ アナログフィルタ ４３ アナログ／デジタル（Ａ／Ｄ）変換器 ４４ デジタルハイパスフィルタ ４５ オフセット補正回路 ４６ タイミング制御回路 ４７ デジタルイコライザ ４８ ゲイン制御回路 ４９ 電圧制御発振器 ５１ 最尤復号（ビタビ復号）回路 ５２ ９／８デコーダ ５５ サーマルアスペリティ（ＴＡ）検出回路 ５６ ＴＡ検出ビットレジスタ ５８ 段数設定レジスタ ５９ イネーブルレジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｂ 20/18 ５７６ Ｇ１１Ｂ 20/18 ５７６Ｚ

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 磁気記録媒体から再生されたアナログ信
    号をアナログ／デジタル変換器を用いてデジタル信号に
    変換する変換ステップと、 該デジタル信号に基づいてサーマルアスペリティを検出
    する検出ステップと、 該検出ステップにより前記サーマルアスペリティが検出
    されたことを、ファームウェアにより自動的に認識して
    管理するステップとを含む、サーマルアスペリティ検出
    方法。
  2. 【請求項２】 磁気記録媒体から再生されたアナログ信
    号をアナログ／デジタル変換器を用いてデジタル信号に
    変換する変換ステップと、 該アナログ信号に含まれるサーマルアスペリティによる
    直流成分を、該変換ステップの後にディジタルフィルタ
    を用いて除去する除去ステップとを含む、サーマルアス
    ペリティ除去方法。
  3. 【請求項３】 前記ディジタルフィルタにより検出した
    前記直流成分に基づいて、前記アナログ／デジタル変換
    器に対して負帰還を行い該アナログ／デジタル変換器の
    入力から該直流成分に対応する信号を減算してオフセッ
    ト補正を行う補正ステップを更に含む、請求項２記載の
    サーマルアスペリティ除去方法。
  4. 【請求項４】 前記サーマルアスペリティを検出する検
    出ステップを更に含み、前記除去ステップは、該検出ス
    テップが該サーマルアスペリティを検出した場合にのみ
    前記直流成分を除去する、請求項２又は３記載のサーマ
    ルアスペリティ除去方法。
  5. 【請求項５】 磁気ディスクから再生されたアナログ信
    号をデジタル信号に変換するアナログ／デジタル変換手
    段と、 該アナログ信号に含まれるサーマルアスペリティによる
    直流成分を、該アナログ／デジタル変換手段の出力から
    除去するディジタルフィルタとを備えた、磁気ディスク
    装置。
  6. 【請求項６】 前記ディジタルフィルタにより検出した
    前記直流成分に基づいて、前記アナログ／デジタル変換
    手段に対して負帰還を行い該アナログ／デジタル変換手
    段の入力から該直流成分に対応する信号を減算してオフ
    セット補正を行う補正手段を更に備えた、請求項５記載
    の磁気ディスク装置。
  7. 【請求項７】 前記デジタル信号に基づいて前記サーマ
    ルアスペリティを検出する検出手段を更に備え、前記デ
    ジタルフィルタは、該検出手段が該サーマルアスペリテ
    ィを検出した場合にのみ前記直流成分を除去する、請求
    項５又は６記載の磁気ディスク装置。
  8. 【請求項８】 ｎを整数とすると、前記デジタルフィル
    タは、前記デジタル信号を入力されるｎ段のシフトレジ
    スタと、該シフトレジスタと該デジタル信号との差分を
    求める減算手段と、該減算手段より出力される差分を積
    算するアキュムレータと、該アキュムレータからの積算
    結果をｎで除算して該デジタルフィルタの出力を生成す
    る１／ｎ除算手段とを有する、請求項５〜７のいずれか
    １項記載の磁気ディスク装置。
  9. 【請求項９】 前記シフトレジスタの段数ｎ及び前記除
    算手段の除算値１／ｎを可変設定する手段を更に備え
    た、請求項８記載の磁気ディスク装置。
  10. 【請求項１０】 前記デジタルフィルタの出力に基づい
    て自動利得制御を行う自動利得制御ループと、 前記デジタルフィルタの出力に基づいて位相ロック制御
    を行う位相ロックループと、 前記デジタルフィルタの出力に基づいてイコライジング
    処理を行うデジタルイコライザと、 該自動利得制御ループと、該位相ロックループと、該デ
    ジタルイコライザとの出力に基づいて、前記デジタル信
    号をデコードするデコード手段とを更に備えた、請求項
    ５〜９のいずれか１項記載の磁気ディスク装置。
  11. 【請求項１１】 前記デジタルフィルタは、少なくとも
    一部が前記デジタルイコライザと兼用されるシフトレジ
    スタを有する、請求項１０記載の磁気ディスク装置。
  12. 【請求項１２】 前記デジタル信号に基づいてデータエ
    ラーを検出する第１の検出手段と、 前記デジタル信号に基づいて前記サーマルアスペリティ
    を検出する第２の検出手段とを更に備え、 前記デジタルフィルタは、該第１の検出手段がデータエ
    ラーを検出し、且つ、該第２の検出手段が該サーマルア
    スペリティを検出した場合にのみ前記直流成分を除去す
    る、請求項５，６，８〜１１のうちいずれか１項記載の
    磁気ディスク装置。
  13. 【請求項１３】 前記第１の検出手段がデータエラーを
    検出すると、前記第２の検出手段がサーマルアスペリテ
    ィを検出したか否かに基づいてリードのリトライ処理を
    行うリトライ手段を更に備えた、請求項１２記載の磁気
    ディスク装置。
  14. 【請求項１４】 磁気記録媒体から再生されたアナログ
    信号をデジタル信号に変換するアナログ／デジタル変換
    手段と、該アナログ信号に含まれるサーマルアスペリテ
    ィによる直流成分を該アナログ／デジタル変換手段の出
    力から除去するディジタルフィルタとを有する装置にお
    けるリトライ方法であって、 前記デジタル信号に基づいてデータエラーを検出するス
    テップと、 前記デジタル信号に基づいて前記サーマルアスペリティ
    を検出するステップと、 該データエラーが検出されると、該サーマルアスペリテ
    ィが検出されたか否かに基づいてリードのリトライ処理
    を行うステップとを含む、リトライ方法。
  15. 【請求項１５】 前記データエラーが検出され、且つ、
    前記サーマルアスペリティが検出された場合にのみ前記
    直流成分を除去するように該デジタルフィルタを制御す
    るステップを更に含む、請求項１４記載のリトライ方
    法。
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