JPH10106292A - メモリ試験装置 - Google Patents
メモリ試験装置Info
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- JPH10106292A JPH10106292A JP8258326A JP25832696A JPH10106292A JP H10106292 A JPH10106292 A JP H10106292A JP 8258326 A JP8258326 A JP 8258326A JP 25832696 A JP25832696 A JP 25832696A JP H10106292 A JPH10106292 A JP H10106292A
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- 238000004458 analytical method Methods 0.000 claims abstract description 11
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- 230000004044 response Effects 0.000 claims description 2
- 230000000873 masking effect Effects 0.000 claims 1
- 238000003491 array Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
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Abstract
(57)【要約】
【課題】 マスクパターンメモリを具備したメモリ試験
装置の回路規模を小さくする。 【解決手段】 マスクパターンメモリから読出されるマ
スクパターンデータを、被試験メモリの端子の配列に対
応するビット配列に変換することなく、直接マスク回路
１１３に供給し、マスク回路において、フェイルデータ
セレクタ１０８で被試験メモリ２００の端子の配列に対
応したビット配列の仮フェイルデータを重み付けの順序
のビット配列に変換されたフェイルデータの通過を制御
し、不良解析メモリ１０９への書込をマスクする構成と
した。
装置の回路規模を小さくする。 【解決手段】 マスクパターンメモリから読出されるマ
スクパターンデータを、被試験メモリの端子の配列に対
応するビット配列に変換することなく、直接マスク回路
１１３に供給し、マスク回路において、フェイルデータ
セレクタ１０８で被試験メモリ２００の端子の配列に対
応したビット配列の仮フェイルデータを重み付けの順序
のビット配列に変換されたフェイルデータの通過を制御
し、不良解析メモリ１０９への書込をマスクする構成と
した。
Description
【０００１】
【発明の属する技術分野】この発明は例えば半導体集積
回路素子によって構成されるメモリを試験するメモリ試
験装置に関する。
回路素子によって構成されるメモリを試験するメモリ試
験装置に関する。
【０００２】
【従来の技術】メモリ試験装置には一般に不良解析メモ
リが設けられ、この不良解析メモリに被試験メモリで不
良が発生したアドレスのメモリセルの位置に不良の発生
を表わす例えばＨ論理を書込み、この不良セル位置情報
を集計して不良救済が可能か否かを判定する。
リが設けられ、この不良解析メモリに被試験メモリで不
良が発生したアドレスのメモリセルの位置に不良の発生
を表わす例えばＨ論理を書込み、この不良セル位置情報
を集計して不良救済が可能か否かを判定する。
【０００３】或るモードの試験で不良解析メモリに１回
でも不良が書込まれると、他のモードの試験では、その
不良を書込んだメモリセル位置には再度書込を行なうこ
となく、つまり、書込だデータが更新されることを阻止
するために不良が発生したメモリセルの位置をマスクす
る必要がある。このため、不良解析メモリと対でマスク
パターンメモリが設けられている。
でも不良が書込まれると、他のモードの試験では、その
不良を書込んだメモリセル位置には再度書込を行なうこ
となく、つまり、書込だデータが更新されることを阻止
するために不良が発生したメモリセルの位置をマスクす
る必要がある。このため、不良解析メモリと対でマスク
パターンメモリが設けられている。
【０００４】図３に従来のメモリ試験装置の概略の構成
を示す。図中１００はメモリ試験装置、２００は被試験
メモリを示す。メモリ試験装置１００はパターン発生器
１０１と、各部の動作を制御するタイミング発生器１０
２と、パターン発生器１０１が出力するパターンデータ
及びアドレスパターンデータを被試験メモリ２００の端
子の配列に対応したビット配列Ｐ１〜ＰＮに仕分けする
パターンセレクタ１０３と、このパターンセレクタ１０
３で仕分けされたパターンデータに従って実波形を持つ
パターン信号に生成する波形発生器１０４と、波形発生
器１０４が出力するパターン信号のそれぞれを被試験メ
モリ２００の各端子に与えるドライバ１０５と、被試験
メモリ２００から読出された応答信号の論理が所定の電
圧値を持っているか否かを判定するアナログ比較器１０
６と、このアナログ比較器の比較出力とパターン発生器
１０１が出力する期待値パターンが一致しているか否か
を判定する論理比較器１０７と、この論理比較器が出力
するフェイルデータのビット配列を元の重み付けの順序
で配列されたビットの配列ＭＳＢ〜ＬＳＢに戻すフェイ
ルデータセレクタ１０８と、このフェイルデータセレク
タ１０８で元のビット配列に戻したフェイルデータをフ
ェイル発生アドレスに記憶する不良解析メモリ１０９
と、被試験メモリの論理比較を禁止するアドレスのメモ
リセル位置を記憶するマスクパターンメモリ１１１と、
このマスクパターンメモリ１１１から読出されるマスク
すべきアドレスのメモリセル位置を被試験メモリ２００
の端子の配列に対応するビット配列Ｐ１〜ＰＮに変換
し、その変換した比較マスクパターンデータを論理比較
器１０７に与え、論理比較器１０７において被試験メモ
リ２００の各端子から読出されるデータの比較動作を禁
止させるマスクパターンセレクタ１１２とによって構成
される。
を示す。図中１００はメモリ試験装置、２００は被試験
メモリを示す。メモリ試験装置１００はパターン発生器
１０１と、各部の動作を制御するタイミング発生器１０
２と、パターン発生器１０１が出力するパターンデータ
及びアドレスパターンデータを被試験メモリ２００の端
子の配列に対応したビット配列Ｐ１〜ＰＮに仕分けする
パターンセレクタ１０３と、このパターンセレクタ１０
３で仕分けされたパターンデータに従って実波形を持つ
パターン信号に生成する波形発生器１０４と、波形発生
器１０４が出力するパターン信号のそれぞれを被試験メ
モリ２００の各端子に与えるドライバ１０５と、被試験
メモリ２００から読出された応答信号の論理が所定の電
圧値を持っているか否かを判定するアナログ比較器１０
６と、このアナログ比較器の比較出力とパターン発生器
１０１が出力する期待値パターンが一致しているか否か
を判定する論理比較器１０７と、この論理比較器が出力
するフェイルデータのビット配列を元の重み付けの順序
で配列されたビットの配列ＭＳＢ〜ＬＳＢに戻すフェイ
ルデータセレクタ１０８と、このフェイルデータセレク
タ１０８で元のビット配列に戻したフェイルデータをフ
ェイル発生アドレスに記憶する不良解析メモリ１０９
と、被試験メモリの論理比較を禁止するアドレスのメモ
リセル位置を記憶するマスクパターンメモリ１１１と、
このマスクパターンメモリ１１１から読出されるマスク
すべきアドレスのメモリセル位置を被試験メモリ２００
の端子の配列に対応するビット配列Ｐ１〜ＰＮに変換
し、その変換した比較マスクパターンデータを論理比較
器１０７に与え、論理比較器１０７において被試験メモ
リ２００の各端子から読出されるデータの比較動作を禁
止させるマスクパターンセレクタ１１２とによって構成
される。
【０００５】
【発明が解決しようとする課題】従来は論理比較器１０
７でマスク動作を行なわせている。従ってメモリ１１１
から読出した比較マスクパターンデータをマスクパター
ンセレクタ１１２において被試験メモリ２００の端子の
配列Ｐ１〜ＰＮに対応したビット配列に変換しなければ
ならない。
７でマスク動作を行なわせている。従ってメモリ１１１
から読出した比較マスクパターンデータをマスクパター
ンセレクタ１１２において被試験メモリ２００の端子の
配列Ｐ１〜ＰＮに対応したビット配列に変換しなければ
ならない。
【０００６】パターンセレクタ１０３及びマスクパター
ンセレクタ１１２は共に各種の規格のメモリの何れにも
対応してビット配列を選択できなければならないから、
その構成は大規模な回路となる。従って規模が大きいパ
ターンセレクタ１０３とマスクパターンセレクタ１１２
を備えているから、メモリ試験装置の全体の構成も大規
模になる欠点がある。
ンセレクタ１１２は共に各種の規格のメモリの何れにも
対応してビット配列を選択できなければならないから、
その構成は大規模な回路となる。従って規模が大きいパ
ターンセレクタ１０３とマスクパターンセレクタ１１２
を備えているから、メモリ試験装置の全体の構成も大規
模になる欠点がある。
【０００７】特に最近の傾向として被試験メモリの端子
数は増加の傾向にあるから、パターンセレクタ１０３及
びマスクパターンセレクタ１１２の規模も増々大きくな
る不都合がある。この発明の目的はマスクパターンセレ
クタを用いることなくマスク動作を実行させ、メモリ試
験装置の構成を簡素化しようとするものである。
数は増加の傾向にあるから、パターンセレクタ１０３及
びマスクパターンセレクタ１１２の規模も増々大きくな
る不都合がある。この発明の目的はマスクパターンセレ
クタを用いることなくマスク動作を実行させ、メモリ試
験装置の構成を簡素化しようとするものである。
【０００８】
【課題を解決するための手段】この発明では、マスクパ
ターンメモリから読出される比較マスクパターンデータ
によって直接マスク回路を制御し、不良解析メモリに書
込まれるフェイルデータの通過を制御し、マスク動作を
行なうように構成した点を特徴とするものである。
ターンメモリから読出される比較マスクパターンデータ
によって直接マスク回路を制御し、不良解析メモリに書
込まれるフェイルデータの通過を制御し、マスク動作を
行なうように構成した点を特徴とするものである。
【０００９】この発明の構成によれば論理比較器でマス
ク動作を行なわずに全ての比較結果を出力させる。従っ
てこの比較結果を仮フェイルデータと呼ぶことにし、こ
の仮フェイルデータをフェイルデータセレクタによって
元の重み付けの順序に従って配列されたビット配列ＭＳ
Ｂ〜ＬＳＢに戻される。従ってマスクメモリから読出し
たマスクデータをそのままマスク動作を行なう制御信号
として利用することができる。よって従来の例で説明し
た回路規模が大きいマスクパターンセレクタは全く必要
が無く、試験装置全体の構成を簡素化することができ
る。
ク動作を行なわずに全ての比較結果を出力させる。従っ
てこの比較結果を仮フェイルデータと呼ぶことにし、こ
の仮フェイルデータをフェイルデータセレクタによって
元の重み付けの順序に従って配列されたビット配列ＭＳ
Ｂ〜ＬＳＢに戻される。従ってマスクメモリから読出し
たマスクデータをそのままマスク動作を行なう制御信号
として利用することができる。よって従来の例で説明し
た回路規模が大きいマスクパターンセレクタは全く必要
が無く、試験装置全体の構成を簡素化することができ
る。
【００１０】
【発明の実施の形態】図１にこの発明の一実施例を示
す。図２と対応する部分には同一符号を付し、その重複
説明は省略するが、この発明では不良解析メモリ１０９
とフェイルデータセレクタ１０８との間にマスク回路１
１３を設け、このマスク回路１１３の一方の入力端子に
マスクパターンメモリ１１１から読出したマスクパター
ンデータを入力する。マスク回路１１３の他方の入力端
子にフェイルデータセレクタ１０８から出力される仮フ
ェイルデータを供給する。
す。図２と対応する部分には同一符号を付し、その重複
説明は省略するが、この発明では不良解析メモリ１０９
とフェイルデータセレクタ１０８との間にマスク回路１
１３を設け、このマスク回路１１３の一方の入力端子に
マスクパターンメモリ１１１から読出したマスクパター
ンデータを入力する。マスク回路１１３の他方の入力端
子にフェイルデータセレクタ１０８から出力される仮フ
ェイルデータを供給する。
【００１１】マスク回路１１３は、例えば図２に示すよ
うに、マスクパターンデータ及びフェイルデータセレク
タ１０８から出力されるフェイルデータのビット数と同
数のアンドゲート１１３Ａ〜１１３Ｎによって構成する
ことができる。アンドゲート１１３Ａ〜１１３Ｎの各一
方の入力端子は極性反転入力端子とされ、この極性反転
入力端子にマスクパターンメモリ１１１から読出される
マスクデータを供給する。
うに、マスクパターンデータ及びフェイルデータセレク
タ１０８から出力されるフェイルデータのビット数と同
数のアンドゲート１１３Ａ〜１１３Ｎによって構成する
ことができる。アンドゲート１１３Ａ〜１１３Ｎの各一
方の入力端子は極性反転入力端子とされ、この極性反転
入力端子にマスクパターンメモリ１１１から読出される
マスクデータを供給する。
【００１２】マスクパターンメモリ１１１ではマスクす
べきアドレスのメモリセル（マスクデータのビットに対
応）に例えばＨ論理を書込むものとすると、マスクすべ
きアドレスがアクセスされると、そのとき読出されるマ
スクパターンデータはマスクすべきメモリセルに対応し
たビットがＨ論理となる。このＨ論理のマスクデータが
アンドゲート１１３Ａ〜１１３Ｎの反転入力端子に与え
られることにより、アンドゲート１１３Ａ〜１１３Ｎは
選択的に閉じられる。
べきアドレスのメモリセル（マスクデータのビットに対
応）に例えばＨ論理を書込むものとすると、マスクすべ
きアドレスがアクセスされると、そのとき読出されるマ
スクパターンデータはマスクすべきメモリセルに対応し
たビットがＨ論理となる。このＨ論理のマスクデータが
アンドゲート１１３Ａ〜１１３Ｎの反転入力端子に与え
られることにより、アンドゲート１１３Ａ〜１１３Ｎは
選択的に閉じられる。
【００１３】従ってＨ論理が与えられたアンドゲート１
１３Ａ〜１１３Ｎの他方の入力端子に供給したフェイル
データは通過を阻止され、そのアドレスのメモリセルの
位置に新らしいフェイルデータが書込まれることを禁止
することができる。
１３Ａ〜１１３Ｎの他方の入力端子に供給したフェイル
データは通過を阻止され、そのアドレスのメモリセルの
位置に新らしいフェイルデータが書込まれることを禁止
することができる。
【００１４】
【発明の効果】以上説明したように、この発明によれば
フェイルデータセレクタ１０８で、被試験メモリ２００
の端子の配列順序に従ってビット位置が規定された仮フ
ェイルデータを、パターン発生器１０１が出力したアド
レスパターンデータとパターンデータのビット位置の配
列に変換し、この仮フェイルデータをマスクパターンメ
モリ１１１から読出されるマスクパターンデータによっ
てマスク動作を行なわせる構成としたから、従来用いて
いたマスクパターンセレクタ１１２を必要としない。
フェイルデータセレクタ１０８で、被試験メモリ２００
の端子の配列順序に従ってビット位置が規定された仮フ
ェイルデータを、パターン発生器１０１が出力したアド
レスパターンデータとパターンデータのビット位置の配
列に変換し、この仮フェイルデータをマスクパターンメ
モリ１１１から読出されるマスクパターンデータによっ
てマスク動作を行なわせる構成としたから、従来用いて
いたマスクパターンセレクタ１１２を必要としない。
【００１５】従って回路規模が大きいマスクパターンセ
レクタを必要としないから、メモリ試験装置１００の全
体の構成を簡素化することができ、これにより装置の小
型化及びコストダウンも期待できる利点が得られる。
レクタを必要としないから、メモリ試験装置１００の全
体の構成を簡素化することができ、これにより装置の小
型化及びコストダウンも期待できる利点が得られる。
【図１】この発明の一実施例を説明するためのブロック
図。
図。
【図２】この発明の要部の構成の一例を説明するための
ブロック図。
ブロック図。
【図３】従来の技術を説明するためのブロック図。
１００ メモリ試験装置 １０１ パターン発生器 １０２ タイミング発生器 １０３ パターンセレクタ １０４ 波形発生器 １０５ ドライバ １０６ アナログ比較器 １０７ 論理比較器 １０８ フェイルデータセレクタ １０９ 不良解析メモリ １１１ マスクパターンメモリ １１３ マスク回路
Claims (1)
- 【請求項１】 Ａ．重み付けの順序に従ってビット配列
されたアドレスパターンデータ及びテストパターンデー
タを出力するパターン発生器と、 Ｂ．このパターン発生器が出力するアドレスパターンデ
ータ及びパターンデータのビット配列を、被試験メモリ
の端子の配列に変換するパターンセレクタと、 Ｃ．このパターンセレクタで仕分けされたパターンデー
タを実波形を持つアドレス信号及びパターン信号に変換
する波形発生器と、 Ｄ．被試験メモリから読出した応答出力と上記パターン
セレクタから出力される期待値とを比較する論理比較器
と、 Ｅ．この論理比較器が出力する仮フェイルデータのビッ
ト配列を上記被試験メモリの端子の配列から上記重み付
けの順序に従うビット配列に戻すフェイルデータセレク
タと、 Ｆ．被試験メモリと同一アドレス空間を有し、上記論理
比較器から出力される仮フェイルデータをフェイルが発
生したアドレスに記憶する不良解析メモリと、 Ｇ．被試験メモリと同一アドレス空間を有し、上記不良
解析メモリに記憶するフェイルが発生したメモリセル位
置に対応するビットのフェイルデータをマスクするため
のマスクデータを記憶するマスクメモリと、 Ｈ．このマスクメモリから読出したマスクデータに従っ
て上記フェイルデータセレクタから上記不良解析メモリ
に供給する仮フェイルデータの通過を制御し、本来のフ
ェイルデータを得るマスク回路と、によって構成したこ
とを特徴とするメモリ試験装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25832696A JP3549174B2 (ja) | 1996-09-30 | 1996-09-30 | メモリ試験装置 |
| US09/077,397 US5996098A (en) | 1996-09-30 | 1997-09-29 | Memory tester |
| PCT/JP1997/003464 WO1998014954A1 (en) | 1996-09-30 | 1997-09-29 | Memory tester |
| KR1019980700430A KR100297678B1 (ko) | 1996-09-30 | 1997-09-29 | 메모리시험장치 |
| DE19781043T DE19781043T1 (de) | 1996-09-30 | 1997-09-29 | Speichertesteinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25832696A JP3549174B2 (ja) | 1996-09-30 | 1996-09-30 | メモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10106292A true JPH10106292A (ja) | 1998-04-24 |
| JP3549174B2 JP3549174B2 (ja) | 2004-08-04 |
Family
ID=17318701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25832696A Expired - Fee Related JP3549174B2 (ja) | 1996-09-30 | 1996-09-30 | メモリ試験装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5996098A (ja) |
| JP (1) | JP3549174B2 (ja) |
| KR (1) | KR100297678B1 (ja) |
| DE (1) | DE19781043T1 (ja) |
| WO (1) | WO1998014954A1 (ja) |
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| KR19990082686A (ko) * | 1998-04-20 | 1999-11-25 | 다니구찌 이찌로오, 기타오카 다카시 | 메모리테스트장치및메모리테스트방법 |
| KR100794947B1 (ko) | 2005-12-06 | 2008-01-15 | 요코가와 덴키 가부시키가이샤 | 메모리 검사 장치 |
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| US6536005B1 (en) * | 1999-10-26 | 2003-03-18 | Teradyne, Inc. | High-speed failure capture apparatus and method for automatic test equipment |
| JP4435915B2 (ja) * | 1999-11-26 | 2010-03-24 | 株式会社アドバンテスト | パターン発生方法・パターン発生器・メモリ試験装置 |
| US6853336B2 (en) * | 2000-06-21 | 2005-02-08 | International Business Machines Corporation | Display device, computer terminal, and antenna |
| US7137049B2 (en) * | 2003-04-29 | 2006-11-14 | Infineon Technologies Ag | Method and apparatus for masking known fails during memory tests readouts |
| US6944558B2 (en) * | 2003-10-14 | 2005-09-13 | Agilent Technologies, Inc. | Methods and apparatus for optimizing the masking of waveforms to reduce the number of waveforms in a list of waveforms |
| US7010453B2 (en) * | 2003-10-14 | 2006-03-07 | Agilent Technologies, Inc. | Methods and apparatus for optimizing lists of waveforms |
| JP4939427B2 (ja) * | 2007-03-23 | 2012-05-23 | 株式会社アドバンテスト | 試験装置及び電子デバイス |
| US12332829B2 (en) | 2022-11-30 | 2025-06-17 | Advantest Corporation | Automatic test equipment architecture providing odd sector size support |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5938679B2 (ja) * | 1979-11-21 | 1984-09-18 | タケダ理研工業株式会社 | Ｉｃ試験装置 |
| US4369511A (en) * | 1979-11-21 | 1983-01-18 | Nippon Telegraph & Telephone Public Corp. | Semiconductor memory test equipment |
| JPS6011400B2 (ja) * | 1979-11-21 | 1985-03-25 | タケダ理研工業株式会社 | Ｉｃ試験装置 |
| JP2966417B2 (ja) * | 1988-09-05 | 1999-10-25 | 株式会社アドバンテスト | 論理集積回路試験装置 |
| JPH0498342A (ja) * | 1990-08-09 | 1992-03-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH07130199A (ja) * | 1993-09-13 | 1995-05-19 | Advantest Corp | 半導体メモリ試験装置 |
| US5909448A (en) * | 1995-09-22 | 1999-06-01 | Advantest Corporation | Memory testing apparatus using a failure cell array |
-
1996
- 1996-09-30 JP JP25832696A patent/JP3549174B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-29 US US09/077,397 patent/US5996098A/en not_active Expired - Fee Related
- 1997-09-29 WO PCT/JP1997/003464 patent/WO1998014954A1/ja not_active Ceased
- 1997-09-29 KR KR1019980700430A patent/KR100297678B1/ko not_active Expired - Fee Related
- 1997-09-29 DE DE19781043T patent/DE19781043T1/de not_active Ceased
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