JPH10107145A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH10107145A JPH10107145A JP26048996A JP26048996A JPH10107145A JP H10107145 A JPH10107145 A JP H10107145A JP 26048996 A JP26048996 A JP 26048996A JP 26048996 A JP26048996 A JP 26048996A JP H10107145 A JPH10107145 A JP H10107145A
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- JP
- Japan
- Prior art keywords
- cell
- wiring
- layer
- cell terminals
- terminals
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】セル端子がセルに多数存在する場合、他のセル
からの配線を通しにくい為、未結線・迂回配線の発生、
実装密度の低下をまねく問題があった。 【解決手段】セル端子を水平又は垂直方向に一直線上に
並べるのではなく異なる格子上に配置する事により、セ
ル端子が多い場合でも他のセルからの配線を通し易くす
る事を実現する。
からの配線を通しにくい為、未結線・迂回配線の発生、
実装密度の低下をまねく問題があった。 【解決手段】セル端子を水平又は垂直方向に一直線上に
並べるのではなく異なる格子上に配置する事により、セ
ル端子が多い場合でも他のセルからの配線を通し易くす
る事を実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路
（以下、「LSI」という。）に関するもので、特にLSIを
構成する回路素子（以下、「セル」という。）間の相互
接続を容易にする接続点（以下、「セル端子」とい
う。）の配置に関する。
（以下、「LSI」という。）に関するもので、特にLSIを
構成する回路素子（以下、「セル」という。）間の相互
接続を容易にする接続点（以下、「セル端子」とい
う。）の配置に関する。
【０００２】
【従来の技術】LSIの開発において、高集積・大規模化
の為、CADを用いた設計が行われている。CADを用いた設
計を行う場合、トランジスタ・抵抗・コンデンサ等の基
本素子回路を一個あるいは複数個組み合わせ、AND・OR
等を構成するセルをいくつか組み合わせ、セル間を配線
する事でLSIを実現する。このセルには、入力又は出力
の端子となるセル端子が存在し、このセル端子は例えば
図５に示すように第１層配線４と第２層配線５の交点と
なる第１層配線上の平面上に水平又は垂直方向に一直線
上に並んでいる。尚、この種のセル端子配置方法に関す
るものとしては、例えば特開昭６２−２１０６４０号公
報が挙げられる。
の為、CADを用いた設計が行われている。CADを用いた設
計を行う場合、トランジスタ・抵抗・コンデンサ等の基
本素子回路を一個あるいは複数個組み合わせ、AND・OR
等を構成するセルをいくつか組み合わせ、セル間を配線
する事でLSIを実現する。このセルには、入力又は出力
の端子となるセル端子が存在し、このセル端子は例えば
図５に示すように第１層配線４と第２層配線５の交点と
なる第１層配線上の平面上に水平又は垂直方向に一直線
上に並んでいる。尚、この種のセル端子配置方法に関す
るものとしては、例えば特開昭６２−２１０６４０号公
報が挙げられる。
【０００３】
【発明が解決しようとする課題】セル内の配線可能な領
域全てに水平又は垂直な方向に並べた入力又は出力セル
端子が存在する場合、他のセルからの配線を通す事がで
きない。この為、LSI上に未結線・迂回配線が発生する
事が多い。この場合、セルとセルの間に配線領域を設け
対策を行うが、この事は実装密度を低下させる事にな
る。このように上記従来技術は、セル端子がセルに多数
存在する場合、他のセルからの配線を通しにくい為、未
結線・迂回配線の発生、実装密度の低下をまねく問題が
あった。本発明はセル端子の配置を変更する事により未
結線・迂回配線の削減と、実装密度の向上を図る事を目
的とする。
域全てに水平又は垂直な方向に並べた入力又は出力セル
端子が存在する場合、他のセルからの配線を通す事がで
きない。この為、LSI上に未結線・迂回配線が発生する
事が多い。この場合、セルとセルの間に配線領域を設け
対策を行うが、この事は実装密度を低下させる事にな
る。このように上記従来技術は、セル端子がセルに多数
存在する場合、他のセルからの配線を通しにくい為、未
結線・迂回配線の発生、実装密度の低下をまねく問題が
あった。本発明はセル端子の配置を変更する事により未
結線・迂回配線の削減と、実装密度の向上を図る事を目
的とする。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、セル端子に着目し、セル端子を水平又は垂直方向に
一直線上に並べるのではなく異なる格子上に配置する事
により、セル端子が多い場合でも他のセルからの配線を
通し易くする事を実現するものである。
に、セル端子に着目し、セル端子を水平又は垂直方向に
一直線上に並べるのではなく異なる格子上に配置する事
により、セル端子が多い場合でも他のセルからの配線を
通し易くする事を実現するものである。
【０００５】まず、セル領域内は第１層配線４が使えな
いために第２層配線５でしか接続できない事に着目し、
第１層配線より上層の配線層（例えば、第２層配線格子
１１と第３層配線格子１２）の交点上にセル端子８を配
置する事とした。
いために第２層配線５でしか接続できない事に着目し、
第１層配線より上層の配線層（例えば、第２層配線格子
１１と第３層配線格子１２）の交点上にセル端子８を配
置する事とした。
【０００６】次に、セル端子８が一直線上に並んでいる
為に、その間を他の配線がすり抜けられないという不具
合点に着目し、セル端子８を１個ずらした。これによ
り、セル端子８間に空きができ他の配線がすり抜けられ
るようになる。同様にセル端子８を２個、３個とずらし
ていくとより多くの配線がすり抜けられるようになり、
すべてのセル端子８をずらして配置した時にその効果は
最大となる。この事から、すべてのセル端子８を水平及
び垂直方向とも格子をずらして配置する事とした。
為に、その間を他の配線がすり抜けられないという不具
合点に着目し、セル端子８を１個ずらした。これによ
り、セル端子８間に空きができ他の配線がすり抜けられ
るようになる。同様にセル端子８を２個、３個とずらし
ていくとより多くの配線がすり抜けられるようになり、
すべてのセル端子８をずらして配置した時にその効果は
最大となる。この事から、すべてのセル端子８を水平及
び垂直方向とも格子をずらして配置する事とした。
【０００７】
【発明の実施の形態】まず、本発明を説明するために図
３を使ってチップ、セル列、セル、セル端子の関係につ
いて説明する。
３を使ってチップ、セル列、セル、セル端子の関係につ
いて説明する。
【０００８】図３において、チップ１は多数のセル列３
により構成されている。また、セル列３は単数または複
数のセル２により構成され、セルはトランジスタ・抵抗
・コンデンサ等の基本回路素子を１個あるいは複数組み
合わせたものによって構成されるものである。図３のよ
うに各セルには複数のセル２が存在し、各セル２内には
多数のセル端子８が存在し、このセル端子により同一セ
ル内での配線又はセル間同士の配線を行っている。
により構成されている。また、セル列３は単数または複
数のセル２により構成され、セルはトランジスタ・抵抗
・コンデンサ等の基本回路素子を１個あるいは複数組み
合わせたものによって構成されるものである。図３のよ
うに各セルには複数のセル２が存在し、各セル２内には
多数のセル端子８が存在し、このセル端子により同一セ
ル内での配線又はセル間同士の配線を行っている。
【０００９】本発明は、このセル２におけるセル端子８
の配置に関するものである。尚、図３におけるセル２を
拡大したものが図５である。
の配置に関するものである。尚、図３におけるセル２を
拡大したものが図５である。
【００１０】図５は従来例におけるセル内におけるセル
端子の配置図である。図５のように、チップ１には多数
のセル２が並んだ状態で構成されている。従来において
は、セル端子８は、データ作成が容易であることと、上
下左右等無作為に配置するとセル相互の接続用配線の引
出が保証出来なくなることの理由により、セル２領域内
に於いて第１層配線格子１０と第２層配線格子１１の交
点上に一直線上に配置する構成となっている。
端子の配置図である。図５のように、チップ１には多数
のセル２が並んだ状態で構成されている。従来において
は、セル端子８は、データ作成が容易であることと、上
下左右等無作為に配置するとセル相互の接続用配線の引
出が保証出来なくなることの理由により、セル２領域内
に於いて第１層配線格子１０と第２層配線格子１１の交
点上に一直線上に配置する構成となっている。
【００１１】セル２同士は、このセル列３と平行な横方
向配線用の第１層配線４と第３層配線６、及びセル列３
と直交する縦方向配線用の第２層配線５とにより接続さ
れており、第１層配線４と第２層配線５、第２層配線５
と第３層配線６はスルーホール７で接続されている。ま
た、配線間隔を保ち配線をひく事のできる最小単位を格
子という。尚、８は前述したセル端子である。
向配線用の第１層配線４と第３層配線６、及びセル列３
と直交する縦方向配線用の第２層配線５とにより接続さ
れており、第１層配線４と第２層配線５、第２層配線５
と第３層配線６はスルーホール７で接続されている。ま
た、配線間隔を保ち配線をひく事のできる最小単位を格
子という。尚、８は前述したセル端子である。
【００１２】図４はセルと各層の概要を示したものであ
る。図に示すように下からセル２、第１配線層１４（セ
ル内部配線９と同じ層）、第２配線層１５、第３配線層
１６という構成になっている。セルを構成する基本素子
回路間を接続するセル内部配線９と第１層配線４は同じ
層である為、セル相互の接続用の第１層配線４はセル領
域内では配線禁止となっている。これらの事から、セル
端子８へは第２層配線５でしか接続できない。
る。図に示すように下からセル２、第１配線層１４（セ
ル内部配線９と同じ層）、第２配線層１５、第３配線層
１６という構成になっている。セルを構成する基本素子
回路間を接続するセル内部配線９と第１層配線４は同じ
層である為、セル相互の接続用の第１層配線４はセル領
域内では配線禁止となっている。これらの事から、セル
端子８へは第２層配線５でしか接続できない。
【００１３】上記のように第２層配線５でしか接続でき
ない場合、セル領域内の第２層配線格子１１の数に対し
てセル端子８の占める割合が高いセルが多数並ぶと第２
層配線格子１１が不足し未結線・迂回配線の原因とな
る。
ない場合、セル領域内の第２層配線格子１１の数に対し
てセル端子８の占める割合が高いセルが多数並ぶと第２
層配線格子１１が不足し未結線・迂回配線の原因とな
る。
【００１４】これに対して図２は本発明の実施例であ
る。
る。
【００１５】セル端子８を当該セル２領域内に於いて、
第２層配線格子１１と第３層配線格子１２の交点上で、
かつ１個だけを水平及び垂直方向とも格子をずらして配
置した時の例である。この様にセル端子８を他の配線が
通過可能な分だけずらした事により、当該セル端子８へ
の接続は第２層配線５又は第３層配線６を用いて可能と
なる。この時、当該セル端子８への接続が第３層配線６
を用いて行われた場合、第２層配線格子１１が通過可能
となる。
第２層配線格子１１と第３層配線格子１２の交点上で、
かつ１個だけを水平及び垂直方向とも格子をずらして配
置した時の例である。この様にセル端子８を他の配線が
通過可能な分だけずらした事により、当該セル端子８へ
の接続は第２層配線５又は第３層配線６を用いて可能と
なる。この時、当該セル端子８への接続が第３層配線６
を用いて行われた場合、第２層配線格子１１が通過可能
となる。
【００１６】図１は本発明による配置によりセル端子を
配置した場合における最大限に効果のあるセル配置であ
る。図１のように、セル端子８を２個、３個とずらして
いくと各セル端子への接続は各々のセル端子を配置した
位置においても、他のセル間配線のために配線格子を使
用することが可能となる。図１には全てのセル端子を図
に示すように、水平及び垂直方向ともずらして（本図の
例では、左上から右下に向かって斜めに）配置した、効
果を最大にしたものである。
配置した場合における最大限に効果のあるセル配置であ
る。図１のように、セル端子８を２個、３個とずらして
いくと各セル端子への接続は各々のセル端子を配置した
位置においても、他のセル間配線のために配線格子を使
用することが可能となる。図１には全てのセル端子を図
に示すように、水平及び垂直方向ともずらして（本図の
例では、左上から右下に向かって斜めに）配置した、効
果を最大にしたものである。
【００１７】
【発明の効果】上記改善により、セル端子８への接続が
第２層配線５と第３層配線６のどちらでも接続できるた
め、第２層配線格子１１に余裕が出来、セル端子８に接
続される配線以外の配線（図の例では他のセル間接続用
配線１３が２本）がセル領域内を通過出来るようにな
る。
第２層配線５と第３層配線６のどちらでも接続できるた
め、第２層配線格子１１に余裕が出来、セル端子８に接
続される配線以外の配線（図の例では他のセル間接続用
配線１３が２本）がセル領域内を通過出来るようにな
る。
【００１８】第３層配線６とセル端子８を直接接続でき
るようになった事により、第３層配線６もより有効に使
えるようになり、また、第２層配線格子１１にも余裕が
出来たため、未結線・迂回配線が減少し設計効率が向上
する。また、より高密度な実装も可能となる。
るようになった事により、第３層配線６もより有効に使
えるようになり、また、第２層配線格子１１にも余裕が
出来たため、未結線・迂回配線が減少し設計効率が向上
する。また、より高密度な実装も可能となる。
【００１９】本発明により、実施例で証明した様に未結
線・迂回配線の削減が出来、また、高密度実装を実現す
る事ができる。
線・迂回配線の削減が出来、また、高密度実装を実現す
る事ができる。
【図１】本発明により最大限に効果を得ることのできる
セル端子の配置を示した平面図である
セル端子の配置を示した平面図である
【図２】本発明による一実施例を示した平面図である
【図３】チップ、セル列、セル及びセル端子の関係につ
いて説明するためのチップ概略平面図である
いて説明するためのチップ概略平面図である
【図４】本発明の一実施例を説明するための斜視図であ
る
る
【図５】従来技術によるセル内におけるセル端子の配置
を示す概略平面図である
を示す概略平面図である
１ チップ ２ セル ３ セル列 ４ 第１層配線 ５ 第２層配線 ６ 第３層配線 ７ スルーホール ８ セル端子 ９ セル内部配線 １０ 第１層配線格子 １１ 第２層配線格子 １２ 第３層配線格子 １３ セル間接続用配線
Claims (2)
- 【請求項１】複数の半導体集積回路を構成する回路素子
（以下、セルという）によって構成される半導体集積回
路において、 前記セル内にはセル間同士を接続するセル端子を設け、 前記セル端子が、前記セル上の第１配線層上であって、
前記セル上の前記第１の配線層の配線格子とさらに該第
１の配線層の上層の第２配線層の配線格子の交点に位置
する場所に、前記第１配線層の格子又は前記第２配線層
の格子に対して異なる格子上に配置された半導体集積回
路。 - 【請求項２】複数の半導体集積回路を構成する回路素子
（以下、セルという）によって構成される半導体集積回
路において、 前記セル内にはセル間同士を接続するセル端子を設け、 前記セル端子が前記セル上の第１配線層上であって、前
記セル上の前記第１の配線層の配線格子とさらに該第１
の配線層の上層の第２配線層の配線格子の交点に位置す
る場所に、前記第１配線層の格子又は前記第２配線層の
格子に対して１つのセル端子が異なる格子上に配置され
た半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26048996A JPH10107145A (ja) | 1996-10-01 | 1996-10-01 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26048996A JPH10107145A (ja) | 1996-10-01 | 1996-10-01 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107145A true JPH10107145A (ja) | 1998-04-24 |
Family
ID=17348682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26048996A Pending JPH10107145A (ja) | 1996-10-01 | 1996-10-01 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107145A (ja) |
-
1996
- 1996-10-01 JP JP26048996A patent/JPH10107145A/ja active Pending
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