JPH10107212A - Ｍｏｓトランジスタを使用した抵抗器及びこれを用いた電子回路 - Google Patents
Ｍｏｓトランジスタを使用した抵抗器及びこれを用いた電子回路Info
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- JPH10107212A JPH10107212A JP8261905A JP26190596A JPH10107212A JP H10107212 A JPH10107212 A JP H10107212A JP 8261905 A JP8261905 A JP 8261905A JP 26190596 A JP26190596 A JP 26190596A JP H10107212 A JPH10107212 A JP H10107212A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ＭＯＳトランジスタを使用した線形性の良い
抵抗器の提供する。 【解決手段】 ダイオード接続された第１のＭＯＳトラ
ンジスタと、第１のＭＯＳトランジスタに対して並列に
接続された第２のＭＯＳトランジスタとを備え、第１の
ＭＯＳトランジスタ及び第２のＭＯＳトランジスタを、
それぞれの電圧−電流特性の非線形性を打ち消し合うよ
うに接続した。
抵抗器の提供する。 【解決手段】 ダイオード接続された第１のＭＯＳトラ
ンジスタと、第１のＭＯＳトランジスタに対して並列に
接続された第２のＭＯＳトランジスタとを備え、第１の
ＭＯＳトランジスタ及び第２のＭＯＳトランジスタを、
それぞれの電圧−電流特性の非線形性を打ち消し合うよ
うに接続した。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳアナログ
回路のフィルタ回路などに用いられるＭＯＳトランジス
タを使用した抵抗器に関するものである。
回路のフィルタ回路などに用いられるＭＯＳトランジス
タを使用した抵抗器に関するものである。
【０００２】
【従来の技術】従来この種の抵抗器としては、図４の
(a),(b) に示すものがあり、これは、ＣＭＯＳ ＬＳＩ
の中で抵抗器が必要になったときに使用されるもので、
ＭＯＳトランジスタを使用したＡＣＴＩＶ ＲＥＳＩＳ
ＴＯＲで構成されている。
(a),(b) に示すものがあり、これは、ＣＭＯＳ ＬＳＩ
の中で抵抗器が必要になったときに使用されるもので、
ＭＯＳトランジスタを使用したＡＣＴＩＶ ＲＥＳＩＳ
ＴＯＲで構成されている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＭＯＳトランジスタを使用した抵抗器では、その電圧−
電流特性は、ＭＯＳトランジスタの静特性のため、図４
の(c) に示すように２次曲線となってしまい、線形性が
悪いという問題点があった。
ＭＯＳトランジスタを使用した抵抗器では、その電圧−
電流特性は、ＭＯＳトランジスタの静特性のため、図４
の(c) に示すように２次曲線となってしまい、線形性が
悪いという問題点があった。
【０００４】
【課題を解決するための手段】本発明に係るＭＯＳトラ
ンジスタを使用した抵抗器は、ダイオード接続された第
１のＭＯＳトランジスタと、第１のＭＯＳトランジスタ
に対して並列に接続された第２のＭＯＳトランジスタと
を備え、第１のＭＯＳトランジスタ及び第２のＭＯＳト
ランジスタを、それぞれの電圧−電流特性の非線形性を
打ち消し合うように接続したものである。
ンジスタを使用した抵抗器は、ダイオード接続された第
１のＭＯＳトランジスタと、第１のＭＯＳトランジスタ
に対して並列に接続された第２のＭＯＳトランジスタと
を備え、第１のＭＯＳトランジスタ及び第２のＭＯＳト
ランジスタを、それぞれの電圧−電流特性の非線形性を
打ち消し合うように接続したものである。
【０００５】
実施の形態１．図１は本発明の一実施の形態に係るＭＯ
Ｓトランジスタを使用した抵抗器の構成を示す構成図で
ある。図において、１，２はＮＭＯＳトランジスタであ
り、端子ＶD はＮＭＯＳトランジスタ１のドレイン端子
に接続されると共にＮＭＯＳトランジスタ２のドレイン
端子及びゲート端子に接続され、端子ＶG はＮＭＯＳト
ランジスタ１のゲート端子に接続され、端子ＶS はＮＭ
ＯＳトランジスタ１のソース端子に接続されると共にＮ
ＭＯＳトランジスタ２のソース端子に接続されている。
Ｓトランジスタを使用した抵抗器の構成を示す構成図で
ある。図において、１，２はＮＭＯＳトランジスタであ
り、端子ＶD はＮＭＯＳトランジスタ１のドレイン端子
に接続されると共にＮＭＯＳトランジスタ２のドレイン
端子及びゲート端子に接続され、端子ＶG はＮＭＯＳト
ランジスタ１のゲート端子に接続され、端子ＶS はＮＭ
ＯＳトランジスタ１のソース端子に接続されると共にＮ
ＭＯＳトランジスタ２のソース端子に接続されている。
【０００６】次に、この実施の形態の動作について説明
する。まず、ＭＯＳトランジスタの電圧−電流特性の一
般式は下式で示される。
する。まず、ＭＯＳトランジスタの電圧−電流特性の一
般式は下式で示される。
【０００７】 Ｉds＝ｋ（Ｖg −Ｖs −Ｖt ）2 （飽和領域） Ｉds＝ｋ（Ｖg −Ｖs −Ｖt ）2 ＋ｋ（Ｖg −Ｖd −Ｖ
t ）2 （非飽和領域） ｋ＝１／２・const ・Ｗ／Ｌ ここで、Ｉdsはドレイン−ソース間電流、Ｖg はゲート
電圧、Ｖs はソース電圧、Ｖt はトランジスタのしきい
値電圧、Ｖd はドレイン電圧、const は定数、Ｗはトラ
ンジスタのゲート幅、Ｌはトランジスタのゲート長であ
る。
t ）2 （非飽和領域） ｋ＝１／２・const ・Ｗ／Ｌ ここで、Ｉdsはドレイン−ソース間電流、Ｖg はゲート
電圧、Ｖs はソース電圧、Ｖt はトランジスタのしきい
値電圧、Ｖd はドレイン電圧、const は定数、Ｗはトラ
ンジスタのゲート幅、Ｌはトランジスタのゲート長であ
る。
【０００８】そして、上記の一般式を用いて図１に示す
ＮＭＯＳトランジスタ１及びＮＭＯＳトランジスタ２に
流れる電流を求めると、ＮＭＯＳトランジスタ１は非飽
和領域で動作するので、流れる電流Ｉ1 は、下式で示さ
れる。 Ｉ1 ＝ｋ（ＶG −ＶS −Ｖt ）2 ＋ｋ（ＶG −ＶD −Ｖ
t ）2 ここで、ＶG 、ＶS はそれぞれ、端子ＶG 、端子ＶS の
電圧である。
ＮＭＯＳトランジスタ１及びＮＭＯＳトランジスタ２に
流れる電流を求めると、ＮＭＯＳトランジスタ１は非飽
和領域で動作するので、流れる電流Ｉ1 は、下式で示さ
れる。 Ｉ1 ＝ｋ（ＶG −ＶS −Ｖt ）2 ＋ｋ（ＶG −ＶD −Ｖ
t ）2 ここで、ＶG 、ＶS はそれぞれ、端子ＶG 、端子ＶS の
電圧である。
【０００９】また、ＮＭＯＳトランジスタ２はダイオー
ド接続されているため飽和領域で動作し、また、Ｖg ＝
Ｖd なので、流れる電流Ｉ2 は、下式で示される。 Ｉ2 ＝ｋ（ＶD −ＶS −Ｖt ）2 ここで、ＶD は、端子ＶD の電圧である。
ド接続されているため飽和領域で動作し、また、Ｖg ＝
Ｖd なので、流れる電流Ｉ2 は、下式で示される。 Ｉ2 ＝ｋ（ＶD −ＶS −Ｖt ）2 ここで、ＶD は、端子ＶD の電圧である。
【００１０】そして、Ｉ1 をＶD で微分すると、下式の
ようになる。 ｄＩ1 ／ｄＶD ＝２ｋ（ＶG −ＶD −Ｖt ） また、Ｉ2 をＶd で微分すると、下式のようになる。 ｄＩ2 ／ｄＶD ＝２ｋ（ＶD −ＶS −Ｖt ）
ようになる。 ｄＩ1 ／ｄＶD ＝２ｋ（ＶG −ＶD −Ｖt ） また、Ｉ2 をＶd で微分すると、下式のようになる。 ｄＩ2 ／ｄＶD ＝２ｋ（ＶD −ＶS −Ｖt ）
【００１１】したがって、トータル電流ＩD は、ＩD ＝
Ｉ1 ＋Ｉ2 より、下式に示すようになり、ＶG 、ＶS を
固定バイアスとすれば、トータル電流ＩD はＶD の変化
に影響を受けないものとなる。 ｄＩD ／ｄＶD ＝２ｋ（ＶG −ＶS −２Ｖt ）
Ｉ1 ＋Ｉ2 より、下式に示すようになり、ＶG 、ＶS を
固定バイアスとすれば、トータル電流ＩD はＶD の変化
に影響を受けないものとなる。 ｄＩD ／ｄＶD ＝２ｋ（ＶG −ＶS −２Ｖt ）
【００１２】したがって、図１に示すようなＮＭＯＳト
ランジスタ１，２による回路を、純抵抗とみなせる。そ
して、ＶG 、ＶS 及びＷ／Ｌの値を設定することによ
り、任意の抵抗値を設定することができる。
ランジスタ１，２による回路を、純抵抗とみなせる。そ
して、ＶG 、ＶS 及びＷ／Ｌの値を設定することによ
り、任意の抵抗値を設定することができる。
【００１３】この実施の形態では、ダイオード接続され
たＭＯＳトランジスタと並列にＭＯＳトランジスタを接
続し、お互いに電圧・電流特性の非線形性を打ち消し合
うように接続した構成としたので、ＭＯＳトランジスタ
を用いて線形な抵抗器を作成することが可能となる。さ
らに、ＣＭＯＳ ＬＳＩの中でのＮＭＯＳトランジスタ
同士の相対精度は高いのでプロセス変動による影響を小
さくすることが可能となる。
たＭＯＳトランジスタと並列にＭＯＳトランジスタを接
続し、お互いに電圧・電流特性の非線形性を打ち消し合
うように接続した構成としたので、ＭＯＳトランジスタ
を用いて線形な抵抗器を作成することが可能となる。さ
らに、ＣＭＯＳ ＬＳＩの中でのＮＭＯＳトランジスタ
同士の相対精度は高いのでプロセス変動による影響を小
さくすることが可能となる。
【００１４】実施の形態２．図２は本発明の他の実施の
形態に係るＭＯＳトランジスタを使用した抵抗器の構成
を示す構成図である。図において、３はＰＭＯＳトラン
ジスタ、４はＮＭＯＳトランジスタであり、端子ＶD は
ＰＭＯＳトランジスタ３のソース端子に接続されると共
にＮＭＯＳトランジスタ４のドレイン端子に接続され、
端子ＶG はＮＭＯＳトランジスタ４のゲート端子に接続
され、端子ＶS はＰＭＯＳトランジスタ３のドレイン端
子及びゲート端子に接続されると共にＮＭＯＳトランジ
スタ４のソース端子に接続されている。
形態に係るＭＯＳトランジスタを使用した抵抗器の構成
を示す構成図である。図において、３はＰＭＯＳトラン
ジスタ、４はＮＭＯＳトランジスタであり、端子ＶD は
ＰＭＯＳトランジスタ３のソース端子に接続されると共
にＮＭＯＳトランジスタ４のドレイン端子に接続され、
端子ＶG はＮＭＯＳトランジスタ４のゲート端子に接続
され、端子ＶS はＰＭＯＳトランジスタ３のドレイン端
子及びゲート端子に接続されると共にＮＭＯＳトランジ
スタ４のソース端子に接続されている。
【００１５】次に、この実施の形態の動作について説明
する。まず、ＭＯＳトランジスタの電圧−電流特性の一
般式は下式で示され、この一般式はＮＭＯＳトランジス
タもＰＭＯＳトランジスタも同様に適用される。
する。まず、ＭＯＳトランジスタの電圧−電流特性の一
般式は下式で示され、この一般式はＮＭＯＳトランジス
タもＰＭＯＳトランジスタも同様に適用される。
【００１６】 Ｉds＝ｋ（Ｖg −Ｖs −Ｖt ）2 （飽和領域） Ｉds＝ｋ（Ｖg −Ｖs −Ｖt ）2 ＋ｋ（Ｖg −Ｖd −Ｖ
t ）2 （非飽和領域） ｋ＝１／２・const ・Ｗ／Ｌ ここで、Ｉdsはドレイン−ソース間電流、Ｖg はゲート
電圧、Ｖs はソース電圧、Ｖt はトランジスタのしきい
値電圧、Ｖd はドレイン電圧、const は定数、Ｗはトラ
ンジスタのゲート幅、Ｌはトランジスタのゲート長であ
る。
t ）2 （非飽和領域） ｋ＝１／２・const ・Ｗ／Ｌ ここで、Ｉdsはドレイン−ソース間電流、Ｖg はゲート
電圧、Ｖs はソース電圧、Ｖt はトランジスタのしきい
値電圧、Ｖd はドレイン電圧、const は定数、Ｗはトラ
ンジスタのゲート幅、Ｌはトランジスタのゲート長であ
る。
【００１７】そして、上記の一般式を用いて図２に示す
ＰＭＯＳトランジスタ３及びＮＭＯＳトランジスタ４に
流れる電流を求めると、ＰＭＯＳトランジスタ３はダイ
オード接続されているため飽和領域で動作し、また、Ｐ
ＭＯＳトランジスタ３においてＶg ＝Ｖd なので、流れ
る電流Ｉ3 は、下式で示される。 Ｉ3 ＝ｋp （ＶS −ＶD −Ｖtp）2 ここで、ＶS 、ＶD はそれぞれ、端子ＶS 、端子ＶD の
電圧、ＶtpはＰＭＯＳトランジスタのしきい値電圧であ
る。
ＰＭＯＳトランジスタ３及びＮＭＯＳトランジスタ４に
流れる電流を求めると、ＰＭＯＳトランジスタ３はダイ
オード接続されているため飽和領域で動作し、また、Ｐ
ＭＯＳトランジスタ３においてＶg ＝Ｖd なので、流れ
る電流Ｉ3 は、下式で示される。 Ｉ3 ＝ｋp （ＶS −ＶD −Ｖtp）2 ここで、ＶS 、ＶD はそれぞれ、端子ＶS 、端子ＶD の
電圧、ＶtpはＰＭＯＳトランジスタのしきい値電圧であ
る。
【００１８】また、トランジスタ４は非飽和領域で動作
するので、流れる電流Ｉ4 は、下式で示される。 Ｉ4 ＝ｋn （ＶG −ＶS −Ｖtn）2 ＋ｋn （ＶG −ＶD
−Ｖtn）2 ここで、ＶG は端子ＶG の電圧、ＶtnはＮＭＯＳトラン
ジスタのしきい値電圧である。
するので、流れる電流Ｉ4 は、下式で示される。 Ｉ4 ＝ｋn （ＶG −ＶS −Ｖtn）2 ＋ｋn （ＶG −ＶD
−Ｖtn）2 ここで、ＶG は端子ＶG の電圧、ＶtnはＮＭＯＳトラン
ジスタのしきい値電圧である。
【００１９】そして、Ｉ3 をＶD で微分すると、下式の
ようになる。 ｄＩ3 ／ｄＶD ＝−２ｋp （ＶS −ＶD −Ｖtp） また、Ｉ4 をＶD で微分すると、下式のようになる。 ｄＩ4 ／ｄＶD ＝２ｋn （ＶG −ＶD −Ｖtn）
ようになる。 ｄＩ3 ／ｄＶD ＝−２ｋp （ＶS −ＶD −Ｖtp） また、Ｉ4 をＶD で微分すると、下式のようになる。 ｄＩ4 ／ｄＶD ＝２ｋn （ＶG −ＶD −Ｖtn）
【００２０】したがって、トータル電流ＩD は、ＩD ＝
Ｉ3 ＋Ｉ4 より、下式に示すようになる。 ｄＩD ／ｄＶD ＝２ｋn （ＶG −ＶD −Ｖtn）−２ｋp
（ＶS −ＶD −Ｖtp） そして、ＶG 、ＶS を固定バイアス、ｋn とｋp をほぼ
等しいものとし、ｋn＝ｋp ＝ｋとすれば、トータル電
流ＩD は、下式に示すようになり、トータル電流ＩD は
Ｖd の変化に影響を受けないものとなる。 ｄＩD ／ｄＶD ＝２ｋ（ＶG −ＶS ＋Ｖtp−Ｖtn）
Ｉ3 ＋Ｉ4 より、下式に示すようになる。 ｄＩD ／ｄＶD ＝２ｋn （ＶG −ＶD −Ｖtn）−２ｋp
（ＶS −ＶD −Ｖtp） そして、ＶG 、ＶS を固定バイアス、ｋn とｋp をほぼ
等しいものとし、ｋn＝ｋp ＝ｋとすれば、トータル電
流ＩD は、下式に示すようになり、トータル電流ＩD は
Ｖd の変化に影響を受けないものとなる。 ｄＩD ／ｄＶD ＝２ｋ（ＶG −ＶS ＋Ｖtp−Ｖtn）
【００２１】したがって、図２に示すようなＮＭＯＳト
ランジスタ３、ＰＭＯＳトランジスタ４による回路を、
純抵抗とみなせる。そして、ＶG 、ＶS 及びＷ／Ｌの値
を設定することにより、任意の抵抗値を設定することが
でき、さらに、Ｖtp−Ｖtnの項は、ＮＭＯＳトランジス
タ及びＰＭＯＳトランジスタのしきい値の値がほぼ等し
ければ近似的に０とみなせ、プロセス変動によるしきい
値のばらつきの影響も小さくなる。
ランジスタ３、ＰＭＯＳトランジスタ４による回路を、
純抵抗とみなせる。そして、ＶG 、ＶS 及びＷ／Ｌの値
を設定することにより、任意の抵抗値を設定することが
でき、さらに、Ｖtp−Ｖtnの項は、ＮＭＯＳトランジス
タ及びＰＭＯＳトランジスタのしきい値の値がほぼ等し
ければ近似的に０とみなせ、プロセス変動によるしきい
値のばらつきの影響も小さくなる。
【００２２】この実施の形態では、ダイオード接続され
たＰＭＯＳトランジスタと並列にＮＭＯＳトランジスタ
を接続し、お互いに電圧・電流特性の非線形性を打ち消
し合うに接続した構成としたので、ＭＯＳトランジスタ
を用いて線形な抵抗器の作成することが可能となる。さ
らに、ＮＭＯＳ及びＰＭＯＳのしきい値の変動の影響も
小さくすることが可能となる。
たＰＭＯＳトランジスタと並列にＮＭＯＳトランジスタ
を接続し、お互いに電圧・電流特性の非線形性を打ち消
し合うに接続した構成としたので、ＭＯＳトランジスタ
を用いて線形な抵抗器の作成することが可能となる。さ
らに、ＮＭＯＳ及びＰＭＯＳのしきい値の変動の影響も
小さくすることが可能となる。
【００２３】実施の形態３．図３は本発明の一実施の形
態に係る積分回路を説明するための説明図である。図３
はＰＬＬ回路内の積分回路を示しており、積分回路は実
施の形態１の抵抗器が用いられている。図において、１
０は位相比較器、１１はチャージポンプ、１２は積分回
路であり、ＮＭＯＳトランジスタ１，２及びコンデンサ
１３から構成されている。１４はＮＭＯＳトランジスタ
１のゲート端子にバイアスをかけるバイアス回路、１５
は電圧制御発振回路である。
態に係る積分回路を説明するための説明図である。図３
はＰＬＬ回路内の積分回路を示しており、積分回路は実
施の形態１の抵抗器が用いられている。図において、１
０は位相比較器、１１はチャージポンプ、１２は積分回
路であり、ＮＭＯＳトランジスタ１，２及びコンデンサ
１３から構成されている。１４はＮＭＯＳトランジスタ
１のゲート端子にバイアスをかけるバイアス回路、１５
は電圧制御発振回路である。
【００２４】また、入力クロックは位相比較器１０の一
方の入力端子に接続され、位相比較器の一方の出力端子
はチヤージポンプ１１の一方の入力端子に接続され、位
相比較器１０の他方の出力端子はチヤージポンプ１１の
他方の入力端子に接続されている。
方の入力端子に接続され、位相比較器の一方の出力端子
はチヤージポンプ１１の一方の入力端子に接続され、位
相比較器１０の他方の出力端子はチヤージポンプ１１の
他方の入力端子に接続されている。
【００２５】また、チヤージポンプ１１の出力端子はＮ
ＭＯＳトランジスタ１のドレイン端子に接続されると共
にＮＭＯＳトランジスタ２のドレイン端子及びゲート端
子に接続され、ＮＭＯＳトランジスタ１のソース端子は
ＮＭＯＳトランジスタ２のソース端子に接続されると共
にコンデンサＣの一方の端子に接続され、同時に電圧制
御発振回路１５の入力端子に接続されている。
ＭＯＳトランジスタ１のドレイン端子に接続されると共
にＮＭＯＳトランジスタ２のドレイン端子及びゲート端
子に接続され、ＮＭＯＳトランジスタ１のソース端子は
ＮＭＯＳトランジスタ２のソース端子に接続されると共
にコンデンサＣの一方の端子に接続され、同時に電圧制
御発振回路１５の入力端子に接続されている。
【００２６】また、ＮＭＯＳトランジスタ１のゲート端
子はバイアス回路１４に接続され、コンデンサＣの他方
の端子は接地され、電圧制御発振回路１５の出力端子は
位相比較器１０の他方の入力端子に接続されている。
子はバイアス回路１４に接続され、コンデンサＣの他方
の端子は接地され、電圧制御発振回路１５の出力端子は
位相比較器１０の他方の入力端子に接続されている。
【００２７】次に、この実施の形態の動作について説明
する。まず入力クロックは位相比較器１０によって電圧
制御発振回路１５の出力クロックと位相比較され、位相
比較器１０はその位相差をチャージポンプ１１に出力す
る。
する。まず入力クロックは位相比較器１０によって電圧
制御発振回路１５の出力クロックと位相比較され、位相
比較器１０はその位相差をチャージポンプ１１に出力す
る。
【００２８】そして、チヤージポンプ１１は位相比較器
１０からの位相差情報から、入力クロックの位相が電圧
制御発振回路１５の出力の位相より進んでいると通知を
受けた場合はその位相差に相当する時間、後段の積分回
路１２のコンデンサ１３を充電する方向に働きかける。
また、入力クロックの位相が電圧制御発振回路１５の出
力の位相より遅れていると通知を受けた場合はその位相
差に相当する時間、後段の積分回路１２のコンデンサ１
３から電流を放電する方向に働きかける。
１０からの位相差情報から、入力クロックの位相が電圧
制御発振回路１５の出力の位相より進んでいると通知を
受けた場合はその位相差に相当する時間、後段の積分回
路１２のコンデンサ１３を充電する方向に働きかける。
また、入力クロックの位相が電圧制御発振回路１５の出
力の位相より遅れていると通知を受けた場合はその位相
差に相当する時間、後段の積分回路１２のコンデンサ１
３から電流を放電する方向に働きかける。
【００２９】そして、積分回路１２はチャージポンプか
らの出力を積分し直流電圧を生成する。そして、電圧制
御発振回路１５は積分回路１２からの直流電位が高くな
ると発振周波数を上昇させ、直流電位が低くなると発振
周波数を下げる。そして、電圧制御発振回路１５の出力
は再度位相比較器１０に入力され再び入力クロックと位
相比較される。以上の動作を定常的に繰り返すことによ
り、電圧制御発振回路１５の出力は入力クロックに同期
する。
らの出力を積分し直流電圧を生成する。そして、電圧制
御発振回路１５は積分回路１２からの直流電位が高くな
ると発振周波数を上昇させ、直流電位が低くなると発振
周波数を下げる。そして、電圧制御発振回路１５の出力
は再度位相比較器１０に入力され再び入力クロックと位
相比較される。以上の動作を定常的に繰り返すことによ
り、電圧制御発振回路１５の出力は入力クロックに同期
する。
【００３０】この実施の形態では、ＰＬＬ回路内の積分
回路の抵抗器をＭＯＳトランジスタを用いたＡＣＴＩＶ
ＲＥＳＩＳＴＯＲにて構成しているので、積分回路の
小型化を図ることが可能となる。
回路の抵抗器をＭＯＳトランジスタを用いたＡＣＴＩＶ
ＲＥＳＩＳＴＯＲにて構成しているので、積分回路の
小型化を図ることが可能となる。
【００３１】なお、実施の形態１では、ＮＭＯＳトラン
ジスタを２つ用いた抵抗器の例を示したが、ＰＭＯＳト
ランジスタを２つ用いてもよい。また、実施の形態２で
は、ＮＭＯ２トランジスタと並列に、ダイオード接続さ
れたＰＭＯＳトランジスタの例を示したがＮＭＯＳとＰ
ＭＯＳを入れ替えてもよい。
ジスタを２つ用いた抵抗器の例を示したが、ＰＭＯＳト
ランジスタを２つ用いてもよい。また、実施の形態２で
は、ＮＭＯ２トランジスタと並列に、ダイオード接続さ
れたＰＭＯＳトランジスタの例を示したがＮＭＯＳとＰ
ＭＯＳを入れ替えてもよい。
【００３２】また、実施の形態３では、ＮＭＯＳトラン
ジスタのゲート端子をバイアスする目的でバイアス回路
を１つ用いているが、１つのバイアス回路で複数のゲー
ト端子をバイアスする構成にしてもよい。また、実施の
形態３では、ＰＬＬ回路に実施の形態１の抵抗器を適用
した例を示したが、実施の形態２の抵抗器を適用しても
よい。
ジスタのゲート端子をバイアスする目的でバイアス回路
を１つ用いているが、１つのバイアス回路で複数のゲー
ト端子をバイアスする構成にしてもよい。また、実施の
形態３では、ＰＬＬ回路に実施の形態１の抵抗器を適用
した例を示したが、実施の形態２の抵抗器を適用しても
よい。
【００３３】さらに、実施の形態１、２の抵抗器を、Ｐ
ＬＬ回路だけでなく、例えば、ＡＤコンバータ、ＤＡコ
ンバータ、バイアス生成回路、演算増幅回路、電圧電流
変換回路及び電流電圧変換回路等の様々なＣＭＯＳアナ
ログ回路の抵抗素子として適用してもよい。
ＬＬ回路だけでなく、例えば、ＡＤコンバータ、ＤＡコ
ンバータ、バイアス生成回路、演算増幅回路、電圧電流
変換回路及び電流電圧変換回路等の様々なＣＭＯＳアナ
ログ回路の抵抗素子として適用してもよい。
【００３４】
【発明の効果】以上のように本発明によれば、ダイオー
ド接続された第１のＭＯＳトランジスタと並列に第２の
ＭＯＳトランジスタを接続し、それぞれの電圧−電流特
性の非線形性を打ち消し合うようにしたので、ＭＯＳト
ランジスタを用いて線形な抵抗器を作成することがで
き、さらに、ＣＭＯＳ ＬＳＩの中でのＭＯＳトランジ
スタの相対精度は高いのでプロセス変動による影響を小
さくすることができるという効果を有する。
ド接続された第１のＭＯＳトランジスタと並列に第２の
ＭＯＳトランジスタを接続し、それぞれの電圧−電流特
性の非線形性を打ち消し合うようにしたので、ＭＯＳト
ランジスタを用いて線形な抵抗器を作成することがで
き、さらに、ＣＭＯＳ ＬＳＩの中でのＭＯＳトランジ
スタの相対精度は高いのでプロセス変動による影響を小
さくすることができるという効果を有する。
【図１】本発明の一実施の形態に係るＭＯＳトランジス
タを使用した抵抗器の構成を示す構成図である。
タを使用した抵抗器の構成を示す構成図である。
【図２】本発明の他の実施の形態に係るＭＯＳトランジ
スタを使用した抵抗器の構成を示す構成図である。
スタを使用した抵抗器の構成を示す構成図である。
【図３】本発明の一実施の形態に係る積分回路を説明す
るための説明図である。
るための説明図である。
【図４】従来のＭＯＳトランジスタを使用した抵抗器を
説明するための説明図である。
説明するための説明図である。
１、２、４ ＮＭＯＳトランジスタ ３ ＰＭＯＳトランジスタ １０ 位相比較器 １１ チャージポンプ １２ 積分回路 １３ コンデンサ １４ バイアス回路 １５ 電圧制御発振回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｌ 7/093
Claims (10)
- 【請求項１】 ダイオード接続された第１のＭＯＳトラ
ンジスタと、 前記第１のＭＯＳトランジスタに対して並列に接続され
た第２のＭＯＳトランジスタとを備え、 前記第１のＭＯＳトランジスタ及び第２のＭＯＳトラン
ジスタを、それぞれの電圧−電流特性の非線形性を打ち
消し合うように接続したことを特徴とするＭＯＳトラン
ジスタを使用した抵抗器。 - 【請求項２】 ダイオード接続された第１のＭＯＳトラ
ンジスタと、 前記ＭＯＳトランジスタのドレイン側にドレインが接続
され、前記ＭＯＳトランジスタのソース側にソースが接
続された第２のＭＯＳトランジスタとを備えたことを特
徴とするＭＯＳトランジスタを使用した抵抗器。 - 【請求項３】 前記第１のＭＯＳトランジスタ及び第２
のＭＯＳトランジスタは、それぞれ、ＮＭＯＳトランジ
スタ及びＮＭＯＳトランジスタであることを特徴とする
請求項１又は２記載のＭＯＳトランジスタを使用した抵
抗器。 - 【請求項４】 前記第１のＭＯＳトランジスタ及び第２
のＭＯＳトランジスタは、それぞれＰＭＯＳトランジス
タ及びＰＭＯＳトランジスタであることを特徴とする請
求項１又は２記載のＭＯＳトランジスタを使用した抵抗
器。 - 【請求項５】 ダイオード接続された第１のＭＯＳトラ
ンジスタと、 前記ＭＯＳトランジスタのドレイン側にソースが接続さ
れ、前記ＭＯＳトランジスタのソース側にドレインが接
続された第２のＭＯＳトランジスタとを備えたことを特
徴とするＭＯＳトランジスタを使用した抵抗器。 - 【請求項６】 前記第１のＭＯＳトランジスタ及び第２
のＭＯＳトランジスタは、それぞれ、ＰＭＯＳトランジ
スタ及びＮＭＯＳトランジスタであることを特徴とする
請求項１又は５記載のＭＯＳトランジスタを使用した抵
抗器。 - 【請求項７】 前記第１のＭＯＳトランジスタ及び第２
のＭＯＳトランジスタは、それぞれ、ＮＭＯＳトランジ
スタ及びＰＭＯＳトランジスタであることを特徴とする
請求項１又は５記載のＭＯＳトランジスタを使用した抵
抗器。 - 【請求項８】 請求項１、２、３、４、５、６又は７記
載のＭＯＳトランジスタを使用した抵抗器と、 前記抵抗器に接続されたコンデンサとを備えたことを特
徴とする積分回路。 - 【請求項９】 請求項８記載の積分回路を用いたＰＬＬ
回路。 - 【請求項１０】 請求項１、２、３、４、５、６又は７
記載のＭＯＳトランジスタを使用した抵抗器を用いたＣ
ＭＯＳアナログ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8261905A JPH10107212A (ja) | 1996-10-02 | 1996-10-02 | Ｍｏｓトランジスタを使用した抵抗器及びこれを用いた電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8261905A JPH10107212A (ja) | 1996-10-02 | 1996-10-02 | Ｍｏｓトランジスタを使用した抵抗器及びこれを用いた電子回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107212A true JPH10107212A (ja) | 1998-04-24 |
Family
ID=17368386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8261905A Pending JPH10107212A (ja) | 1996-10-02 | 1996-10-02 | Ｍｏｓトランジスタを使用した抵抗器及びこれを用いた電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107212A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009182447A (ja) * | 2008-01-29 | 2009-08-13 | Fujitsu Microelectronics Ltd | 位相ロックループ回路及び遅延ロックループ回路 |
| JP2012034212A (ja) * | 2010-07-30 | 2012-02-16 | Fujitsu Semiconductor Ltd | 位相ロックループ回路 |
-
1996
- 1996-10-02 JP JP8261905A patent/JPH10107212A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009182447A (ja) * | 2008-01-29 | 2009-08-13 | Fujitsu Microelectronics Ltd | 位相ロックループ回路及び遅延ロックループ回路 |
| US8264259B2 (en) | 2008-01-29 | 2012-09-11 | Fujitsu Semiconductor Limited | Phase-locked loop circuit and delay-locked loop circuit |
| JP2012034212A (ja) * | 2010-07-30 | 2012-02-16 | Fujitsu Semiconductor Ltd | 位相ロックループ回路 |
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