JPH10107257A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH10107257A JPH10107257A JP25954596A JP25954596A JPH10107257A JP H10107257 A JPH10107257 A JP H10107257A JP 25954596 A JP25954596 A JP 25954596A JP 25954596 A JP25954596 A JP 25954596A JP H10107257 A JPH10107257 A JP H10107257A
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- JP
- Japan
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- layer
- electron
- semiconductor layer
- semiconductor
- mobility
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 従来のＦＥＴに比べ、ゲートリーク電流の増
大はなく、かつ、ソース抵抗およびドレイン抵抗の低い
新規なＦＥＴを提供すること。 【解決手段】 変調ドープ構造の電界効果トランジスタ
において、チャンネル層４０３と電子供給層４０５の
間、もしくは電子供給層４０５の中に、電子親和力が電
子供給層とチャンネル層の電子親和力の中間の値であ
り、電子移動度が電子供給層の電子移動度よりも大きい
層４０４を有する。
大はなく、かつ、ソース抵抗およびドレイン抵抗の低い
新規なＦＥＴを提供すること。 【解決手段】 変調ドープ構造の電界効果トランジスタ
において、チャンネル層４０３と電子供給層４０５の
間、もしくは電子供給層４０５の中に、電子親和力が電
子供給層とチャンネル層の電子親和力の中間の値であ
り、電子移動度が電子供給層の電子移動度よりも大きい
層４０４を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタに関する。
スタに関する。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ）の諸特
性の向上には、一般に、電子移動度および電子濃度の増
加が有効である。従って電子濃度は高い方が望ましい
が、高すぎると移動度の低下を引き起こす。この原因の
一つは、パラレルコンダクションの増加である。パラレ
ルコンダクションとは、電子濃度がチャンネル層の容量
以上の場合に、チャンネル層以外の移動度の低い層を流
れる電流成分である。パラレルコンダクションが増加す
ると、トータルの移動度（チャンネル層中の電子とパラ
レルコンダクションの移動度の平均値）は減少する。
性の向上には、一般に、電子移動度および電子濃度の増
加が有効である。従って電子濃度は高い方が望ましい
が、高すぎると移動度の低下を引き起こす。この原因の
一つは、パラレルコンダクションの増加である。パラレ
ルコンダクションとは、電子濃度がチャンネル層の容量
以上の場合に、チャンネル層以外の移動度の低い層を流
れる電流成分である。パラレルコンダクションが増加す
ると、トータルの移動度（チャンネル層中の電子とパラ
レルコンダクションの移動度の平均値）は減少する。
【０００３】パラレルコンダクションの量は、ＦＥＴ構
成層のドーピング濃度および膜厚以外に、バイアス電圧
およびゲート、ドレインなどのデバイス内での位置にも
依存する。一般に、ゲート電極付近でパラレルコンダク
ションが存在しないようにＦＥＴの層構造を最適化した
場合、ソース、ドレイン電極付近ではパラレルコンダク
ションが存在し、トータルの移動度が減少することが多
い。その結果、トータルの移動度に反比例するソース抵
抗およびドレイン抵抗が増大するという問題が発生す
る。そこでこのような問題を避けるためには、パラレル
コンダクションの移動度自体を増大させる必要がある。
成層のドーピング濃度および膜厚以外に、バイアス電圧
およびゲート、ドレインなどのデバイス内での位置にも
依存する。一般に、ゲート電極付近でパラレルコンダク
ションが存在しないようにＦＥＴの層構造を最適化した
場合、ソース、ドレイン電極付近ではパラレルコンダク
ションが存在し、トータルの移動度が減少することが多
い。その結果、トータルの移動度に反比例するソース抵
抗およびドレイン抵抗が増大するという問題が発生す
る。そこでこのような問題を避けるためには、パラレル
コンダクションの移動度自体を増大させる必要がある。
【０００４】パラレルコンダクションの移動度増加の方
法に関して、これまで、特開平０７−１４２５１１号公
報が提案されている。この公報では、パラレルコンダク
ションが発生している移動度の小さい半導体層（パラレ
ルコンダクション発生層と呼ぶとする）の上部に、左記
の半導体層より移動度が大きい半導体層（電流担持層）
を設け、パラレルコンダクションを電流担持層に移行さ
せることで、パラレルコンダクションの移動度を増加さ
せている。しかしながらこの方法では、従来のＦＥＴよ
りもゲートリーク電流を増加させてしまうという問題が
あった。ゲート電極は、従来のＦＥＴでは、パラレルコ
ンダクション発生層上に形成されるが、上記の公報で
は、電流担持層上に形成されている。電流担持層には、
パラレルコンダクション発生層より移動度が大きい材料
を用いているが、このような材料では一般に、ショット
キーバリアハイトが小さくなる。ゲートリーク電流はシ
ョットキーバリアハイトに比例するため、公報に記載し
てあるＦＥＴでは従来のＦＥＴよりリーク電流が増大す
る。
法に関して、これまで、特開平０７−１４２５１１号公
報が提案されている。この公報では、パラレルコンダク
ションが発生している移動度の小さい半導体層（パラレ
ルコンダクション発生層と呼ぶとする）の上部に、左記
の半導体層より移動度が大きい半導体層（電流担持層）
を設け、パラレルコンダクションを電流担持層に移行さ
せることで、パラレルコンダクションの移動度を増加さ
せている。しかしながらこの方法では、従来のＦＥＴよ
りもゲートリーク電流を増加させてしまうという問題が
あった。ゲート電極は、従来のＦＥＴでは、パラレルコ
ンダクション発生層上に形成されるが、上記の公報で
は、電流担持層上に形成されている。電流担持層には、
パラレルコンダクション発生層より移動度が大きい材料
を用いているが、このような材料では一般に、ショット
キーバリアハイトが小さくなる。ゲートリーク電流はシ
ョットキーバリアハイトに比例するため、公報に記載し
てあるＦＥＴでは従来のＦＥＴよりリーク電流が増大す
る。
【０００５】
【発明が解決しようとする課題】本発明者らは上記の問
題点を解決するために、ゲートリーク電流の増大を防
ぎ、かつパラレルコンダクションによる移動度の低下を
抑制することで、ソース抵抗およびドレイン抵抗の低い
新規なＦＥＴを提供することを目的とする。
題点を解決するために、ゲートリーク電流の増大を防
ぎ、かつパラレルコンダクションによる移動度の低下を
抑制することで、ソース抵抗およびドレイン抵抗の低い
新規なＦＥＴを提供することを目的とする。
【０００６】
【課題を解決するための手段】本願発明は、半導体基板
と、この基板上に形成されたチャンネル層となる第１の
半導体層と、この第１の半導体層上に形成され、該第１
の半導体層の電子親和力より小さい電子親和力を持つ第
２の半導体層と、前記第１の半導体層と前記第２の半導
体層との間、もしくは前記第２の半導体層の中に設けら
れた第３の半導体とを有し、前記第３の半導体の電子親
和力は、前記第２の半導体層の電子親和力よりも電子の
熱エネルギー分以上大きく、前記第１の半導体層の電子
親和力より小さく、前記第３の半導体の電子移動度は、
前記第２の半導体層の電子移動度より大きい電界効果ト
ランジスタを提供する。
と、この基板上に形成されたチャンネル層となる第１の
半導体層と、この第１の半導体層上に形成され、該第１
の半導体層の電子親和力より小さい電子親和力を持つ第
２の半導体層と、前記第１の半導体層と前記第２の半導
体層との間、もしくは前記第２の半導体層の中に設けら
れた第３の半導体とを有し、前記第３の半導体の電子親
和力は、前記第２の半導体層の電子親和力よりも電子の
熱エネルギー分以上大きく、前記第１の半導体層の電子
親和力より小さく、前記第３の半導体の電子移動度は、
前記第２の半導体層の電子移動度より大きい電界効果ト
ランジスタを提供する。
【０００７】即ち、変調ドープ構造の電界効果トランジ
スタにおいて、チャンネル層と電子供給層の間、もしく
は電子供給層の中に、電子親和力が電子供給層とチャン
ネル層の電子親和力の中間の値であり、電子移動度が電
子供給層の電子移動度よりも大きい層を有することを特
徴とする。
スタにおいて、チャンネル層と電子供給層の間、もしく
は電子供給層の中に、電子親和力が電子供給層とチャン
ネル層の電子親和力の中間の値であり、電子移動度が電
子供給層の電子移動度よりも大きい層を有することを特
徴とする。
【０００８】本発明の作用を図面を用いて説明する。図
２乃至図４はＦＥＴのソース電極およびドレイン電極付
近の伝導帯の一部を示したバンド図である。図４に従来
のＦＥＴのバンド図、図２及び図３に本発明によるＦＥ
Ｔのバンド図を示す。従来のＦＥＴでは、第２の半導体
１０２の一部にドーピングが施され、パラレルコンダク
ションが第２の半導体層中に存在する。本発明のＦＥＴ
では、第２の半導体２０２、３０２中に発生したパラレ
ルコンダクションは、電子親和力がより大きく、電子の
ポテンシャルエネルギーの小さい第３の半導体２０３、
３０３中に移行する。第３の半導体は第２の半導体より
も移動度が高いため、第２の半導体層中に存在するより
も、パラレルコンダクションの移動度は大きくなる。
２乃至図４はＦＥＴのソース電極およびドレイン電極付
近の伝導帯の一部を示したバンド図である。図４に従来
のＦＥＴのバンド図、図２及び図３に本発明によるＦＥ
Ｔのバンド図を示す。従来のＦＥＴでは、第２の半導体
１０２の一部にドーピングが施され、パラレルコンダク
ションが第２の半導体層中に存在する。本発明のＦＥＴ
では、第２の半導体２０２、３０２中に発生したパラレ
ルコンダクションは、電子親和力がより大きく、電子の
ポテンシャルエネルギーの小さい第３の半導体２０３、
３０３中に移行する。第３の半導体は第２の半導体より
も移動度が高いため、第２の半導体層中に存在するより
も、パラレルコンダクションの移動度は大きくなる。
【０００９】また、本発明のＦＥＴでは、パラレルコン
ダクションを存在させる層の上に、直接ゲート電極が形
成されることはない。従って、特開平０７−１４２５１
１のように従来のＦＥＴに比較して、ゲートリーク電流
が増大することもない。
ダクションを存在させる層の上に、直接ゲート電極が形
成されることはない。従って、特開平０７−１４２５１
１のように従来のＦＥＴに比較して、ゲートリーク電流
が増大することもない。
【００１０】
【発明の実施の形態】次に、本発明のＦＥＴの一実施例
について、図面を用いて詳細に説明する。本実施例は、
本発明の理解を助けるためになされたもので、本発明を
限定するものではない。
について、図面を用いて詳細に説明する。本実施例は、
本発明の理解を助けるためになされたもので、本発明を
限定するものではない。
【００１１】図４に本発明によるＦＥＴの断面図を示
す。結晶成長はＭＯＣＶＤ法を用いて、成長温度６５０
℃、成長圧力７０torrで、ＩｎＰ基板に格子整合するよ
うに行った。原料にはトリメチルインジウム、トリメチ
ルガリウム、トリメチルアルミニウム、アルシン、フォ
スフィンを用い、Ｓｉドーパントにはジシランを用い
た。
す。結晶成長はＭＯＣＶＤ法を用いて、成長温度６５０
℃、成長圧力７０torrで、ＩｎＰ基板に格子整合するよ
うに行った。原料にはトリメチルインジウム、トリメチ
ルガリウム、トリメチルアルミニウム、アルシン、フォ
スフィンを用い、Ｓｉドーパントにはジシランを用い
た。
【００１２】以下に成長手順を示す。ＦｅドープＩｎＰ
基板４０１上に、ＩｎＰバッファ層４０２を３００ｎ
ｍ、ＩｎＧａＡｓチャンネル層４０３を２０ｎｍ、Ｉｎ
Ｐ基板に格子整合したＩｎＡｌＡｓスペーサー層４０４
を３ｎｍ、ドナー濃度６×１０18ｃｍ-3のｎ型ＩｎＡｌ
Ａｓ（Ａｌ組成０．６）の電子供給層４０５を７ｎｍ、
電子供給層と同じ材料のショットキーコンタクト層４０
６を１３ｎｍ成長する。
基板４０１上に、ＩｎＰバッファ層４０２を３００ｎ
ｍ、ＩｎＧａＡｓチャンネル層４０３を２０ｎｍ、Ｉｎ
Ｐ基板に格子整合したＩｎＡｌＡｓスペーサー層４０４
を３ｎｍ、ドナー濃度６×１０18ｃｍ-3のｎ型ＩｎＡｌ
Ａｓ（Ａｌ組成０．６）の電子供給層４０５を７ｎｍ、
電子供給層と同じ材料のショットキーコンタクト層４０
６を１３ｎｍ成長する。
【００１３】電子供給層とショットキーコンタクト層の
厚さは、ＩｎＡｌＡｓ層の臨界膜厚を越えないことが望
ましく、例えばこのＡｌ組成の場合、両者の合計は２０
ｎｍ以下であることが望ましい。また、電子親和力の大
きさは、ゲート電極付近でパラレルコンダクションを発
生させず、かつ、ソース電極およびドレイン電極付近で
は、電子供給層中の電子が十分スペーサー層中に移行す
るような範囲であることが望ましい。また、電子供給層
およびショットキー層の材料に、上記の条件を満たした
ＩｎＡｌＡｓＰ、ＩｎＧａＡｌＡｓのような４元混晶等
を用いることも可能である。
厚さは、ＩｎＡｌＡｓ層の臨界膜厚を越えないことが望
ましく、例えばこのＡｌ組成の場合、両者の合計は２０
ｎｍ以下であることが望ましい。また、電子親和力の大
きさは、ゲート電極付近でパラレルコンダクションを発
生させず、かつ、ソース電極およびドレイン電極付近で
は、電子供給層中の電子が十分スペーサー層中に移行す
るような範囲であることが望ましい。また、電子供給層
およびショットキー層の材料に、上記の条件を満たした
ＩｎＡｌＡｓＰ、ＩｎＧａＡｌＡｓのような４元混晶等
を用いることも可能である。
【００１４】次に、ドナー濃度５×１０18ｃｍ-3のｎ型
ＩｎＧａＡｓ層４０７を成長した後、ゲート電極を形成
する部分をエッチング除去してｎ型ＩｎＧａＡｓオーミ
ックコンタクト層を形成する。
ＩｎＧａＡｓ層４０７を成長した後、ゲート電極を形成
する部分をエッチング除去してｎ型ＩｎＧａＡｓオーミ
ックコンタクト層を形成する。
【００１５】次に、ショットキーコンタクト層４０６上
にゲート電極４０８をＰｔ合金により蒸着形成し、オー
ミックコンタクト層４０７上にソース電極４０９および
ドレイン電極４１０をＡｕＧｅにより蒸着形成する。
にゲート電極４０８をＰｔ合金により蒸着形成し、オー
ミックコンタクト層４０７上にソース電極４０９および
ドレイン電極４１０をＡｕＧｅにより蒸着形成する。
【００１６】上記の様に作製したＦＥＴのソース抵抗お
よびドレイン抵抗を調べたところ、従来のＦＥＴより約
５％程低下しており、格段に低減していた。これは、本
発明によりソース電極およびドレイン電極における電子
移動度が向上したためと考えられる。また、本発明のＦ
ＥＴのゲートリーク電流は、従来のＦＥＴと同等もしく
はそれ以下であり、ゲートリーク電流の増加は起きてい
なかった。
よびドレイン抵抗を調べたところ、従来のＦＥＴより約
５％程低下しており、格段に低減していた。これは、本
発明によりソース電極およびドレイン電極における電子
移動度が向上したためと考えられる。また、本発明のＦ
ＥＴのゲートリーク電流は、従来のＦＥＴと同等もしく
はそれ以下であり、ゲートリーク電流の増加は起きてい
なかった。
【００１７】本実施例では、電子供給層およびショット
キーコンタクト層の電子親和力をスペーサー層よりも小
さくしたが、逆に、スペーサー層の電子親和力を電子供
給層およびショットキーコンタクト層より大きくしても
同様な効果がある。例えば、電子供給層にＩｎＰに格子
整合したＩｎＡｌＡｓを、周辺の層に電子供給層よりも
Ａｌ組成の少ないＩｎＡｌＡｓ、ＩｎＧａＡｌＡｓ等を
用いることも可能である。ただしこの場合も、これらの
材料が、上記に記した膜厚および電子親和力の条件を満
たしている必要がある。
キーコンタクト層の電子親和力をスペーサー層よりも小
さくしたが、逆に、スペーサー層の電子親和力を電子供
給層およびショットキーコンタクト層より大きくしても
同様な効果がある。例えば、電子供給層にＩｎＰに格子
整合したＩｎＡｌＡｓを、周辺の層に電子供給層よりも
Ａｌ組成の少ないＩｎＡｌＡｓ、ＩｎＧａＡｌＡｓ等を
用いることも可能である。ただしこの場合も、これらの
材料が、上記に記した膜厚および電子親和力の条件を満
たしている必要がある。
【００１８】
【発明の効果】本発明のＦＥＴによれば、樹来のＦＥＴ
に比べ、ゲートリーク電流の増大はなく、かつ、ソース
抵抗およびドレイン抵抗を低くすることができる。
に比べ、ゲートリーク電流の増大はなく、かつ、ソース
抵抗およびドレイン抵抗を低くすることができる。
【図１】 本発明のＦＥＴの一実施例を示す断面図。
【図２】 本発明のＦＥＴの一実施例を示すバンド図。
【図３】 本発明のＦＥＴの他の実施例を示すバンド
図。
図。
【図４】 従来のＦＥＴのバンド図。
１０１、２０１・・第１の半導体層（チャンネル層） １０２、２０２・・第２の半導体層 １０３、２０３・・第３の半導体 ４０１・・ＩｎＰ基板 ４０２・・ＩｎＰバッファ層 ４０３・・チャンネル層 ４０４・・スペーサー層 ４０５・・電子供給層 ４０６・・ショットキーコンタクト層 ４０７・・オーミックコンタクト層 ４０８・・ゲート電極 ４０９・・ソース電極 ４１０・・ドレイン電極
Claims (1)
- 【請求項１】 半導体基板と、この基板上に形成された
チャンネル層となる第１の半導体層と、この第１の半導
体層上に形成され、該第１の半導体層の電子親和力より
小さい電子親和力を持つ第２の半導体層と、前記第１の
半導体層と前記第２の半導体層との間、もしくは前記第
２の半導体層の中に設けられた第３の半導体とを有し、
前記第３の半導体の電子親和力は、前記第２の半導体層
の電子親和力よりも電子の熱エネルギー分以上大きく、
前記第１の半導体層の電子親和力より小さく、前記第３
の半導体の電子移動度は、前記第２の半導体層の電子移
動度より大きいことを特徴とする電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25954596A JPH10107257A (ja) | 1996-09-30 | 1996-09-30 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25954596A JPH10107257A (ja) | 1996-09-30 | 1996-09-30 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107257A true JPH10107257A (ja) | 1998-04-24 |
Family
ID=17335605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25954596A Pending JPH10107257A (ja) | 1996-09-30 | 1996-09-30 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107257A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093731A (ja) * | 2005-11-07 | 2006-04-06 | Fujitsu Ltd | 化合物半導体装置 |
| JP2009060042A (ja) * | 2007-09-03 | 2009-03-19 | Asahi Kasei Electronics Co Ltd | 半導体デバイス |
-
1996
- 1996-09-30 JP JP25954596A patent/JPH10107257A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093731A (ja) * | 2005-11-07 | 2006-04-06 | Fujitsu Ltd | 化合物半導体装置 |
| JP2009060042A (ja) * | 2007-09-03 | 2009-03-19 | Asahi Kasei Electronics Co Ltd | 半導体デバイス |
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