JPH10107368A - 半導体レーザ及びその製造方法 - Google Patents
半導体レーザ及びその製造方法Info
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- JPH10107368A JPH10107368A JP25724496A JP25724496A JPH10107368A JP H10107368 A JPH10107368 A JP H10107368A JP 25724496 A JP25724496 A JP 25724496A JP 25724496 A JP25724496 A JP 25724496A JP H10107368 A JPH10107368 A JP H10107368A
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Landscapes
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】
【課題】従来の半導体レーザでは、拡散層上に電流阻止
層を形成していたため、電流阻止層に結晶欠陥が導入さ
れて阻止特性並びに信頼性の悪化を招いた。また、拡散
層が、活性層の両脇に精度良く形成されず、十分な電流
狭窄効果が得られない不良が発生した。 【解決手段】本発明の半導体レーザは、Ｎ型ＩｎＰ基板
表面に形成したストライプ状のＳｉＯ2 膜をマスクとし
て、活性層を含む成長膜を選択的に形成したのち、Ｓｉ
Ｏ2 膜を除去して、Ｎ型ＩｎＰ基板表面をエッチング
し、発光領域以外の領域に、Ｐ型電流阻止層とＮ型電流
阻止層を形成した構造を有している。このため良質な結
晶の電流阻止層を形成することができる。
層を形成していたため、電流阻止層に結晶欠陥が導入さ
れて阻止特性並びに信頼性の悪化を招いた。また、拡散
層が、活性層の両脇に精度良く形成されず、十分な電流
狭窄効果が得られない不良が発生した。 【解決手段】本発明の半導体レーザは、Ｎ型ＩｎＰ基板
表面に形成したストライプ状のＳｉＯ2 膜をマスクとし
て、活性層を含む成長膜を選択的に形成したのち、Ｓｉ
Ｏ2 膜を除去して、Ｎ型ＩｎＰ基板表面をエッチング
し、発光領域以外の領域に、Ｐ型電流阻止層とＮ型電流
阻止層を形成した構造を有している。このため良質な結
晶の電流阻止層を形成することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、埋込み型半導体レ
ーザおよびその製造方法に関する。
ーザおよびその製造方法に関する。
【０００２】
【従来の技術】ＰＮＰＮサイリスタ構造を活性層の両脇
に形成して電流狭窄効果を持たせた埋込み型半導体レー
ザは、現在光通信用途等の半導体レーザ構造に広く採用
されている。しかし、十分な電流狭窄効果を得るために
は、活性層の両脇の電流狭窄層を比較的厚く形成するこ
とが必要である。例えば、特開昭６２−６１３８１「半
導体レーザ」記載の素子では、Ｎ型基板中にＰ型ドーパ
ントを拡散またはイオン打込みによって注入してＰ型電
流阻止層を形成し、その後の結晶成長で形成したＰ型電
流阻止層とを合わせて、厚いＰ型電流阻止層を形成する
ことによって電流狭窄効果を向上させようとしている。
に形成して電流狭窄効果を持たせた埋込み型半導体レー
ザは、現在光通信用途等の半導体レーザ構造に広く採用
されている。しかし、十分な電流狭窄効果を得るために
は、活性層の両脇の電流狭窄層を比較的厚く形成するこ
とが必要である。例えば、特開昭６２−６１３８１「半
導体レーザ」記載の素子では、Ｎ型基板中にＰ型ドーパ
ントを拡散またはイオン打込みによって注入してＰ型電
流阻止層を形成し、その後の結晶成長で形成したＰ型電
流阻止層とを合わせて、厚いＰ型電流阻止層を形成する
ことによって電流狭窄効果を向上させようとしている。
【０００３】以下、上記従来例について、図面を参照し
て詳細に説明する。特開昭６２−６１３８１「半導体レ
ーザ」中の２つの構造例の半導体レーザをそれぞれ図３
（ａ）及び（ｂ）に示す。図３（ａ）に示した素子は、
Ｎ型ＩｎＰ基板１中にＰ型ドーパントを拡散（またはイ
オン打込み）によって注入してＰ型拡散（またはイオン
打込み）層５ｂを形成したのち、活性層３，Ｐ型ＩｎＰ
クラッド層４，ＩｎＧａＡｓＰキャップ層８ａよりなる
メサ領域Ｍを、Ｐ型拡散（またはイオン打込み）層５ｂ
が形成されていないＮ型ＩｎＰ基板１上に形成し、その
後メサ領域Ｍの側面及びＰ型拡散（またはイオン打込
み）層５ｂ上に、Ｐ型電流阻止層５ａ及びＮ型電流阻止
層６とを形成した構造を有している。
て詳細に説明する。特開昭６２−６１３８１「半導体レ
ーザ」中の２つの構造例の半導体レーザをそれぞれ図３
（ａ）及び（ｂ）に示す。図３（ａ）に示した素子は、
Ｎ型ＩｎＰ基板１中にＰ型ドーパントを拡散（またはイ
オン打込み）によって注入してＰ型拡散（またはイオン
打込み）層５ｂを形成したのち、活性層３，Ｐ型ＩｎＰ
クラッド層４，ＩｎＧａＡｓＰキャップ層８ａよりなる
メサ領域Ｍを、Ｐ型拡散（またはイオン打込み）層５ｂ
が形成されていないＮ型ＩｎＰ基板１上に形成し、その
後メサ領域Ｍの側面及びＰ型拡散（またはイオン打込
み）層５ｂ上に、Ｐ型電流阻止層５ａ及びＮ型電流阻止
層６とを形成した構造を有している。
【０００４】一方、図３（ｂ）記載の半導体レーザで
は、逆にメサ領域Ｍを形成前に、Ｎ型基板１中にＰ型ド
ーパントを拡散（またはイオン打込み）し、Ｎ型基板１
中にＰ型拡散（またはイオン打込み）層５ｂを形成した
構造を有している。いずれの素子とも拡散（またはイオ
ン打込み）層上にＰ型及びＮ型の電流阻止層を形成する
構造である。
は、逆にメサ領域Ｍを形成前に、Ｎ型基板１中にＰ型ド
ーパントを拡散（またはイオン打込み）し、Ｎ型基板１
中にＰ型拡散（またはイオン打込み）層５ｂを形成した
構造を有している。いずれの素子とも拡散（またはイオ
ン打込み）層上にＰ型及びＮ型の電流阻止層を形成する
構造である。
【０００５】
【発明が解決しようとする課題】第１の問題点は、上述
した従来の半導体レーザでは図３（ａ），（ｂ）に示し
たように、拡散またはイオン打込みによってＮ型ＩｎＰ
基板１中にＰ型ドーパントを注入してＰ型拡散（または
イオン打込み）層５ｂを形成し、その上にＰ型電流阻止
層５ａ及びＮ型電流阻止層６を形成していたため、素子
特性並びに信頼性の悪化を招くことである。
した従来の半導体レーザでは図３（ａ），（ｂ）に示し
たように、拡散またはイオン打込みによってＮ型ＩｎＰ
基板１中にＰ型ドーパントを注入してＰ型拡散（または
イオン打込み）層５ｂを形成し、その上にＰ型電流阻止
層５ａ及びＮ型電流阻止層６を形成していたため、素子
特性並びに信頼性の悪化を招くことである。
【０００６】その理由は、Ｐ型ドーパントを拡散または
イオン注入する際、結晶中に点欠陥及び転位の導入は避
けられず、その上に形成されたＰ型電流阻止層５ａ及び
Ｎ型電流阻止層６の結晶品質の悪化を招いてしまうから
である。このためＰ型電流阻止層５ａとＮ型電流阻止層
６のＰＮ接合界面で結晶欠陥を介してのリーク電流が発
生し、十分な電流阻止効果が得られなくなって素子特性
の悪化を招いてしまう。さらに、このリーク電流によっ
て結晶欠陥の増殖が起こり、リーク電流がさらに増加す
ることとなり、素子信頼性の悪化をも招く。
イオン注入する際、結晶中に点欠陥及び転位の導入は避
けられず、その上に形成されたＰ型電流阻止層５ａ及び
Ｎ型電流阻止層６の結晶品質の悪化を招いてしまうから
である。このためＰ型電流阻止層５ａとＮ型電流阻止層
６のＰＮ接合界面で結晶欠陥を介してのリーク電流が発
生し、十分な電流阻止効果が得られなくなって素子特性
の悪化を招いてしまう。さらに、このリーク電流によっ
て結晶欠陥の増殖が起こり、リーク電流がさらに増加す
ることとなり、素子信頼性の悪化をも招く。
【０００７】第２の問題点は、拡散またはイオン打込み
によって形成されたＰ型拡散（またはイオン打込み）層
５ｂが、活性層３の両脇に精度良く形成されず、電流狭
窄効果の悪化を招いてしまうことである。例えば、電流
狭窄効果を向上させようとして拡散されていない領域を
狭めた場合には、活性層３の下にＰ型拡散（またはイオ
ン打込み）層５ｂが形成されて電流を有効に活性層３に
注入出来ない不良が多発してしまう。逆にこの不良を低
減しようとして、拡散されていない領域を比較的広く形
成した場合には、Ｐ型電流阻止層５ａの薄い領域が、Ｐ
型拡散（またはイオン打込み）層５ｂが形成されていな
い領域上に位置してしまい、十分な電流狭窄効果が得ら
れない不良が発生する。
によって形成されたＰ型拡散（またはイオン打込み）層
５ｂが、活性層３の両脇に精度良く形成されず、電流狭
窄効果の悪化を招いてしまうことである。例えば、電流
狭窄効果を向上させようとして拡散されていない領域を
狭めた場合には、活性層３の下にＰ型拡散（またはイオ
ン打込み）層５ｂが形成されて電流を有効に活性層３に
注入出来ない不良が多発してしまう。逆にこの不良を低
減しようとして、拡散されていない領域を比較的広く形
成した場合には、Ｐ型電流阻止層５ａの薄い領域が、Ｐ
型拡散（またはイオン打込み）層５ｂが形成されていな
い領域上に位置してしまい、十分な電流狭窄効果が得ら
れない不良が発生する。
【０００８】その理由は、Ｐ型拡散（またはイオン打込
み）層５ｂを形成する工程と活性層３を含むメサ領域Ｍ
を形成する工程が独立しているため、両者の工程におけ
るマスクの目合せのずれによって、Ｐ型拡散（またはイ
オン打込み）層５ｂとメサ領域Ｍの形成位置が大きくず
れ、上記の不良が発生してしまうことによる。
み）層５ｂを形成する工程と活性層３を含むメサ領域Ｍ
を形成する工程が独立しているため、両者の工程におけ
るマスクの目合せのずれによって、Ｐ型拡散（またはイ
オン打込み）層５ｂとメサ領域Ｍの形成位置が大きくず
れ、上記の不良が発生してしまうことによる。
【０００９】本発明の目的は、素子特性や信頼性の悪化
を招くことなく、十分な電流狭窄効果を得るために必要
な厚さのＰ型電流阻止層を歩留り良く形成できる半導体
レーザとその製造方法を提供することにある。
を招くことなく、十分な電流狭窄効果を得るために必要
な厚さのＰ型電流阻止層を歩留り良く形成できる半導体
レーザとその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体レーザ
は、Ｎ型ＩｎＰ基板表面に形成したＳｉＯ2 膜をマスク
として、活性層を含む成長膜を選択的に形成したのちＳ
ｉＯ2 膜を除去し、ＳｉＯ2 膜を除去したＮ型ＩｎＰ基
板表面をエッチングし、さらに前記成長膜のうち発光領
域となるメサ領域上部を除いた領域に、Ｐ型電流阻止層
とＮ型電流阻止層を形成した構造を有している。
は、Ｎ型ＩｎＰ基板表面に形成したＳｉＯ2 膜をマスク
として、活性層を含む成長膜を選択的に形成したのちＳ
ｉＯ2 膜を除去し、ＳｉＯ2 膜を除去したＮ型ＩｎＰ基
板表面をエッチングし、さらに前記成長膜のうち発光領
域となるメサ領域上部を除いた領域に、Ｐ型電流阻止層
とＮ型電流阻止層を形成した構造を有している。
【００１１】また本発明の半導体レーザ製造方法は、Ｎ
型ＩｎＰ基板表面に形成したＳｉＯ2 膜をマスクに用い
てＮ型ＩｎＰ基板表面に活性層を含む成長膜を選択的に
形成する工程と、上記成長膜側面上が他の領域より薄く
なるようにＳｉＯ2 膜を全面に形成したのち、成長膜側
面のＳｉＯ2 膜のみ除去される範囲でＳｉＯ2 膜をエッ
チングする工程と、全面にレジストを塗布したのち、Ｎ
型ＩｎＰ基板表面上のＳｉＯ2 膜を除去することによっ
て、成長膜側面と上部を覆って残る範囲で、レジストを
除去する工程と、上記レジストをマスクとしてＮ型Ｉｎ
Ｐ基板表面をエッチングする工程と、上記レジストを除
去してメサ領域Ｍ上部のＳｉＯ2 膜をマスクとしてＰ型
電流阻止層とＮ型電流阻止層を形成する工程を少なくと
も含んでいる。
型ＩｎＰ基板表面に形成したＳｉＯ2 膜をマスクに用い
てＮ型ＩｎＰ基板表面に活性層を含む成長膜を選択的に
形成する工程と、上記成長膜側面上が他の領域より薄く
なるようにＳｉＯ2 膜を全面に形成したのち、成長膜側
面のＳｉＯ2 膜のみ除去される範囲でＳｉＯ2 膜をエッ
チングする工程と、全面にレジストを塗布したのち、Ｎ
型ＩｎＰ基板表面上のＳｉＯ2 膜を除去することによっ
て、成長膜側面と上部を覆って残る範囲で、レジストを
除去する工程と、上記レジストをマスクとしてＮ型Ｉｎ
Ｐ基板表面をエッチングする工程と、上記レジストを除
去してメサ領域Ｍ上部のＳｉＯ2 膜をマスクとしてＰ型
電流阻止層とＮ型電流阻止層を形成する工程を少なくと
も含んでいる。
【００１２】また本発明によれば、Ｎ型ＩｎＰ基板表面
上に選択的に活性層を含むメサ状成長膜およびその両側
に成長膜を形成し、前記メサ状成長膜および両側の成長
膜の間のＮ型ＩｎＰ基板表面をエッチングし、そのエッ
チングした領域を含めて、前記活性層を含むメサ状成長
膜上部を除く領域に、Ｐ型電流阻止層とＮ型電流阻止層
を形成し、さらに全面にＰ型ＩｎＰ層とキャップ層を形
成した構造を有する半導体レーザが得られる。
上に選択的に活性層を含むメサ状成長膜およびその両側
に成長膜を形成し、前記メサ状成長膜および両側の成長
膜の間のＮ型ＩｎＰ基板表面をエッチングし、そのエッ
チングした領域を含めて、前記活性層を含むメサ状成長
膜上部を除く領域に、Ｐ型電流阻止層とＮ型電流阻止層
を形成し、さらに全面にＰ型ＩｎＰ層とキャップ層を形
成した構造を有する半導体レーザが得られる。
【００１３】また本発明によれば、Ｎ型ＩｎＰ基板表面
に１対のストライプ状のマスクを設け、Ｎ型ＩｎＰ基板
表面に選択的に活性層を含むメサ状成長膜およびその両
側に成長膜を形成する工程と、前記メサ状成長膜および
その両側の成長膜上にマスクを形成する工程と、全面に
レジストを塗布したのちＮ型ＩｎＰ基板表面上のマスク
とその上のレジストを除去する工程と、前記メサ状成長
膜とその両側の成長膜を覆って残ったレジストをマスク
としてＮ型ＩｎＰ基板表面をエッチングする工程と、前
記残ったレジストと前記活性層を含むメサ状成長膜上部
以外に形成したマスクを除去する工程と、前記メサ状成
長膜上部以外の領域にＰ型電流阻止層とＮ型電流阻止層
を形成する工程と、前記メサ状成長膜上部のマスクを除
去し全面にＰ型ＩｎＰ層とキャップ層を形成する工程と
を有する半導体レーザの製造方法が得られる。
に１対のストライプ状のマスクを設け、Ｎ型ＩｎＰ基板
表面に選択的に活性層を含むメサ状成長膜およびその両
側に成長膜を形成する工程と、前記メサ状成長膜および
その両側の成長膜上にマスクを形成する工程と、全面に
レジストを塗布したのちＮ型ＩｎＰ基板表面上のマスク
とその上のレジストを除去する工程と、前記メサ状成長
膜とその両側の成長膜を覆って残ったレジストをマスク
としてＮ型ＩｎＰ基板表面をエッチングする工程と、前
記残ったレジストと前記活性層を含むメサ状成長膜上部
以外に形成したマスクを除去する工程と、前記メサ状成
長膜上部以外の領域にＰ型電流阻止層とＮ型電流阻止層
を形成する工程と、前記メサ状成長膜上部のマスクを除
去し全面にＰ型ＩｎＰ層とキャップ層を形成する工程と
を有する半導体レーザの製造方法が得られる。
【００１４】
【発明の実施の形態】次に本発明の第１の実施の形態に
ついて図面を参照して詳細に説明する。まず図１（ａ）
〜（ｅ）に従って本実施の形態の半導体レーザの製法を
説明する。図１（ａ）に示すように、Ｎ型ＩｎＰ基板１
表面にＳｉＯ2 膜を形成してこれをストライプ状に抜
き、このＳｉＯ2 ストライプマスク９ａを用いてＮ型Ｉ
ｎＰ基板１表面にＮ型ＩｎＰクラッド層２，活性層３，
Ｐ型ＩｎＰクラッド層４，ＩｎＧａＡｓＰキャップ層８
ａよりなるメサ領域Ｍを選択的に形成する。次に図１
（ｂ）に示すように、メサ領域Ｍの側面上のみが他の領
域より薄くなるように、ＳｉＯ2 膜をＳｉＯ2 ストライ
プマスク９ａ上及びメサ領域Ｍの上部と側面を覆って形
成したのち、メサ領域Ｍの側面表面のＳｉＯ2 膜のみな
くなる範囲でＳｉＯ2 膜をエッチングする。次に図１
（ｃ）に示すように、全面にレジスト１１を塗布したの
ち、ＳｉＯ2 ストライプマスク９ａを除去することによ
って、メサ領域Ｍの側面と上部を覆って残るようにレジ
ストを除去する。次に図１（ｄ）に示すように、メサ領
域Ｍの側面と上部を覆って形成されたレジスト１１をマ
スクとしてＮ型ＩｎＰ基板１表面をエッチングする。次
に図１（ｅ）に示すようにレジスト１１を除去してメサ
領域Ｍ上部のＳｉＯ2 膜１０をマスクとしてＰ型電流阻
止層５ａとＮ型電流阻止層６及びＩｎＧａＡｓＰキャッ
プ層８ｂを形成する。
ついて図面を参照して詳細に説明する。まず図１（ａ）
〜（ｅ）に従って本実施の形態の半導体レーザの製法を
説明する。図１（ａ）に示すように、Ｎ型ＩｎＰ基板１
表面にＳｉＯ2 膜を形成してこれをストライプ状に抜
き、このＳｉＯ2 ストライプマスク９ａを用いてＮ型Ｉ
ｎＰ基板１表面にＮ型ＩｎＰクラッド層２，活性層３，
Ｐ型ＩｎＰクラッド層４，ＩｎＧａＡｓＰキャップ層８
ａよりなるメサ領域Ｍを選択的に形成する。次に図１
（ｂ）に示すように、メサ領域Ｍの側面上のみが他の領
域より薄くなるように、ＳｉＯ2 膜をＳｉＯ2 ストライ
プマスク９ａ上及びメサ領域Ｍの上部と側面を覆って形
成したのち、メサ領域Ｍの側面表面のＳｉＯ2 膜のみな
くなる範囲でＳｉＯ2 膜をエッチングする。次に図１
（ｃ）に示すように、全面にレジスト１１を塗布したの
ち、ＳｉＯ2 ストライプマスク９ａを除去することによ
って、メサ領域Ｍの側面と上部を覆って残るようにレジ
ストを除去する。次に図１（ｄ）に示すように、メサ領
域Ｍの側面と上部を覆って形成されたレジスト１１をマ
スクとしてＮ型ＩｎＰ基板１表面をエッチングする。次
に図１（ｅ）に示すようにレジスト１１を除去してメサ
領域Ｍ上部のＳｉＯ2 膜１０をマスクとしてＰ型電流阻
止層５ａとＮ型電流阻止層６及びＩｎＧａＡｓＰキャッ
プ層８ｂを形成する。
【００１５】したがって、本実施の形態の半導体レーザ
は、Ｐ型電流阻止層５ａ並びにＮ型電流阻止層６は少な
くとも拡散層上に形成していないため、結晶性の悪化を
招くことなく、良好な素子特性並びに信頼性を実現でき
る構造を有している。
は、Ｐ型電流阻止層５ａ並びにＮ型電流阻止層６は少な
くとも拡散層上に形成していないため、結晶性の悪化を
招くことなく、良好な素子特性並びに信頼性を実現でき
る構造を有している。
【００１６】また、本実施の形態の半導体レーザの製法
では、図１に示したようにメサ領域Ｍを形成する際に用
いたＳｉＯ2 ストライプマスク９ａを利用して、Ｎ型Ｉ
ｎＰ基板１表面をエッチングする際にマスクとして用い
るレジスト１１を除去している。このため、Ｎ型ＩｎＰ
基板１表面をエッチングする際、そのエッチング領域は
必然的にメサ領域Ｍが形成されていない領域となる。こ
れにより、従来起きていたメサ領域Ｍ下にＰ型電流阻止
層５ａが形成されて、電流を有効に活性層３に注入出来
ない不良及び、Ｐ型電流阻止層の一部領域において薄く
なり、ＰＮＰＮサイリスタのターンオンが起こり十分な
電流狭窄効果が得られないという不良を改善することが
できる。
では、図１に示したようにメサ領域Ｍを形成する際に用
いたＳｉＯ2 ストライプマスク９ａを利用して、Ｎ型Ｉ
ｎＰ基板１表面をエッチングする際にマスクとして用い
るレジスト１１を除去している。このため、Ｎ型ＩｎＰ
基板１表面をエッチングする際、そのエッチング領域は
必然的にメサ領域Ｍが形成されていない領域となる。こ
れにより、従来起きていたメサ領域Ｍ下にＰ型電流阻止
層５ａが形成されて、電流を有効に活性層３に注入出来
ない不良及び、Ｐ型電流阻止層の一部領域において薄く
なり、ＰＮＰＮサイリスタのターンオンが起こり十分な
電流狭窄効果が得られないという不良を改善することが
できる。
【００１７】なお、本実施の形態の半導体レーザは、Ｉ
ｎＰ基板１表面をエッチングすることによって、エッチ
ングしない場合に比べてＰ型電流阻止層５ａを十分厚く
形成できる構造となったため、十分な電流狭窄効果を得
ることが可能となったことは言うまでもない。上記実施
の形態の説明ではＳｉＯ2 膜をマスクとして用いる例を
述べたが、マスクとしては窒化膜を用いてもよい。
ｎＰ基板１表面をエッチングすることによって、エッチ
ングしない場合に比べてＰ型電流阻止層５ａを十分厚く
形成できる構造となったため、十分な電流狭窄効果を得
ることが可能となったことは言うまでもない。上記実施
の形態の説明ではＳｉＯ2 膜をマスクとして用いる例を
述べたが、マスクとしては窒化膜を用いてもよい。
【００１８】次に図１（ａ）〜（ｅ）に従って本実施の
形態の半導体レーザの製法の実施例を説明する。図１
（ａ）に示すように、Ｎ型ＩｎＰ基板１表面に厚さ２０
００オングストロームのＳｉＯ2 膜を形成してこれをス
トライプ状に抜き、このＳｉＯ2 ストライプマスク９ａ
を用いてＮ型ＩｎＰ基板１表面に厚さ０．３μｍのＮ型
ＩｎＰクラッド層２と、トータルの厚さが０．１μｍの
バンドギャップの違う２つのＩｎＧａＡｓＰよりなるい
わゆるＭＱＷ（多重量子井戸）活性層３と、厚さ０．９
μｍのＰ型ＩｎＰクラッド層４と、厚さ０．３μｍのＩ
ｎＧａＡｓＰキャップ層８ａよりなるメサ領域Ｍを選択
的に形成する。次に図１（ｂ）に示すようにメサ領域Ｍ
の側面表面で厚さが１０００オングストローム、他の領
域表面で厚さ２０００オングストロームとなるように、
ＳｉＯ2 膜をＳｉＯ2 ストライプマスク９ａ上及びメサ
領域Ｍの上部と側面を覆って形成する。そして、メサ領
域Ｍ側面のＳｉＯ2 膜のみなくなるように、ＳｉＯ2 膜
を１２００オングストローム程度エッチングする。次に
図１（ｃ）に示すように、全面にレジストを塗布したの
ち、ＳｉＯ2 ストライプマスク９ａを除去することによ
って、メサ領域Ｍ側面と上部を覆って残るようにレジス
トを除去する。次に図１（ｄ）に示すように、メサ領域
Ｍ側面と上部を覆って形成されたレジスト１１をマスク
としてＮ型ＩｎＰ基板１表面を深さ０．５μｍウエット
エッチング（またはドライエッチング）する。次に図１
（ｅ）に示すように、レジスト１１を除去してメサ領域
Ｍ上部のＳｉＯ2 膜１０をマスクとして厚さ１μｍのＰ
型電流阻止層５ａと厚さ０．８μｍのＮ型電流阻止層６
及び厚さ０．３μｍのＩｎＧａＡｓＰキャップ層８ｂを
形成する。
形態の半導体レーザの製法の実施例を説明する。図１
（ａ）に示すように、Ｎ型ＩｎＰ基板１表面に厚さ２０
００オングストロームのＳｉＯ2 膜を形成してこれをス
トライプ状に抜き、このＳｉＯ2 ストライプマスク９ａ
を用いてＮ型ＩｎＰ基板１表面に厚さ０．３μｍのＮ型
ＩｎＰクラッド層２と、トータルの厚さが０．１μｍの
バンドギャップの違う２つのＩｎＧａＡｓＰよりなるい
わゆるＭＱＷ（多重量子井戸）活性層３と、厚さ０．９
μｍのＰ型ＩｎＰクラッド層４と、厚さ０．３μｍのＩ
ｎＧａＡｓＰキャップ層８ａよりなるメサ領域Ｍを選択
的に形成する。次に図１（ｂ）に示すようにメサ領域Ｍ
の側面表面で厚さが１０００オングストローム、他の領
域表面で厚さ２０００オングストロームとなるように、
ＳｉＯ2 膜をＳｉＯ2 ストライプマスク９ａ上及びメサ
領域Ｍの上部と側面を覆って形成する。そして、メサ領
域Ｍ側面のＳｉＯ2 膜のみなくなるように、ＳｉＯ2 膜
を１２００オングストローム程度エッチングする。次に
図１（ｃ）に示すように、全面にレジストを塗布したの
ち、ＳｉＯ2 ストライプマスク９ａを除去することによ
って、メサ領域Ｍ側面と上部を覆って残るようにレジス
トを除去する。次に図１（ｄ）に示すように、メサ領域
Ｍ側面と上部を覆って形成されたレジスト１１をマスク
としてＮ型ＩｎＰ基板１表面を深さ０．５μｍウエット
エッチング（またはドライエッチング）する。次に図１
（ｅ）に示すように、レジスト１１を除去してメサ領域
Ｍ上部のＳｉＯ2 膜１０をマスクとして厚さ１μｍのＰ
型電流阻止層５ａと厚さ０．８μｍのＮ型電流阻止層６
及び厚さ０．３μｍのＩｎＧａＡｓＰキャップ層８ｂを
形成する。
【００１９】このように本実施例の半導体レーザは、Ｉ
ｎＰ基板１表面を深さ０．５μｍエッチングすることに
よって、エッチングしない場合に比べてＰ型電流阻止層
５ａを０．５μｍから１μｍに倍増することができたた
め、十分な電流狭窄効果を得ることが可能である。
ｎＰ基板１表面を深さ０．５μｍエッチングすることに
よって、エッチングしない場合に比べてＰ型電流阻止層
５ａを０．５μｍから１μｍに倍増することができたた
め、十分な電流狭窄効果を得ることが可能である。
【００２０】次に本発明の第２の実施の形態について図
面を参照して詳細に説明する。まず図２（ａ）〜（ｅ）
に従って本実施の形態の半導体レーザの製法を説明す
る。図２（ａ）に示すように、Ｎ型ＩｎＰ基板１表面に
厚さ２０００オングストロームのＳｉＯ2 膜を形成して
これをストライプ状に抜き、一対のＳｉＯ2 ストライプ
マスク９ｂを設け、これらＳｉＯ2 ストライプマスク９
ｂ以外のＮ型ＩｎＰ基板１表面に厚さ０．２μｍのＮ型
ＩｎＰクラッド層２と、トータルの厚さが０．１μｍの
バンドギャップの違う２つのＩｎＧａＡｓＰよりなるい
わゆるＭＱＷ（多重量子井戸）活性層３と、厚さ０．３
μｍのＰ型ＩｎＰクラッド層４よりなるメサ領域Ｍを選
択的に形成する。この場合には、図２（ａ）のように中
央のメサ領域Ｍおよびその外側にメサ状の成長膜が残さ
れた構造となる。次に図２（ｂ）に示すようにメサ領域
Ｍ側面の表面とＳｉＯ2 ストライプマスク９ｂの外側に
形成された成長膜側面の表面に厚さが１０００オングス
トローム、他の領域表面で厚さ２０００オングストロー
ムとなるように、ＳｉＯ2 膜１０を形成する。そして、
メサ領域Ｍ側面とＳｉＯ2 ストライプマスク９ｂの外側
に形成された成長膜側面に形成されたＳｉＯ2 膜のみ除
去される範囲で、ＳｉＯ2 膜を全面に渡って１２００オ
ングストローム程度エッチングする。次に図２（ｃ）に
示すように全面にレジストを塗布したのち、ＳｉＯ2 ス
トライプマスク９ｂを除去することによって、外側に形
成された成長膜側面と上部及び、メサ領域Ｍ側面と上部
を覆って残る範囲で、レジストを除去する。次に図２
（ｄ）に示すようレジスト１１をマスクとしてＮ型Ｉｎ
Ｐ基板１表面を深さ０．５μｍウエットエッチング（ま
たはドライエッチング）する。次に図２（ｅ）に示すよ
うに、レジスト１１を除去してメサ領域Ｍ上部のＳｉＯ
2 膜１０をマスクとして、ウエットエッチング（または
ドライエッチング）した領域のうちのＮ型ＩｎＰ基板１
上において厚さ１μｍとなるようにＰ型電流阻止層５ａ
を形成する。そしてＰ型電流阻止層５ａ上に厚さ０．８
μｍのＮ型電流阻止層６を形成する。次にメサ領域Ｍ上
部のＳｉＯ2 膜１０を除去して、全面に平坦部での厚さ
が２μｍのＰ型ＩｎＰ層７と厚さ１μｍのＰ型ＩｎＧａ
ＡｓＰキャップ層８ａを形成する。このようにして二重
チャネルプレーナ埋込ヘテロ構造（ＤＣＰＢＨ構造）の
半導体レーザが完成する。
面を参照して詳細に説明する。まず図２（ａ）〜（ｅ）
に従って本実施の形態の半導体レーザの製法を説明す
る。図２（ａ）に示すように、Ｎ型ＩｎＰ基板１表面に
厚さ２０００オングストロームのＳｉＯ2 膜を形成して
これをストライプ状に抜き、一対のＳｉＯ2 ストライプ
マスク９ｂを設け、これらＳｉＯ2 ストライプマスク９
ｂ以外のＮ型ＩｎＰ基板１表面に厚さ０．２μｍのＮ型
ＩｎＰクラッド層２と、トータルの厚さが０．１μｍの
バンドギャップの違う２つのＩｎＧａＡｓＰよりなるい
わゆるＭＱＷ（多重量子井戸）活性層３と、厚さ０．３
μｍのＰ型ＩｎＰクラッド層４よりなるメサ領域Ｍを選
択的に形成する。この場合には、図２（ａ）のように中
央のメサ領域Ｍおよびその外側にメサ状の成長膜が残さ
れた構造となる。次に図２（ｂ）に示すようにメサ領域
Ｍ側面の表面とＳｉＯ2 ストライプマスク９ｂの外側に
形成された成長膜側面の表面に厚さが１０００オングス
トローム、他の領域表面で厚さ２０００オングストロー
ムとなるように、ＳｉＯ2 膜１０を形成する。そして、
メサ領域Ｍ側面とＳｉＯ2 ストライプマスク９ｂの外側
に形成された成長膜側面に形成されたＳｉＯ2 膜のみ除
去される範囲で、ＳｉＯ2 膜を全面に渡って１２００オ
ングストローム程度エッチングする。次に図２（ｃ）に
示すように全面にレジストを塗布したのち、ＳｉＯ2 ス
トライプマスク９ｂを除去することによって、外側に形
成された成長膜側面と上部及び、メサ領域Ｍ側面と上部
を覆って残る範囲で、レジストを除去する。次に図２
（ｄ）に示すようレジスト１１をマスクとしてＮ型Ｉｎ
Ｐ基板１表面を深さ０．５μｍウエットエッチング（ま
たはドライエッチング）する。次に図２（ｅ）に示すよ
うに、レジスト１１を除去してメサ領域Ｍ上部のＳｉＯ
2 膜１０をマスクとして、ウエットエッチング（または
ドライエッチング）した領域のうちのＮ型ＩｎＰ基板１
上において厚さ１μｍとなるようにＰ型電流阻止層５ａ
を形成する。そしてＰ型電流阻止層５ａ上に厚さ０．８
μｍのＮ型電流阻止層６を形成する。次にメサ領域Ｍ上
部のＳｉＯ2 膜１０を除去して、全面に平坦部での厚さ
が２μｍのＰ型ＩｎＰ層７と厚さ１μｍのＰ型ＩｎＧａ
ＡｓＰキャップ層８ａを形成する。このようにして二重
チャネルプレーナ埋込ヘテロ構造（ＤＣＰＢＨ構造）の
半導体レーザが完成する。
【００２１】したがって、本実施の形態の半導体レーザ
は、Ｐ型電流阻止層５ａ並びにＮ型電流阻止層６は少な
くとも拡散層上に形成していないため、結晶性の悪化を
招くことなく、良好な素子特性並びに信頼性を実現でき
る構造を有している。
は、Ｐ型電流阻止層５ａ並びにＮ型電流阻止層６は少な
くとも拡散層上に形成していないため、結晶性の悪化を
招くことなく、良好な素子特性並びに信頼性を実現でき
る構造を有している。
【００２２】また、本実施の形態の半導体レーザの製法
では、図２に示したようにメサ領域Ｍを形成する際に用
いたＳｉＯ2 ストライプマスク９ｂを利用して、レジス
ト１１を除去している。かつこのレジスト１１はＮ型Ｉ
ｎＰ基板１表面をエッチングする際に、マスクとして用
いている。このため、Ｎ型ＩｎＰ基板１表面をエッチン
グする際、そのエッチング領域は必然的にメサ領域Ｍが
形成されていない領域となる。これにより、従来起きて
いたメサ領域Ｍ下にＰ型電流阻止層５ａが形成されて、
電流を有効に活性層３に注入出来ない不良及び、Ｐ型電
流阻止層５ａの一部の領域だけ薄くなって十分な電流狭
窄効果が得られないという不良を改善することができ
る。
では、図２に示したようにメサ領域Ｍを形成する際に用
いたＳｉＯ2 ストライプマスク９ｂを利用して、レジス
ト１１を除去している。かつこのレジスト１１はＮ型Ｉ
ｎＰ基板１表面をエッチングする際に、マスクとして用
いている。このため、Ｎ型ＩｎＰ基板１表面をエッチン
グする際、そのエッチング領域は必然的にメサ領域Ｍが
形成されていない領域となる。これにより、従来起きて
いたメサ領域Ｍ下にＰ型電流阻止層５ａが形成されて、
電流を有効に活性層３に注入出来ない不良及び、Ｐ型電
流阻止層５ａの一部の領域だけ薄くなって十分な電流狭
窄効果が得られないという不良を改善することができ
る。
【００２３】なお、本実施の形態の半導体レーザは、Ｉ
ｎＰ基板１表面を深さ０．５μｍエッチングすることに
よって、エッチングしない場合に比べてＰ型電流阻止層
５ａを０．５μｍから１μｍに倍増することができたた
め、十分な電流狭窄効果を得ることがで可能となった。
ｎＰ基板１表面を深さ０．５μｍエッチングすることに
よって、エッチングしない場合に比べてＰ型電流阻止層
５ａを０．５μｍから１μｍに倍増することができたた
め、十分な電流狭窄効果を得ることがで可能となった。
【００２４】この第２の実施の形態の半導体レーザはＤ
ＣＰＢＨ構造であるので、第１の実施の形態の半導体レ
ーザに比べて、埋込み領域のＰＮＰＮサイリスタのター
ンオンがより起こりにくくなるので電流阻止が効果的に
行なえる利点がある。
ＣＰＢＨ構造であるので、第１の実施の形態の半導体レ
ーザに比べて、埋込み領域のＰＮＰＮサイリスタのター
ンオンがより起こりにくくなるので電流阻止が効果的に
行なえる利点がある。
【００２５】
【発明の効果】以上述べた本発明の第１の効果は、活性
層を含む成長膜のうち発光領域となるメサ領域の両脇に
Ｐ型電流阻止層とＮ型電流阻止層を形成する際、従来の
半導体レーザのように結晶性を悪化させることがないた
め、良好な素子特性及び信頼性を有する半導体レーザを
実現することができる。
層を含む成長膜のうち発光領域となるメサ領域の両脇に
Ｐ型電流阻止層とＮ型電流阻止層を形成する際、従来の
半導体レーザのように結晶性を悪化させることがないた
め、良好な素子特性及び信頼性を有する半導体レーザを
実現することができる。
【００２６】その理由は、本発明の半導体レーザは、従
来のように拡散層上にＰ型電流阻止層とＮ型電流阻止層
を形成するのではなく、Ｎ型ＩｎＰ基板表面をエッチン
グで除去して、その上にＰ型電流阻止層及びＮ型電流阻
止層を形成した構造を有しているので、Ｐ型電流阻止層
及びＮ型電流阻止層中には従来構造の半導体レーザのよ
うに甚だしい結晶欠陥が導入される心配がなく、良質な
結晶よりなる電流阻止層を形成することができるためで
ある。
来のように拡散層上にＰ型電流阻止層とＮ型電流阻止層
を形成するのではなく、Ｎ型ＩｎＰ基板表面をエッチン
グで除去して、その上にＰ型電流阻止層及びＮ型電流阻
止層を形成した構造を有しているので、Ｐ型電流阻止層
及びＮ型電流阻止層中には従来構造の半導体レーザのよ
うに甚だしい結晶欠陥が導入される心配がなく、良質な
結晶よりなる電流阻止層を形成することができるためで
ある。
【００２７】第２の効果は、従来の半導体レーザのよう
に、メサ領域下にＰ型電流阻止層が形成されるような不
良や、Ｐ型電流阻止層の薄い領域が、Ｐ型拡散（または
イオン打込み）層が形成されていない領域上に位置して
しまい十分な電流狭窄効果が得られない不良を改善する
ことができる。
に、メサ領域下にＰ型電流阻止層が形成されるような不
良や、Ｐ型電流阻止層の薄い領域が、Ｐ型拡散（または
イオン打込み）層が形成されていない領域上に位置して
しまい十分な電流狭窄効果が得られない不良を改善する
ことができる。
【００２８】その理由は、本発明の半導体レーザはメサ
領域を形成する際に用いたＳｉＯ2ストライプマスクを
利用して、Ｎ型ＩｎＰ基板表面をエッチングする際にマ
スクとして用いるレジスト１１を除去している。メサ領
域を形成する工程と、Ｎ型ＩｎＰ基板表面にエッチング
する工程が従来の半導体レーザのように独立しておら
ず、同じＳｉＯ2 マスクを介して行われる。これによ
り、従来起きていた電流を有効に活性層に注入出来ない
不良やＰ型電流阻止層５ａの一部の領域だけ薄くなって
十分な電流狭窄効果が得られないという不良を改善する
ことができる。
領域を形成する際に用いたＳｉＯ2ストライプマスクを
利用して、Ｎ型ＩｎＰ基板表面をエッチングする際にマ
スクとして用いるレジスト１１を除去している。メサ領
域を形成する工程と、Ｎ型ＩｎＰ基板表面にエッチング
する工程が従来の半導体レーザのように独立しておら
ず、同じＳｉＯ2 マスクを介して行われる。これによ
り、従来起きていた電流を有効に活性層に注入出来ない
不良やＰ型電流阻止層５ａの一部の領域だけ薄くなって
十分な電流狭窄効果が得られないという不良を改善する
ことができる。
【００２９】なお第３の効果として、本発明の半導体レ
ーザは、メサ領域に注入された電流がＰ型電流阻止層に
リークすることなく、十分厚いＰ型電流阻止層を形成し
た構造であるため十分な電流狭窄効果を有している。
ーザは、メサ領域に注入された電流がＰ型電流阻止層に
リークすることなく、十分厚いＰ型電流阻止層を形成し
た構造であるため十分な電流狭窄効果を有している。
【００３０】その理由は、本発明の半導体レーザは、メ
サ領域の成長膜が薄く形成されても、メサ領域両脇のＮ
型ＩｎＰ基板をエッチングすることによって、活性層上
方にＰ型電流阻止層を形成することなくＰ型電流阻止層
を形成できるため、メサ領域中の活性層上方のＰ型Ｉｎ
Ｐクラッド層とＰ型電流阻止層の接触面積を増やすこと
なく、すなわち注入された電流がＰ型電流阻止層にリー
クすることなく、十分厚いＰ型電流阻止層を形成できる
ためである。
サ領域の成長膜が薄く形成されても、メサ領域両脇のＮ
型ＩｎＰ基板をエッチングすることによって、活性層上
方にＰ型電流阻止層を形成することなくＰ型電流阻止層
を形成できるため、メサ領域中の活性層上方のＰ型Ｉｎ
Ｐクラッド層とＰ型電流阻止層の接触面積を増やすこと
なく、すなわち注入された電流がＰ型電流阻止層にリー
クすることなく、十分厚いＰ型電流阻止層を形成できる
ためである。
【図１】（ａ）〜（ｅ）は本発明の半導体レーザの第１
の実施の形態の製造工程と構造を示す断面図である。
の実施の形態の製造工程と構造を示す断面図である。
【図２】（ａ）〜（ｅ）は本発明の半導体レーザの第２
の実施の形態の製造工程と構造を示す断面図である。
の実施の形態の製造工程と構造を示す断面図である。
【図３】（ａ），（ｂ）は従来の半導体レーザを示す断
面図である。
面図である。
１ Ｎ型ＩｎＰ基板 ２ Ｎ型ＩｎＰクラッド層 ３ 活性層 ４ Ｐ型ＩｎＰクラッド層 ５ａ Ｐ型電流狭窄層 ５ｂ Ｐ型拡散層 ６ Ｎ型電流狭窄層 ７ Ｐ型ＩｎＰ層 ８ａ Ｐ型ＩｎＧａＡｓＰ層キャップ層 ８ｂ Ｐ型ＩｎＧａＡｓＰ層キャップ層 ９ａ ＳｉＯ2 ストライプマスク ９ｂ １対のＳｉＯ2 ストライプマスク １０ ＳｉＯ2 膜 １１ レジスト １２ 拡散層マスク
Claims (4)
- 【請求項１】 Ｎ型ＩｎＰ基板表面上に選択的に活性層
を含むメサ状成長膜を形成し、このメサ状成長膜以外の
前記Ｎ型ＩｎＰ基板表面をエッチングし、そのエッチン
グした領域を含めて、前記メサ状成長膜上部を除く領域
に、Ｐ型電流阻止層とＮ型電流阻止層を形成した構造を
有することを特徴とする半導体レーザ。 - 【請求項２】 Ｎ型ＩｎＰ基板表面にストライプ状のマ
スクを設け、Ｎ型ＩｎＰ基板表面に活性層を含むメサ状
成長膜を選択的に形成する工程と、前記メサ状成長膜上
にマスクを形成する工程と、全面にレジストを塗布した
のち、Ｎ型ＩｎＰ基板表面上のマスクとその上に塗布さ
れたレジストを除去する工程と、前記メサ状成長膜を覆
って残ったレジストをマスクとしてＮ型ＩｎＰ基板表面
をエッチングする工程と、前記レジストを除去してメサ
状成長膜側面とＮ型ＩｎＰ基板表面上にＰ型電流阻止層
とＮ型電流阻止層を形成する工程とを有することを特徴
とする半導体レーザの製造方法。 - 【請求項３】 Ｎ型ＩｎＰ基板表面上に選択的に活性層
を含むメサ状成長膜およびその両側に成長膜を形成し、
前記メサ状成長膜および両側の成長膜の間のＮ型ＩｎＰ
基板表面をエッチングし、そのエッチングした領域を含
めて、前記活性層を含むメサ状成長膜上部を除く領域
に、Ｐ型電流阻止層とＮ型電流阻止層を形成し、さらに
全面にＰ型ＩｎＰ層とキャップ層を形成した構造を有す
ることを特徴とする半導体レーザ。 - 【請求項４】 Ｎ型ＩｎＰ基板表面に１対のストライプ
状のマスクを設け、Ｎ型ＩｎＰ基板表面に選択的に活性
層を含むメサ状成長膜およびその両側に成長膜を形成す
る工程と、前記メサ状成長膜およびその両側の成長膜上
にマスクを形成する工程と、全面にレジストを塗布した
のちＮ型ＩｎＰ基板表面上のマスクとその上のレジスト
を除去する工程と、前記メサ状成長膜とその両側の成長
膜を覆って残ったレジストをマスクとしてＮ型ＩｎＰ基
板表面をエッチングする工程と、前記残ったレジストと
前記活性層を含むメサ状成長膜上部以外に形成したマス
クを除去する工程と、前記メサ状成長膜上部以外の領域
にＰ型電流阻止層とＮ型電流阻止層を形成する工程と、
前記メサ状成長膜上部のマスクを除去し全面にＰ型Ｉｎ
Ｐ層とキャップ層を形成する工程とを有することを特徴
とする半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25724496A JPH10107368A (ja) | 1996-09-30 | 1996-09-30 | 半導体レーザ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25724496A JPH10107368A (ja) | 1996-09-30 | 1996-09-30 | 半導体レーザ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107368A true JPH10107368A (ja) | 1998-04-24 |
Family
ID=17303702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25724496A Pending JPH10107368A (ja) | 1996-09-30 | 1996-09-30 | 半導体レーザ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107368A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6345064B1 (en) | 1997-11-07 | 2002-02-05 | Nec Corporation | Semiconductor laser having an improved current blocking layers and method of forming the same |
-
1996
- 1996-09-30 JP JP25724496A patent/JPH10107368A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6345064B1 (en) | 1997-11-07 | 2002-02-05 | Nec Corporation | Semiconductor laser having an improved current blocking layers and method of forming the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990105 |