JPH10108141A - 圧縮伸張装置およびアップコンバータ回路 - Google Patents

Abstract

(57)【要約】 【課題】 映像を連続的に圧縮・伸張して、４：３のア
スペクトを持つ映像を１６：９のワイド画面に表示す
る。 【解決手段】 入力輝度信号をＡＤ変換器１１で水平同
期周波数のＭ倍（Ｍ＝９１２）のクロックでサンプリン
グしてディジタル輝度信号１１００に変換し、この信号
１１００をアップコンバータ回路１３で水平同期周波数
のＮ倍（Ｎ＝１３６８）のクロックでサンプリングされ
たアップコンバート信号１２００に変換する。このアッ
プコンバート信号１２００を補間回路１５により所望の
圧縮・伸張特性に応じて補間し、この補間信号１３００
を水平同期周波数のＮ倍のクロックでラインメモリ１７
に書き込む。ラインメモリ１７の内容を水平同期周波数
のＰ倍（Ｐ＝９１２）のクロックにより並べ替えて読み
出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は映像を圧縮・伸張す
るための圧縮伸張装置に係り、特に従来のアスペクト比
４：３の映像を非線形に圧縮・伸張してテレビジョン受
信機のワイド画面に表示するための映像圧縮伸張装置に
関する。

【０００２】

【従来の技術】衛星によるハイビジョン放送に続いて、
地上波のテレビジョン放送においてもＥＤＴＶ−II放送
が始まり、アスペクト比１６：９のワイド画面を持つワ
イドテレビジョン受信機（以下、テレビジョン受信機を
ＴＶ受信機と略す）の普及に弾みがついてきた。

【０００３】しかしながら実際の放送番組は、従来のア
スペクト比４：３の映像が多いのが現状である。このよ
うなワイドＴＶ受信機では、４：３の映像をワイド画面
全体に表示する数種の表示方法が用いられている。図７
（ａ）に４：３の表示例を示し、（ｂ）〜（ｄ）に各種
表示方法による１６：９の表示例を示す。

【０００４】図７において、（ｂ）では、（ａ）に示す
４：３の映像を一様に横方向に広げて表示するモード
（以下、フルモードと称する）を示している。この表示
方法では、映像をそのまま横方向に広げた表示になって
いるため、映像の欠落はないが、不自然な映像となって
いる。

【０００５】同図（ｃ）では、横に広がった分だけ縦に
引き延ばして表示するモード（以下、垂直伸張モードと
称する）を示している。この場合は、横と縦との拡大率
が等しく、真円率は１となっている。但し、映像として
は自然であるが、縦に引き延ばされた分だけ上下の映像
が切れてしまうことになる。

【０００６】同図（ｄ）では、水平方向の圧縮・伸張率
を変化させて自然に広がって見えるようにしたモード
（以下、ライブモードと称する）である。この場合は、
フルモードに比較して画像の中心部を圧縮し、左右両端
部へ行くに従って伸張することにより、見かけ上不自然
さがないように見せている。さらにこの場合では、垂直
方向にもやや引き延ばしている。

【０００７】表示画像としては、図７（ｂ）から（ｄ）
の中では、（ｄ）のライブモードが最も不自然さが少な
い。したがって、多くの場合にはライブモードで４：３
の放送を見ることになる。

【０００８】このライブモード特性を実現するため、従
来のワイドＴＶ受信機では、ＣＲＴの水平偏向の走査速
度を変化させている。すなわち、図８に水平偏向パルス
波形を示すように、通常の表示においては、水平偏向パ
ルスが図８（ａ）に示すようにほぼ一定の傾きを有する
ランプ波形となっている。これに対し、ライブモードで
の水平偏向パルスは、図８（ｂ）に示すように、画面左
端部に対応する傾きの大きい部分から始まって、画面中
央部に対応する緩やかな傾き部を経て、画面右端部に対
応する傾きの大きい部分に至る波形となっている。

【０００９】

【発明が解決しようとする課題】しかしながら、このよ
うなライブモード特性を実現するためには、水平偏向パ
ルスの波形をアナログ処理によって目的の波形に一致さ
せる微妙な特性の合わせ込みが必要となり、回路調整に
手間取り生産性向上の障害となるという問題点があっ
た。

【００１０】また、アナログ処理によって特性を調整し
ているため、経年変化や温度変化によって使用素子の特
性が変化すると、ライブモード特性が変移し、画面が歪
む等の不都合が生じるという問題点があった。

【００１１】さらに、この水平偏向パルス波形によって
ライブモードを実現する手法は、映像信号自身は変化し
ていないため、偏向走査速度を変えることができない液
晶画面やプラズマディスプレイ画面を備えたＴＶ受信機
や、プロジェクションＴＶ受信機には適用することがで
きないという問題点があった。

【００１２】以上の問題点に鑑み、本発明の課題は、上
記問題点を解決し、偏向走査可変機構に依らずに、簡易
な構成で所望のライブモード特性に合わせて映像信号の
時間軸を連続的に圧縮及び伸張して表示することが可能
な映像圧縮伸張装置を提供することである。

【００１３】

【課題を解決するための手段】上記課題を解決するた
め、本発明は次の構成を有する。すなわち請求項１記載
の発明は、入力信号を基準周波数のＭ倍（Ｍは正整数）
の繰り返し周波数を有する第１のクロックでサンプリン
グするサンプリング回路と、前記サンプリングされた信
号を基準周波数のＮ倍（ＮはＭより大きい正整数）の繰
り返し周波数を有する第２のクロックでサンプリングさ
れたアップコンバート信号に変換するアップコンバータ
回路と、前記アップコンバート信号を所望の圧縮・伸張
特性に応じて補間する補間回路と、前記補間回路の出力
信号を前記第２のクロックで書き込むとともに、基準周
波数のＰ倍（ＰはＮより小さい正整数）の繰り返し周波
数を有する第３のクロックにより読み出される記憶回路
と、を備えたことを要旨とする圧縮伸張装置である。

【００１４】また請求項２記載の発明は、入力信号を基
準周波数のＭ倍（Ｍは正整数）の繰り返し周波数を有す
る第１のクロックでサンプリングするサンプリング回路
と、前記サンプリングされた信号を基準周波数のＮ倍
（ＮはＭより大きい正整数）の繰り返し周波数を有する
第２のクロックでサンプリングされたアップコンバート
信号に変換するアップコンバータ回路と、前記アップコ
ンバート信号を所望の圧縮・伸張特性に応じて補間する
補間回路と、前記補間回路の出力信号を前記第２のクロ
ックで書き込まれるとともに、前記第１のクロックによ
り読み出される記憶回路と、を備えたことを要旨とする
圧縮伸張装置である。

【００１５】また請求項３記載の発明は、請求項１また
は請求項２に記載の圧縮伸張装置において、前記第１の
クロックの繰り返し周波数と前記第２のクロックの繰り
返し周波数との比が、２：３であることを要旨とする。

【００１６】また請求項４記載の発明は、映像信号から
分離された第１および第２の色差信号を基準周波数のＭ
倍（Ｍは正整数）の繰り返し周波数を有する第１のクロ
ックで交互に選択して出力する多重化回路と、前記多重
化回路により多重化された色差信号を前記第１のクロッ
クでサンプリングするサンプリング回路と、前記第１の
クロックの１／２の繰り返し周波数を有しかつ互いに１
８０度位相が異なった第４および第５のクロックによ
り、前記サンプリング回路の出力を交互にラッチする第
１および第２のラッチを備えたラッチ回路と、基準周波
数のＮ倍（ＮはＭより大きい正整数）の繰り返し周波数
を有する第２のクロックの周期毎に、前記第１および第
２のラッチの出力を交互に選択して出力する選択回路
と、を備えたことを要旨とするアップコンバータ回路で
ある。

【００１７】また請求項５記載の発明は、第１のクロッ
クでサンプリングされた入力信号を第１のクロックのＱ
／（Ｑ−１）倍（Ｑは２以上の整数）の繰返し周波数を
有する第２のクロックでサンプリングされた出力信号に
変換するアップコンバータ回路であって、前記入力信号
の隣接サンプル間を直線補間し、補間信号を出力する補
間手段と、前記入力信号を第１のクロックでラッチする
第１の多段ラッチ回路と、各段毎にタップ出力が設けら
れ前記補間信号を第１のクロックでラッチする第２の多
段ラッチ回路と、第１のクロックと位相が一致しかつ第
１のクロックの１／（Ｑ−１）倍の繰り返し周波数を持
つ第６のクロックにより、前記第１の多段ラッチ回路の
出力および前記第２の多段ラッチ回路の各タップ出力を
それぞれラッチする第３のラッチ回路と、第２のクロッ
クと位相が一致しかつ第２のクロックの１／Ｑ倍の繰り
返し周波数を持つ第７のクロックにより、第３のラッチ
回路の各出力をそれぞれラッチする第４のラッチ回路
と、第４のラッチ回路の各出力を第２のクロック毎に交
互に選択する選択手段と、を備えたことを要旨とするア
ップコンバータ回路である。

【００１８】本発明の圧縮伸張装置によれば、比較的サ
ンプリングレートの低いアナログ・ディジタル変換器に
よってＡＤ変換された信号をアップコンバータ回路によ
りサンプリングレートを引き上げてから補間回路へ入力
するので、高速なアナログ・ディジタル変換器を用いる
必要がない。

【００１９】本発明の圧縮伸張装置における補間回路
は、アップコンバータ回路によりサンプリングレートを
引き上げられた信号に対して、所望の圧縮・伸張に応じ
た補間を行えばよいので、時系列上で隣接するサンプル
間の補間演算を行う演算器は、唯１つでよい。

【００２０】なお、本発明を映像信号の圧縮伸張に用い
る際には、前記基準周波数は、水平同期信号の繰り返し
周波数とすることが好ましい。

【００２１】

【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態を詳細に説明する。図１は、本発明に係る圧
縮伸張装置を映像圧縮伸張に適用した第１の実施形態の
構成を示すブロック図である。本実施の形態において
は、第１、第２、第３の各クロックの繰り返し周波数
は、それぞれ基準周波数である水平同期周波数ｆＨ（約
１５．７５ｋＨｚ）の９１２倍（Ｎ＝９１２）、１３６
８倍（Ｍ＝１３６８）、９１２倍（Ｐ＝９１２）であ
る。

【００２２】図１によれば、映像圧縮伸張装置１は、ア
ナログ入力輝度信号をディジタル輝度信号に変換するア
ナログ・ディジタル変換器（以下、ＡＤ変換器と略す）
１１と、ディジタル輝度信号のサンプリング周波数を高
い周波数に変換するアップコンバータ回路１３と、アッ
プコンバートされた信号の隣接サンプル間を補間する補
間回路１５と、水平周期の期間の画像信号を記憶するラ
インメモリ１７と、補間回路１５に補間係数を供給する
圧縮・伸張係数発生回路１９と、メモリ制御回路２１
と、ラインメモリ１７から読み出されたディジタル輝度
信号をアナログ輝度信号に変換するディジタル・アナロ
グ変換器（以下、ＤＡ変換器と略す）２３とを備えて構
成されている。

【００２３】ＡＤ変換器１１は、入力輝度信号１０００
を９１２ｆＨのクロックでサンプリングしてディジタル
輝度信号１１００に変換する。ＡＤ変換器１１の出力で
あるディジタル輝度信号１１００は、アップコンバータ
回路１３に入力され、第１のクロックであるサンプリン
グ周波数９１２ｆＨから第２のクロックであるサンプリ
ング周波数１３６８ｆＨにアップコンバートされる。ア
ップコンバートされたディジタル輝度信号１２００は、
補間回路１５により補間され、ラインメモリ１７に書き
込まれる。

【００２４】一方、水平同期信号２０００は、アップコ
ンバータ回路１３、圧縮伸張係数発生回路１９、及びメ
モリ制御回路２１に入力され、圧縮・伸張係数発生回路
１９は、所望の圧縮・伸張特性に応じた補間係数信号１
６００を発生し、補間回路１５へ供給する。メモリ制御
回路２１は、所望の圧縮・伸張特性に応じて、ラインメ
モリ１７の書込または読出制御を行う制御信号１７００
を出力する。

【００２５】補間回路１５では、アップコンバートされ
たディジタル輝度信号１２００が入力され、補間係数信
号１６００に従って補間信号１３００が生成され、ライ
ンメモリ１７の書込データとなる。ラインメモリ１７で
は、メモリ制御回路２１から与えられる制御信号１７０
０に従って補間信号１３００が書き込まれるとともに、
制御信号１７００に従って記憶されたデータを並べ替え
て読み出される。

【００２６】ラインメモリ１７の読出し信号１４００
は、ＤＡ変換器２３に入力され、アナログ輝度信号１５
００に変換される。

【００２７】この第１の実施形態の構成では、水平同期
信号に同期して、所定の圧縮伸張特性を輝度信号に与え
ることができるため、自由度の高い設計が可能となる。

【００２８】また、上記の映像圧縮伸張装置１におい
て、ＡＤ変換器１１とアップコンバータ回路１３との組
合せの代わりに、入力輝度信号１０００を最初から１３
６８ｆＨでサンプリングするＡＤ変換器を用いることも
可能であるが、周波数特性が広い高速型のＡＤ変換器は
部品価格が高価なため、製造コストの高騰を招くことと
なる。

【００２９】本実施の形態では、ラインメモリの読出し
用クロックと同等のクロックでサンプリングするＡＤ変
換器と、このサンプリング周波数を１．５倍に上げるア
ップコンバータとを用いることにより、コストの増加を
最低限に抑えることができる。さらに、伸張時に必要な
不足する画素データを埋める処理が不要となり、ライン
メモリの容量を軽減することができる。

【００３０】図２は、アップコンバータ回路１３の詳細
な構成を示すブロック回路図である。

【００３１】アップコンバータ回路１３は、ラッチ１５
０、２００、２１０、２２０、２３０、２４０、２５
０、２６０、２７０、２９０、係数器１６０、１７０、
加算器１８０、セレクタ回路２８０、係数発生回路３０
０及びタイミング発生回路３１０を備えて構成されてい
る。

【００３２】ラッチ１５０、１９０、２００、２１０に
はそれぞれ水平同期周波数ｆＨのＭ倍（Ｍ＝９１２）の
クロック、ラッチ２２０、２３０、２４０にはそれぞれ
ｆＨの（Ｍ／２＝４５６）倍のクロック、ラッチ２５
０、２６０、２７０にはそれぞれｆＨの（Ｎ／３＝４５
６）倍のクロック、ラッチ２９０にはｆＨのＮ倍（Ｎ＝
１３６８）のクロックがそれぞれ供給されている。

【００３３】入力される輝度信号１１００は、サンプリ
ング周波数９１２ｆＨでサンプリングされたものであ
り、これが係数器１７０に入力されるとともにラッチ１
５０で１クロック遅延される。ラッチ１５０で１クロッ
ク遅延された輝度信号は係数器１６０に入力される。

【００３４】一方、水平同期信号２０００は、タイミン
グ発生回路３１０に入力され、係数発生回路３００及び
セレクタ回路２８０のタイミング信号が生成される。係
数発生回路３００は、タイミング発生回路３１０から与
えられるタイミング信号に応じて互いに相補的な係数ｋ
と係数１−ｋとをそれぞれ係数器１６０、１７０に与え
る。ここで、ＮとＭとの比が２：３であるので、係数ｋ
は、タイミングによって、ｋ＝２／３とｋ＝１／３とが
交互に選ばれる。

【００３５】係数器１６０、１７０によりそれぞれ係数
が乗じられた輝度信号は、加算回路１８０で加算され、
加算結果として補間信号が得られ、ラッチ１９０に入力
される。ラッチ１９０の出力信号１１２０は、ラッチ２
１０で１クロック遅延され、信号１１２５となる。一
方、ラッチ１５０の出力は、ラッチ２００で１クロック
遅延され、信号１１１５となる。

【００３６】次いで、信号１１１５、１１２５、１１２
０はそれぞれラッチ２２０、２３０、２４０でＭ／２×
ｆＨのクロックで１クロック遅延され、次いでＮ／３×
ｆＨのクロックを用いるラッチ２５０、２６０、２７０
により同期化される。ラッチ２５０、２６０、２７０の
出力は、タイミング発生回路３１０からの選択信号によ
りＮ×ｆＨのクロック毎に順次選択状態が変わる３ウェ
イのセレクタ回路２８０により順次選択され、ラッチ２
９０の入力となり、ラッチ２９０の出力が輝度信号Ｙ′
１２００となる。

【００３７】図３は、図２のアップコンバータ回路の動
作を説明するタイミングチャートである。同図左端に
は、使用される各クロックの周波数と各信号の符号が記
載されている。なお、図上で最初のＭ×ｆＨクロック、
Ｎ×ｆＨクロック、及びＭ／２×ｆＨクロックのそれぞ
れの位相が一致していたとする。また、以下の説明にお
いては、入力輝度信号（Ｙ）１１００のサンプル値を、
ａ，ｂ，ｃ，…で示し、隣接する２つのサンプル値ｘ，
ｙを使用して直線内挿補間により得られた値をｘ＊ｙで
示す。

【００３８】まず最初のＭ×ｆＨクロックにより入力し
た輝度信号（Ｙ）１１００のサンプリング値をａとす
る。この輝度信号は、ラッチ１５０で１クロック遅延さ
れて１１１０となり、１１００と１１１０との間が直線
補間されて、ラッチ１９０の保持され、その出力ａ＊
ｂ，ｂ＊ｃ，ｃ＊ｄ，…が１１２０となる。１１１０お
よび１１２０はそれぞれ１クロック遅延されて１１１５
及び１１２５となる。

【００３９】次いで、１１１５、１１２５及び１１２０
は、それぞれＭ／２×ｆＨのクロックにより動作するラ
ッチ２２０、２３０及び２４０によりラッチされて、１
１３０、１１４０及び１１５０となる。１１３０、１１
４０及び１１５０は、さらにそれぞれＮ／３×ｆＨのク
ロックにより動作するラッチ２５０、２６０及び２７０
によりラッチされて、１１６０、１１７０及び１１８０
となる。

【００４０】１１３０及び１１６０は、Ｍ×ｆＨのクロ
ックの１／２倍の周波数で動作するので、その出力は、
入力輝度信号のサンプル列を１／２に間引いたサンプル
列、すなわち、ａ，ｃ，ｅ，…となるとともにそれぞれ
の保持期間が２倍となる。そして、２Ｍ＝３Ｎであるの
で、Ｎ×ｆＨのクロックからみれば、３クロックの期間
となる。

【００４１】サンプリング値ａが１１６０に現れるタイ
ミングと同じタイミングで、補間値ｚ＊ａが１１７０に
現れ、補間値ａ＊ｂが１１８０に現れる。ここで、ｚは
ａの直前のサンプリング値である。そして、Ｎ×ｆＨの
クロックで３入力、１１６０、１１７０、１１８０を交
互に選択するセレクタ回路２８０の出力信号１１９０
は、ｚ＊ａ，ａ，ａ＊ｂ，ｂ＊ｃ，ｃ，ｃ＊ｄ，…とな
り、Ｎ×ｆＨのクロックで動作するラッチ２９０により
１段受けられて出力輝度信号Ｙ’１２００となる。

【００４２】図４は、本発明に係る圧縮伸張装置の第２
の実施形態の構成を示すブロック図であり、本発明を色
信号に適用した場合を示す。

【００４３】図４によれば、映像圧縮伸張装置２は、２
ウェイのアナログのセレクタ回路５８０と、ＡＤ変換器
５１０と、ラッチ５９０、６００、６２０と、２ウェイ
のディジタルのセレクタ回路６１０と、補間回路６３０
と、ラインメモリ６４０と、ＤＡ変換器７３０、７４０
と、補間回路６３０に係数を供給する圧縮伸張係数発生
回路６５０と、ラインメモリ６４０の制御信号を発生す
るメモリ制御回路６６０とを備えて構成されている。

【００４４】次に、この圧縮伸張装置２の動作を説明す
る。まず、セレクタ回路５８０、ＡＤ変換器５１０、ラ
ッチ５９０、６００、６２０、セレクタ回路６１０とか
らなるアップコンバータ部の動作を図５を参照して説明
する。

【００４５】アナログのＩ信号３０００及びＱ信号４０
００からなる色差信号が入力端子に与えられ、セレクト
信号としてデューティ５０％の４５６ｆＨクロックが供
給されたセレクト回路６１０で交互に選択されて１つの
信号となり、サンプリング周波数９１２ｆＨのＡＤ変換
器５１０によりアナログ・ディジタル変換されて、信号
３１００となる。

【００４６】次いで、信号３１００は、それぞれ互いに
位相が異なる４５６ｆＨのクロックが供給されたラッチ
５９０及び６００でラッチされ、ディジタルＩ信号であ
る信号３２００と、同Ｑ信号である信号３３００に分離
される。ラッチ５９０、６００の出力は、セレクタ回路
６１０により交互に選択されてラッチ６２０にラッチさ
れる。セレクタ回路６１０のセレクト信号は、１３６８
ｆＨを１／２に分周した６８４ｆＨが供給されている。
これによりセレクタ回路６１０の出力には、１３６８ｆ
Ｈのクロック毎にＩ信号とＱ信号が交互に現れる複合色
差信号が得られる。そしてセレクト回路の出力３４００
は、クロック１３６８ｆＨのラッチ６２０で受けたの
ち、補間回路６３０へ渡される。

【００４７】補間回路６３０、ラインメモリ６４０、Ｄ
Ａ変換器７３０、７４０の動作は、それぞれ第１の実施
形態の補間回路１５、ラインメモリ１７及びＤＡ変換器
２３の動作と同様であるので、動作の説明は省略する。
ただし、ラインメモリから出力される圧縮伸張後の信号
から、アナログ色差信号のＩ信号６０００及びＱ信号７
０００を復元するために、それぞれディジタル・アナロ
グ変換器７３０、７４０を使用している。

【００４８】図６は、アップコンバータ回路の他の実施
形態を示すブロック回路図であり、図２に示したアップ
コンバータ回路を入力サンプリング周波数のＱ／（Ｑ−
１）倍（Ｑは２以上の整数）のサンプリング周波数に変
換する一般例を示す。

【００４９】アップコンバータ回路３１は、ラッチ３２
０、３７０、３８０、３９０、４００、４１０、４２
０、４３０、４４０、４５０、４６０、４７０、４８
０、４９０、５００、５１０、６１０と、係数器３４
０、３５０、加算器３６０、セレクタ回路６００、係数
発生回路６２０及びタイミング発生回路６３０を備えて
構成されている。

【００５０】ラッチ３８０を含めてラッチ４２０の手前
までに、第１の多段ラッチであるＭクロックが入力され
たＱ−２段の多段ラッチが設けられている。また、ラッ
チ３７０、３９０を含めてラッチ４３０の手前までに、
第２の多段ラッチであるＭクロックが入力されたＱ−１
段の多段ラッチが設けられていれ、各段の出力からはタ
ップが引き出されている。

【００５１】入力される輝度信号１１００は、サンプリ
ング周波数９１２ｆＨでサンプリングされたものであ
り、これが係数器３５０に入力されるとともにラッチ３
２０で１クロック遅延される。ラッチ３２０で１クロッ
ク遅延された輝度信号は係数器３４０に入力される。

【００５２】一方、水平同期信号２０００は、タイミン
グ発生回路６３０に入力され、係数発生回路６２０及び
セレクタ回路６００のタイミング信号が生成される。係
数発生回路６２０は、タイミング発生回路６３０から与
えられるタイミング信号に応じて互いに相補的な係数ｋ
と係数１−ｋとをそれぞれ係数器３４０、３５０に与え
る。

【００５３】ここで、ＭとＮとの比が（Ｑ−１）：Ｑで
あるので、ｋは、タイミングによって、ｋ＝（Ｑ−１）
／Ｑ、ｋ＝（Ｑ−２）／Ｑ、ｋ＝（Ｑ−３）／Ｑ、…、
ｋ＝１／Ｑ、が順次繰り返し選ばれる。

【００５４】係数器３４０、３５０によりそれぞれ係数
が乗じられた輝度信号は、加算回路３６０で加算され、
加算結果として補間信号が得られ、ラッチ３７０からラ
ッチ４１０までの第２の多段ラッチに入力される。この
第２の多段ラッチからは、各段ごとに出力が引き出さ
れ、それぞれＭ／（Ｑ−１）のクロックが入力されたラ
ッチ群４３０、４４０、…、４５０、４６０の入力に接
続されている。

【００５５】一方、ラッチ３２０の出力は、ラッチ３８
０を先頭とする第１の多段ラッチでＱ−２段遅延された
後、Ｍ／（Ｑ−１）のクロックが入力されたラッチ４２
０の入力となる。

【００５６】次いで、ラッチ、４２０、４３０、…、４
６０の出力は、それぞれＮ／Ｑのクロックが供給された
ラッチ４７０、４８０、…、５１０の入力となり、ラッ
チ４７０、４８０、…、５１０の出力は、Ｑウェイセレ
クタ回路６００によってＮクロック毎に順次選択して出
力され、この出力は、Ｎクロックで動作するラッチ６１
０で受けられた後に、輝度信号出力Ｙ’１２５０とな
る。

【００５７】以上好ましい実施の形態について説明した
が、これらは本発明を限定するものではない。実施の形
態では映像信号を圧縮伸張したが、その他の信号を圧縮
伸張する場合にも本発明を適用することができる。その
場合には、基準信号は水平同期信号ではなく、適用する
システムに応じた適当な基準信号を選択すべきであるこ
とはいうまでもない。

【００５８】

【発明の効果】以上説明したように、本発明に係る圧縮
伸張装置によれば、ライブモード特性を実現するため
に、水平偏向パルスの波形をアナログ処理によって目的
の波形に一致させる微妙な特性の合わせ込みが不要とな
り、回路調整の手間が省略でき、生産性を向上させるこ
とができるという効果を奏する。

【００５９】また、アナログ処理によって特性を調整す
ることがないため、経年変化や温度変化によって、ライ
ブモード特性が変移し、画面が歪む等の不都合が生じる
ことを防止できるという効果を奏する。

【００６０】さらに、水平偏向パルス波形によって圧縮
・伸張を行わないため、偏向走査速度を変えることがで
きない液晶画面やプラズマディスプレイ画面を備えたＴ
Ｖ受信機や、プロジェクションＴＶ受信機にライブモー
ドを適用することができるという効果を奏する。

【００６１】また高いサンプルレートの入力信号を必要
としないので、比較的低速度のＡＤ変換器を使用するこ
とができ、またアップコンバータ回路も単一の補間演算
回路により実現できるので、安価な圧縮伸張装置を実現
することができる。

【図面の簡単な説明】

【図１】本発明に係る圧縮伸張装置の第１の実施形態の
構成を示すブロック図である。

【図２】図１の圧縮伸張装置に用いられるアップコンバ
ータ回路の詳細な構成を示す回路図である。

【図３】図２のアップコンバータ回路の動作を説明する
タイミングチャート図である。

【図４】本発明に係る圧縮伸張装置の第２の実施形態の
構成を示すブロック図である。

【図５】図４の圧縮伸張装置の動作を説明するタイミン
グチャート図である。

【図６】アップコンバータ回路の他の実施形態を示す回
路図である。

【図７】ワイドＴＶ受信機における各種表示モードを説
明する図である。

【図８】従来のワイドＴＶ受信機のライブモードにおけ
る水平偏向パルスを説明する波形図である。

【符号の説明】

１…映像圧縮伸張装置、１１…ＡＤ変換器、１３…アッ
プコンバータ回路、１５…補間回路、１７…ラインメモ
リ、１９…圧縮伸張係数発生回路、２１…メモリ制御回
路、２３…ＤＡ変換器。

フロントページの続き (72)発明者 赤松 直樹 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝マルチメディア技術研究所内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力信号を基準周波数のＭ倍（Ｍは正整
   数）の繰り返し周波数を有する第１のクロックでサンプ
   リングするサンプリング回路と、 前記サンプリングされた信号を基準周波数のＮ倍（Ｎは
   Ｍより大きい正整数）の繰り返し周波数を有する第２の
   クロックでサンプリングされたアップコンバート信号に
   変換するアップコンバータ回路と、 前記アップコンバート信号を所望の圧縮・伸張特性に応
   じて補間する補間回路と、 前記補間回路の出力信号を前記第２のクロックで書き込
   むとともに、基準周波数のＰ倍（ＰはＮより小さい正整
   数）の繰り返し周波数を有する第３のクロックにより読
   み出される記憶回路と、 を備えたことを特徴とする圧縮伸張装置。
2. 【請求項２】 入力信号を基準周波数のＭ倍（Ｍは正整
   数）の繰り返し周波数を有する第１のクロックでサンプ
   リングするサンプリング回路と、 前記サンプリングされた信号を基準周波数のＮ倍（Ｎは
   Ｍより大きい正整数）の繰り返し周波数を有する第２の
   クロックでサンプリングされたアップコンバート信号に
   変換するアップコンバータ回路と、 前記アップコンバート信号を所望の圧縮・伸張特性に応
   じて補間する補間回路と、 前記補間回路の出力信号を前記第２のクロックで書き込
   まれるとともに、前記第１のクロックにより読み出され
   る記憶回路と、 を備えたことを特徴とする圧縮伸張装置。
3. 【請求項３】 前記第１のクロックの繰り返し周波数と
   前記第２のクロックの繰り返し周波数との比が、２：３
   であることを特徴とする請求項１または請求項２に記載
   の圧縮伸張装置。
4. 【請求項４】 映像信号から分離された第１および第２
   の色差信号を基準周波数のＭ倍（Ｍは正整数）の繰り返
   し周波数を有する第１のクロックで交互に選択して出力
   する多重化回路と、 前記多重化回路により多重化された色差信号を前記第１
   のクロックでサンプリングするサンプリング回路と、 前記第１のクロックの１／２の繰り返し周波数を有しか
   つ互いに１８０度位相が異なった第４および第５のクロ
   ックにより、前記サンプリング回路の出力を交互にラッ
   チする第１および第２のラッチを備えたラッチ回路と、 基準周波数のＮ倍（ＮはＭより大きい正整数）の繰り返
   し周波数を有する第２のクロックの周期毎に、前記第１
   および第２のラッチの出力を交互に選択して出力する選
   択回路と、 を備えたことを特徴とするアップコンバータ回路。
5. 【請求項５】 第１のクロックでサンプリングされた入
   力信号を第１のクロックのＱ／（Ｑ−１）倍（Ｑは２以
   上の整数）の繰返し周波数を有する第２のクロックでサ
   ンプリングされた出力信号に変換するアップコンバータ
   回路であって、 前記入力信号の隣接サンプル間を直線補間し、補間信号
   を出力する補間手段と、 前記入力信号を第１のクロックでラッチする第１の多段
   ラッチ回路と、 各段毎にタップ出力が設けられ前記補間信号を第１のク
   ロックでラッチする第２の多段ラッチ回路と、 第１のクロックと位相が一致しかつ第１のクロックの１
   ／（Ｑ−１）倍の繰り返し周波数を持つ第６のクロック
   により、前記第１の多段ラッチ回路の出力および前記第
   ２の多段ラッチ回路の各タップ出力をそれぞれラッチす
   る第３のラッチ回路と、 第２のクロックと位相が一致しかつ第２のクロックの１
   ／Ｑ倍の繰り返し周波数を持つ第７のクロックにより、
   第３のラッチ回路の各出力をそれぞれラッチする第４の
   ラッチ回路と、 第４のラッチ回路の各出力を第２のクロック毎に交互に
   選択する選択手段と、 を備えたことを特徴とするアップコンバータ回路。