JPH10111491A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH10111491A JPH10111491A JP26708496A JP26708496A JPH10111491A JP H10111491 A JPH10111491 A JP H10111491A JP 26708496 A JP26708496 A JP 26708496A JP 26708496 A JP26708496 A JP 26708496A JP H10111491 A JPH10111491 A JP H10111491A
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- crystal display
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- Liquid Crystal (AREA)
Abstract
(57)【要約】
【課題】 液晶表示装置に関し、スイッチングトランジ
スタのリーク電流に起因する表示劣化を改善する。 【解決手段】 フレーム周期Ｎを、Ｎ＞２で交流化反転
すると共に、フレーム周波数ｆd を、ｆd ＞６０Ｈｚと
する。
スタのリーク電流に起因する表示劣化を改善する。 【解決手段】 フレーム周期Ｎを、Ｎ＞２で交流化反転
すると共に、フレーム周波数ｆd を、ｆd ＞６０Ｈｚと
する。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置に関す
るものであり、特に、フレームの極性反転に伴う表示画
像の劣化を防止する手段を設けたアクティブマトリクス
型液晶表示装置（Ａｃｔｉｖｅ Ｍａｔｒｉｘ ｔｙｐ
ｅ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）
に関するものである。
るものであり、特に、フレームの極性反転に伴う表示画
像の劣化を防止する手段を設けたアクティブマトリクス
型液晶表示装置（Ａｃｔｉｖｅ Ｍａｔｒｉｘ ｔｙｐ
ｅ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）
に関するものである。
【０００２】
【従来の技術】従来、液晶表示装置は小型・軽量・低消
費電力であるため、ＯＡ端末やプロジェクター等に使用
されたり、或いは、携帯可能性を利用して小型液晶テレ
ビ等に使用されており、特に、高品質液晶表示装置用に
は、画素毎にスイッチング用のＴＦＴを設けたアクティ
ブマトリクス型液晶表示装置が用いられている。
費電力であるため、ＯＡ端末やプロジェクター等に使用
されたり、或いは、携帯可能性を利用して小型液晶テレ
ビ等に使用されており、特に、高品質液晶表示装置用に
は、画素毎にスイッチング用のＴＦＴを設けたアクティ
ブマトリクス型液晶表示装置が用いられている。
【０００３】この様な従来のアクティブマトリクス型液
晶表示装置を図９及び図１０を参照して説明する。 図９（ａ）参照 図９（ａ）は従来のアクティブマトリクス型液晶表示装
置の概略的構成を示すものであり、互いに直交するよう
にメッシュ状に設けられたゲートバスライン（走査バス
ライン）４１とデータバスライン（ドレインバスライ
ン）４２との交点に、ＴＦＴと画素容量とからなる画素
４３を配置し、各画素の画素容量の一端をＴＦＴのソー
ス電極に接続し、他端をコモン電極に接続し、コモン電
圧Ｖcom を印加する。
晶表示装置を図９及び図１０を参照して説明する。 図９（ａ）参照 図９（ａ）は従来のアクティブマトリクス型液晶表示装
置の概略的構成を示すものであり、互いに直交するよう
にメッシュ状に設けられたゲートバスライン（走査バス
ライン）４１とデータバスライン（ドレインバスライ
ン）４２との交点に、ＴＦＴと画素容量とからなる画素
４３を配置し、各画素の画素容量の一端をＴＦＴのソー
ス電極に接続し、他端をコモン電極に接続し、コモン電
圧Ｖcom を印加する。
【０００４】また、各ゲートバスライン４１には、走査
ドライバより、順次走査信号Ｖg1，Ｖg2，・・・Ｖgnを
印加し、一方、各データバスライン４２には、データド
ライバより、順次画像表示信号Ｖd1，Ｖd2，・・・Ｖdm
を印加し、各画素４３の画素電極に一端には夫々
Ｖc11 ，Ｖc12 ，・・・Ｖcnm の画素電位が印加され、
このＶc11 ，Ｖc12 ，・・・Ｖcnm の値に応じて、白〜
黒の明度の表示が得られることになる。
ドライバより、順次走査信号Ｖg1，Ｖg2，・・・Ｖgnを
印加し、一方、各データバスライン４２には、データド
ライバより、順次画像表示信号Ｖd1，Ｖd2，・・・Ｖdm
を印加し、各画素４３の画素電極に一端には夫々
Ｖc11 ，Ｖc12 ，・・・Ｖcnm の画素電位が印加され、
このＶc11 ，Ｖc12 ，・・・Ｖcnm の値に応じて、白〜
黒の明度の表示が得られることになる。
【０００５】図９（ｂ）参照 図９（ｂ）はノーマリホワイトモードの液晶表示装置に
おける、黒レベルと白レベルの電位関係を示すもので、
ゲートバスラインの非選択時に、画素を構成するＴＦＴ
が十分オフになるように、黒レベルＶb-はオフ時の走査
信号の電位Ｖgo ffより高くしておく。
おける、黒レベルと白レベルの電位関係を示すもので、
ゲートバスラインの非選択時に、画素を構成するＴＦＴ
が十分オフになるように、黒レベルＶb-はオフ時の走査
信号の電位Ｖgo ffより高くしておく。
【０００６】図１０参照 図１０は、従来のアクティブマトリクス型液晶表示装置
における駆動波形の説明図であり、ごく一般的なフレー
ム周波数ｆd が６０Ｈｚ（１フレーム周期≒１６．７ｍ
ｓ）でフレーム反転する、即ち、２フレーム周期で交流
化する例を示しており、図におけるＤＦ（交流化反転制
御信号）は、１フレーム毎に＋−を繰り返す。
における駆動波形の説明図であり、ごく一般的なフレー
ム周波数ｆd が６０Ｈｚ（１フレーム周期≒１６．７ｍ
ｓ）でフレーム反転する、即ち、２フレーム周期で交流
化する例を示しており、図におけるＤＦ（交流化反転制
御信号）は、１フレーム毎に＋−を繰り返す。
【０００７】また、各ゲートバスラインに印加される走
査信号は、電圧Ｖgon で一水平期間（１Ｈ）のパルス幅
のパルス信号が、Ｖg1〜Ｖgnにかけて順次づれた位相で
印加されるように制御される。
査信号は、電圧Ｖgon で一水平期間（１Ｈ）のパルス幅
のパルス信号が、Ｖg1〜Ｖgnにかけて順次づれた位相で
印加されるように制御される。
【０００８】また、各画素電位については、説明を簡単
にするために、ｍ列目の画素について説明するものであ
り、ｍ番目のデータバスラインに印加される電圧Ｖm は
１フレーム周期でＶb+とＶb-を繰り返す黒表示の場合を
示している。
にするために、ｍ列目の画素について説明するものであ
り、ｍ番目のデータバスラインに印加される電圧Ｖm は
１フレーム周期でＶb+とＶb-を繰り返す黒表示の場合を
示している。
【０００９】この場合、１行目の画素電位Ｖc1m は走査
信号Ｖg1の印加と共にＶb+に立ち上がり、第２フレーム
目の走査信号の印加と共にＶb-に立ち下がることにな
り、ｎ行目の画素電位Ｖcnm は走査信号Ｖgnの印加と共
にＶb+に立ち上がり、第２フレーム目の走査信号の印加
と共にＶb-に立ち下がることになり、この様な振動を繰
り返す。
信号Ｖg1の印加と共にＶb+に立ち上がり、第２フレーム
目の走査信号の印加と共にＶb-に立ち下がることにな
り、ｎ行目の画素電位Ｖcnm は走査信号Ｖgnの印加と共
にＶb+に立ち上がり、第２フレーム目の走査信号の印加
と共にＶb-に立ち下がることになり、この様な振動を繰
り返す。
【００１０】
【発明が解決しようとする課題】しかし、この様なアク
ティブマトリクス型液晶表示装置においては、非走査選
択期間における画素トランジスタのオフリーク電流の大
きさは、ソース−ドレイン間の電位差に依存し、電位差
が大きいほどオフリーク電流が大きくなる。
ティブマトリクス型液晶表示装置においては、非走査選
択期間における画素トランジスタのオフリーク電流の大
きさは、ソース−ドレイン間の電位差に依存し、電位差
が大きいほどオフリーク電流が大きくなる。
【００１１】したがって、書き込んでから次のフレーム
で再度書き込むまでの間、保持電圧とデータバスライン
に印加される電圧Ｖdmの極性が殆ど同じである画素、即
ち、Ｖc1m の電圧が印加される画素においては、殆どリ
ークは発生せず、書き込んだ電圧Ｖc1m が保持され、表
示劣化を生じない。
で再度書き込むまでの間、保持電圧とデータバスライン
に印加される電圧Ｖdmの極性が殆ど同じである画素、即
ち、Ｖc1m の電圧が印加される画素においては、殆どリ
ークは発生せず、書き込んだ電圧Ｖc1m が保持され、表
示劣化を生じない。
【００１２】一方、書き込んでから次のフレームで再度
書き込むまでの間、保持電圧とデータバスラインに印加
される電圧Ｖdmの極性が殆ど反対となってソース−ドレ
イン間の電位差が大きくなる画素、即ち、Ｖcnm の電圧
が印加される画素においては、大きなリークが発生し
て、書き込んだ電圧Ｖc1m がΔＶだけ大幅にずれ、表示
が著しく劣化することになる。
書き込むまでの間、保持電圧とデータバスラインに印加
される電圧Ｖdmの極性が殆ど反対となってソース−ドレ
イン間の電位差が大きくなる画素、即ち、Ｖcnm の電圧
が印加される画素においては、大きなリークが発生し
て、書き込んだ電圧Ｖc1m がΔＶだけ大幅にずれ、表示
が著しく劣化することになる。
【００１３】また、この従来のアクティブマトリクス型
液晶表示装置においては、全てのフレームが前フレーム
と極性が反転した極性変更フレームとなる、２フレーム
周期で交流化したフレーム反転方式であるので、１フレ
ームの最後の方の画素になるにしたがって、画素保持電
圧の実効電圧が大きくずれるという問題もある。
液晶表示装置においては、全てのフレームが前フレーム
と極性が反転した極性変更フレームとなる、２フレーム
周期で交流化したフレーム反転方式であるので、１フレ
ームの最後の方の画素になるにしたがって、画素保持電
圧の実効電圧が大きくずれるという問題もある。
【００１４】したがって、本発明は、アクティブマトリ
クス型液晶表示装置における、スイッチングトランジス
タのリーク電流に起因する表示劣化を改善することを目
的とする。
クス型液晶表示装置における、スイッチングトランジス
タのリーク電流に起因する表示劣化を改善することを目
的とする。
【００１５】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１（ａ）乃至（ｃ）参照 （１）本発明は、液晶表示装置において、フレーム周期
Ｎを、Ｎ＞２で交流化反転すると共に、フレーム周波数
ｆd を、ｆd ＞６０Ｈｚとしたことを特徴とする。
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１（ａ）乃至（ｃ）参照 （１）本発明は、液晶表示装置において、フレーム周期
Ｎを、Ｎ＞２で交流化反転すると共に、フレーム周波数
ｆd を、ｆd ＞６０Ｈｚとしたことを特徴とする。
【００１６】この様に、フレーム周期Ｎを、従来のＮ＝
２より大きくすることによって、Ｖ cnm で大きなリーク
が生ずる極性変更フレームの頻度を少なくすることがで
き、それによって、保持電圧の実効電圧のズレΔＶを少
なくすることができる。
２より大きくすることによって、Ｖ cnm で大きなリーク
が生ずる極性変更フレームの頻度を少なくすることがで
き、それによって、保持電圧の実効電圧のズレΔＶを少
なくすることができる。
【００１７】また、フレーム周波数ｆd を、従来のｆd
＝６０Ｈｚより大きくすることによって、リークする時
間、即ち、保持電圧とデータバスライン１に印加される
電圧Ｖd の極性が逆になる期間を短くすることができ、
頻繁にリフレッシュすることができるので、保持電圧の
実効電圧のズレΔＶを少なくすることができる。
＝６０Ｈｚより大きくすることによって、リークする時
間、即ち、保持電圧とデータバスライン１に印加される
電圧Ｖd の極性が逆になる期間を短くすることができ、
頻繁にリフレッシュすることができるので、保持電圧の
実効電圧のズレΔＶを少なくすることができる。
【００１８】（２）本発明は、上記（１）において、画
素をスイッチングするアクティブ素子を、１種類以上の
サイズのシングルゲートトランジスタ３，４を複数個直
列接続したマルチゲートトランジスタで構成したことを
特徴とする。
素をスイッチングするアクティブ素子を、１種類以上の
サイズのシングルゲートトランジスタ３，４を複数個直
列接続したマルチゲートトランジスタで構成したことを
特徴とする。
【００１９】この様に、アクティブ素子をマルチトラン
ジスタ、特に、サイズの異なるシングルゲートトランジ
スタ３，４を複数個直列接続したマルチゲートトランジ
スタで構成することによって、オフリーク電流を抑制す
ることができる。
ジスタ、特に、サイズの異なるシングルゲートトランジ
スタ３，４を複数個直列接続したマルチゲートトランジ
スタで構成することによって、オフリーク電流を抑制す
ることができる。
【００２０】（３）また、本発明は、上記（１）または
（２）において、入力画像データの少なくとも一部を蓄
積すると共に、入力画像データと同じ速度或いは異なる
速度で表示データを出力するバッファメモリを設けたこ
とを特徴とする。
（２）において、入力画像データの少なくとも一部を蓄
積すると共に、入力画像データと同じ速度或いは異なる
速度で表示データを出力するバッファメモリを設けたこ
とを特徴とする。
【００２１】この様に、バッファメモリを設けることに
よって、表示データの速度を入力画像データの速度に対
して任意に設定することができ、通常の速度の画像デー
タを入力画像データとした場合は、表示データの速度を
大きくすることによって、保持電圧の実効電圧のズレΔ
Ｖを少なくすることができる。
よって、表示データの速度を入力画像データの速度に対
して任意に設定することができ、通常の速度の画像デー
タを入力画像データとした場合は、表示データの速度を
大きくすることによって、保持電圧の実効電圧のズレΔ
Ｖを少なくすることができる。
【００２２】（４）また、本発明は、上記（１）乃至
（３）のいずれかにおいて、Ｎ＝４としたことを特徴と
する。
（３）のいずれかにおいて、Ｎ＝４としたことを特徴と
する。
【００２３】フレーム周期Ｎを、Ｎ＞４とした場合に
は、表示輝度の周期的変動が顕著になりやすいので、Ｎ
＝４の場合に最大の効果が得られる。
は、表示輝度の周期的変動が顕著になりやすいので、Ｎ
＝４の場合に最大の効果が得られる。
【００２４】（５）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、Ｉoff をアクティブ素子の
オフ電流、ΔＶp を画素電圧ズレの仕様値、及び、Ｃを
総画素容量とした場合、フレーム周波数ｆd を、 ｆd ≧Ｉoff ／（ΔＶp ×Ｃ） としたことを特徴とする。
（４）のいずれかにおいて、Ｉoff をアクティブ素子の
オフ電流、ΔＶp を画素電圧ズレの仕様値、及び、Ｃを
総画素容量とした場合、フレーム周波数ｆd を、 ｆd ≧Ｉoff ／（ΔＶp ×Ｃ） としたことを特徴とする。
【００２５】一般に、画素電圧ズレの仕様値ΔＶp は、
表示装置の用途によって異なり、高階調度の表示を得る
ためにはΔＶp は小さくなるので、フレーム周波数ｆd
を、 ｆd ≧Ｉoff ／（ΔＶp ×Ｃ） の関係に基づいて決定することによって、高品質で表示
劣化のない液晶表示装置が得られる。なお、総画素容量
Ｃは、マルチゲートトランジスタを用いない場合には、
画素容量６、即ち、Ｃcellとなり、素子保持容量５を設
けたマルチゲートトランジスタを用いた場合には、素子
保持容量５と画素容量６との和、即ち、Ｃh ＋Ｃcellと
なる。
表示装置の用途によって異なり、高階調度の表示を得る
ためにはΔＶp は小さくなるので、フレーム周波数ｆd
を、 ｆd ≧Ｉoff ／（ΔＶp ×Ｃ） の関係に基づいて決定することによって、高品質で表示
劣化のない液晶表示装置が得られる。なお、総画素容量
Ｃは、マルチゲートトランジスタを用いない場合には、
画素容量６、即ち、Ｃcellとなり、素子保持容量５を設
けたマルチゲートトランジスタを用いた場合には、素子
保持容量５と画素容量６との和、即ち、Ｃh ＋Ｃcellと
なる。
【００２６】（６）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、フレーム周波数ｆd を、１
００Ｈｚ≦ｆd ≦１５０Ｈｚとしたことを特徴とする。
（４）のいずれかにおいて、フレーム周波数ｆd を、１
００Ｈｚ≦ｆd ≦１５０Ｈｚとしたことを特徴とする。
【００２７】この様なフレーム周波数ｆd の具体的値と
しては、１００Ｈｚ≦ｆd ≦１５０Ｈｚが適当である。
しては、１００Ｈｚ≦ｆd ≦１５０Ｈｚが適当である。
【００２８】（７）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、フレーム周波数ｆd を、入
力画像データのフレーム周波数の２倍に設定したことを
特徴とする。
（４）のいずれかにおいて、フレーム周波数ｆd を、入
力画像データのフレーム周波数の２倍に設定したことを
特徴とする。
【００２９】この様なフレーム周波数ｆd の具体的値と
しては、入力画像データのフレーム周波数の２倍が適当
であり、通常の入力画像データのようにフレーム周波数
が６０Ｈｚの場合には、１２０Ｈｚとなる。
しては、入力画像データのフレーム周波数の２倍が適当
であり、通常の入力画像データのようにフレーム周波数
が６０Ｈｚの場合には、１２０Ｈｚとなる。
【００３０】（８）また、本発明は、液晶表示装置にお
いて、アクティブ素子を、サイズの異なる複数個のシン
グルゲートトランジスタ３，４を直列接続したマルチゲ
ートトランジスタで構成したことを特徴とする。
いて、アクティブ素子を、サイズの異なる複数個のシン
グルゲートトランジスタ３，４を直列接続したマルチゲ
ートトランジスタで構成したことを特徴とする。
【００３１】この様に、アクティブ素子を、サイズの異
なる複数個のシングルゲートトランジスタ３，４を直列
接続したマルチゲートトランジスタで構成することによ
って、ソース・ドレイン間に印加される電位差を緩和す
ることができる。
なる複数個のシングルゲートトランジスタ３，４を直列
接続したマルチゲートトランジスタで構成することによ
って、ソース・ドレイン間に印加される電位差を緩和す
ることができる。
【００３２】（９）また、本発明は、上記（２）乃至
（８）のいずれかにおいて、シングルゲートトランジス
タ３，４のサイズを、データバスライン１に近い側を大
きくしたことを特徴とする。
（８）のいずれかにおいて、シングルゲートトランジス
タ３，４のサイズを、データバスライン１に近い側を大
きくしたことを特徴とする。
【００３３】シングルゲートトランジスタ３，４のオフ
リーク電流は、サイズに依存するので、画素電極に接続
するシングルゲートトランジスタ４のサイズ、したがっ
て、チャネル幅は小さくする必要があり、また、データ
バスライン１側に接続するシングルゲートトランジスタ
３は、それより電流容量を大きくすることが必要になる
のでサイズを大きくする必要がある。
リーク電流は、サイズに依存するので、画素電極に接続
するシングルゲートトランジスタ４のサイズ、したがっ
て、チャネル幅は小さくする必要があり、また、データ
バスライン１側に接続するシングルゲートトランジスタ
３は、それより電流容量を大きくすることが必要になる
のでサイズを大きくする必要がある。
【００３４】（１０）また、本発明は、上記（２）乃至
（９）のいずれかにおいて、マルチゲートトランジスタ
を構成する複数のシングルゲートトランジスタ３，４の
チャネル領域を、ゲートバスライン２を複数回横切って
蛇行する単一の半導体層によって構成したことを特徴と
する。
（９）のいずれかにおいて、マルチゲートトランジスタ
を構成する複数のシングルゲートトランジスタ３，４の
チャネル領域を、ゲートバスライン２を複数回横切って
蛇行する単一の半導体層によって構成したことを特徴と
する。
【００３５】この様な単一の半導体層によって複数のシ
ングルゲートトランジスタ３，４を構成することによっ
て、マルチゲートトランジスタの占有面積を小さくし
て、全体の構成を微細化することができる。
ングルゲートトランジスタ３，４を構成することによっ
て、マルチゲートトランジスタの占有面積を小さくし
て、全体の構成を微細化することができる。
【００３６】（１１）また、本発明は、上記（２）乃至
（１０）のいずれかにおいて、シングルゲートトランジ
スタ３，４同士を接続した節点の内の少なくとも一つ
に、素子保持容量５を接続すると共に、この素子保持容
量５の他端を所定の電位に接続したことを特徴とする。
（１０）のいずれかにおいて、シングルゲートトランジ
スタ３，４同士を接続した節点の内の少なくとも一つ
に、素子保持容量５を接続すると共に、この素子保持容
量５の他端を所定の電位に接続したことを特徴とする。
【００３７】この様に、素子保持容量５を設けることに
より、ソース・ドレイン間に印加される電位差をより緩
和することができ、したがって、リーク電流が少なくな
り、表示劣化がより改善される。
より、ソース・ドレイン間に印加される電位差をより緩
和することができ、したがって、リーク電流が少なくな
り、表示劣化がより改善される。
【００３８】（１２）また、本発明、上記（１１）にお
いて、素子保持容量５を構成する一方の電極をデータバ
スライン１と同層の導電層で構成すると共に、他方の電
極を補助容量電極で構成したことを特徴する。
いて、素子保持容量５を構成する一方の電極をデータバ
スライン１と同層の導電層で構成すると共に、他方の電
極を補助容量電極で構成したことを特徴する。
【００３９】この様に、素子保持容量５を構成する他方
の電極を補助容量電極（Ｃs バスライン）で構成するこ
とにより、素子保持容量５が独自の光遮蔽部を構成しな
いので、開口率の高い、明るい液晶表示装置を実現する
ことができる。
の電極を補助容量電極（Ｃs バスライン）で構成するこ
とにより、素子保持容量５が独自の光遮蔽部を構成しな
いので、開口率の高い、明るい液晶表示装置を実現する
ことができる。
【００４０】（１３）また、本発明は、上記（１１）に
おいて、素子保持容量５を、所定のバイアスを与えたト
ランジスタのゲート容量によって構成したことを特徴と
する。
おいて、素子保持容量５を、所定のバイアスを与えたト
ランジスタのゲート容量によって構成したことを特徴と
する。
【００４１】この様な素子保持容量５は、所定のバイア
スを与えたトランジスタのゲート容量によって構成して
も良いものである。
スを与えたトランジスタのゲート容量によって構成して
も良いものである。
【００４２】（１４）また、本発明は、上記（１３）に
おいて、素子保持容量５を構成するトランジスタのゲー
ト電極を、補助容量電極で構成したことを特徴とする。
おいて、素子保持容量５を構成するトランジスタのゲー
ト電極を、補助容量電極で構成したことを特徴とする。
【００４３】この様に、素子保持容量５を構成するトラ
ンジスタのゲート電極を補助容量電極（Ｃs バスライ
ン）で構成することにより、素子保持容量５が独自の光
遮蔽部を構成しないので、開口率の高い、明るい液晶表
示装置を実現することができ、且つ、素子保持容量５を
形成するための独自の製造工程が不要になる。
ンジスタのゲート電極を補助容量電極（Ｃs バスライ
ン）で構成することにより、素子保持容量５が独自の光
遮蔽部を構成しないので、開口率の高い、明るい液晶表
示装置を実現することができ、且つ、素子保持容量５を
形成するための独自の製造工程が不要になる。
【００４４】（１５）また、本発明は、上記（１）乃至
（１４）のいずれかにおいて、画素を駆動する駆動回路
の少なくとも一部を、アクティブ素子と一体に基板上に
集積化したことを特徴とする。
（１４）のいずれかにおいて、画素を駆動する駆動回路
の少なくとも一部を、アクティブ素子と一体に基板上に
集積化したことを特徴とする。
【００４５】画素を駆動する駆動回路を一体化したアク
ティブマトリクス型液晶表示装置においては、多結晶シ
リコンのキャリア移動度の低さを補うために駆動能力を
大きくする必要がある、即ち、オン電流を大きくする必
要があるが、オン電流を大きくするとオフ電流、即ち、
オフリーク電流も大きくなるので、本発明の構成は、駆
動回路一体型のアクティブマトリクス型液晶表示装置に
おいて特に効果的である。
ティブマトリクス型液晶表示装置においては、多結晶シ
リコンのキャリア移動度の低さを補うために駆動能力を
大きくする必要がある、即ち、オン電流を大きくする必
要があるが、オン電流を大きくするとオフ電流、即ち、
オフリーク電流も大きくなるので、本発明の構成は、駆
動回路一体型のアクティブマトリクス型液晶表示装置に
おいて特に効果的である。
【００４６】
【発明の実施の形態】本発明の第１の実施の形態を図２
及び図３を参照して説明する。なお、図２（ａ）は画素
の概略的平面構造を示す図であり、図２（ｂ）は図２
（ａ）における一点鎖線に沿った素子保持容量近傍の断
面構造を示す図であり、また、図３（ａ）は図２（ａ）
におけるＴＦＴ部を拡大して示したもので、さらに、図
３（ｂ）は、図２（ａ）に示す画素の等価回路を示す図
である。
及び図３を参照して説明する。なお、図２（ａ）は画素
の概略的平面構造を示す図であり、図２（ｂ）は図２
（ａ）における一点鎖線に沿った素子保持容量近傍の断
面構造を示す図であり、また、図３（ａ）は図２（ａ）
におけるＴＦＴ部を拡大して示したもので、さらに、図
３（ｂ）は、図２（ａ）に示す画素の等価回路を示す図
である。
【００４７】図２（ａ）及び（ｂ）参照 まず、ＴＦＴ基板となるガラス基板１１上に、全面に多
結晶シリコン膜を堆積させ、パターニングすることによ
り蛇行する多結晶シリコン膜１２を形成し、次いで、全
面にＳｉＯ2 膜等を設けてゲート絶縁膜１３とする。
結晶シリコン膜を堆積させ、パターニングすることによ
り蛇行する多結晶シリコン膜１２を形成し、次いで、全
面にＳｉＯ2 膜等を設けてゲート絶縁膜１３とする。
【００４８】次いで、Ａｌ等からなる導電層を堆積し、
パターニングすることによって多結晶シリコン膜１２の
蛇行部を横切るようなゲートバスライン１４を形成し、
次いで、ＳｉＯ2 膜等からなる第１層間絶縁膜１５を堆
積したのち、コンタクトホール１６、１９を形成し、次
いで、Ａｌ等からなる導電層を堆積してパターニングす
ることによってコンタクトホール１６と接続するデータ
バスライン１７、及び、コンタクトホール１９と接続す
る素子保持容量電極１８を形成する。
パターニングすることによって多結晶シリコン膜１２の
蛇行部を横切るようなゲートバスライン１４を形成し、
次いで、ＳｉＯ2 膜等からなる第１層間絶縁膜１５を堆
積したのち、コンタクトホール１６、１９を形成し、次
いで、Ａｌ等からなる導電層を堆積してパターニングす
ることによってコンタクトホール１６と接続するデータ
バスライン１７、及び、コンタクトホール１９と接続す
る素子保持容量電極１８を形成する。
【００４９】次いで、ＳｉＯ2 膜等からなる第２層間絶
縁膜２０を堆積させたのち、Ａｌ等からなる導電膜を堆
積させ、パターニングすることによって補助容量を形成
するためのＣs バスライン２１を形成し、次いで、再
び、ＳｉＯ2 膜等からなる第３層間絶縁膜２２を堆積さ
せたのち、ＩＴＯ等からなる透明導電膜を堆積させ、パ
ターニングすることによって画素電極２３を形成して、
基本的な画素構成が完成する。
縁膜２０を堆積させたのち、Ａｌ等からなる導電膜を堆
積させ、パターニングすることによって補助容量を形成
するためのＣs バスライン２１を形成し、次いで、再
び、ＳｉＯ2 膜等からなる第３層間絶縁膜２２を堆積さ
せたのち、ＩＴＯ等からなる透明導電膜を堆積させ、パ
ターニングすることによって画素電極２３を形成して、
基本的な画素構成が完成する。
【００５０】なお、この場合、画素マトリクスからなる
表示部の周辺には、データドライバ及び走査ドライバ等
の周辺回路も多結晶シリコン膜を利用したＴＦＴ等によ
って形成し、駆動回路一体型アクティブマトリクス型液
晶表示装置とする。
表示部の周辺には、データドライバ及び走査ドライバ等
の周辺回路も多結晶シリコン膜を利用したＴＦＴ等によ
って形成し、駆動回路一体型アクティブマトリクス型液
晶表示装置とする。
【００５１】図３（ａ）参照 図３（ａ）は、図２（ａ）における多結晶シリコン膜１
２を拡大して示したもので、破線の円で示す多結晶シリ
コン膜１２がゲートバスライン１４を横切る位置におい
て２つの直列接続した第１のＴＦＴ２４と第２のＴＦＴ
２５とが形成される。
２を拡大して示したもので、破線の円で示す多結晶シリ
コン膜１２がゲートバスライン１４を横切る位置におい
て２つの直列接続した第１のＴＦＴ２４と第２のＴＦＴ
２５とが形成される。
【００５２】この場合には、ゲートバスラインの線幅を
一定にし、即ち、チャネル長Ｌを一定して、多結晶シリ
コン膜１２の線幅を変えることによって、即ち、チャネ
ル幅Ｗ1 ，Ｗ2 を変えることによって、第１のＴＦＴ２
４と第２のＴＦＴ２５の駆動能力に差を持たせる。
一定にし、即ち、チャネル長Ｌを一定して、多結晶シリ
コン膜１２の線幅を変えることによって、即ち、チャネ
ル幅Ｗ1 ，Ｗ2 を変えることによって、第１のＴＦＴ２
４と第２のＴＦＴ２５の駆動能力に差を持たせる。
【００５３】この場合のＴＦＴのオフリーク電流は、オ
ン電流、即ち、駆動能力に依存するので、チャネル幅Ｗ
2 のサイズの小さな第２のＴＦＴ２５を画素電極に接続
することによって、画素電極からのリーク電流は少なく
なるので、保持電圧の実効電圧のズレは少なくなる。
ン電流、即ち、駆動能力に依存するので、チャネル幅Ｗ
2 のサイズの小さな第２のＴＦＴ２５を画素電極に接続
することによって、画素電極からのリーク電流は少なく
なるので、保持電圧の実効電圧のズレは少なくなる。
【００５４】また、前段の第１のＴＦＴ２４は、後段の
第２のＴＦＴ２５より、当然駆動能力が大きいことが要
求されるので、チャネル長Ｌを一定とする場合には、第
１のＴＦＴ２４のチャネル幅Ｗ1 と第２のＴＦＴ２５の
チャネル幅Ｗ2 の比、Ｗ1 ／Ｗ2 は（Ｃh ＋Ｃcell）／
Ｃcellの値により異なるが、実施の形態においては２／
１にしてある。
第２のＴＦＴ２５より、当然駆動能力が大きいことが要
求されるので、チャネル長Ｌを一定とする場合には、第
１のＴＦＴ２４のチャネル幅Ｗ1 と第２のＴＦＴ２５の
チャネル幅Ｗ2 の比、Ｗ1 ／Ｗ2 は（Ｃh ＋Ｃcell）／
Ｃcellの値により異なるが、実施の形態においては２／
１にしてある。
【００５５】図３（ｂ）参照 図３（ｂ）は、図２（ａ）に示す画素の等価回路を示す
図であり、第１のＴＦＴ２４と第２のＴＦＴ２５が直列
接続されてマルチゲートトランジスタを構成し、このマ
ルチゲートトランジスタがアクティブ素子として画素容
量２７をスイッチングすると共に、第１のＴＦＴ２４と
第２のＴＦＴ２５の節点に素子保持容量電極１８とＣs
バスライン２１とから形成される素子保持容量２６が接
続され、このＣs バスライン２１はＶcom 等の所定の電
位Ｖbiasが印加される。
図であり、第１のＴＦＴ２４と第２のＴＦＴ２５が直列
接続されてマルチゲートトランジスタを構成し、このマ
ルチゲートトランジスタがアクティブ素子として画素容
量２７をスイッチングすると共に、第１のＴＦＴ２４と
第２のＴＦＴ２５の節点に素子保持容量電極１８とＣs
バスライン２１とから形成される素子保持容量２６が接
続され、このＣs バスライン２１はＶcom 等の所定の電
位Ｖbiasが印加される。
【００５６】この場合、画素容量２７に電荷が蓄積され
る際に、素子保持容量２６にも電荷が蓄積されるので、
走査信号がオフの時に、第２のＴＦＴ２５のソース・ド
レイン間に逆電圧が殆ど印加されず、オフリーク電流は
殆ど流れなくなり、表示の劣化を防止することができ
る。
る際に、素子保持容量２６にも電荷が蓄積されるので、
走査信号がオフの時に、第２のＴＦＴ２５のソース・ド
レイン間に逆電圧が殆ど印加されず、オフリーク電流は
殆ど流れなくなり、表示の劣化を防止することができ
る。
【００５７】また、画素容量２７からの充放電電流ｉ
cellと素子保持容量２６からの充放電電流ｉh は駆動能
力の大きな第１のＴＦＴ２４を介して流れるので、第２
のＴＦＴ２５のサイズを小さくしても画素の駆動能力に
問題は生じない。
cellと素子保持容量２６からの充放電電流ｉh は駆動能
力の大きな第１のＴＦＴ２４を介して流れるので、第２
のＴＦＴ２５のサイズを小さくしても画素の駆動能力に
問題は生じない。
【００５８】この場合の素子保持容量２６の容量Ｃ
h は、第２のＴＦＴ２５のオフリークを抑制する程度の
大きさであれば良く、画素容量２７の容量Ｃcellの０．
１〜１．０倍の容量であれば良く、実施の形態において
は、０．３倍にしてある。
h は、第２のＴＦＴ２５のオフリークを抑制する程度の
大きさであれば良く、画素容量２７の容量Ｃcellの０．
１〜１．０倍の容量であれば良く、実施の形態において
は、０．３倍にしてある。
【００５９】また、この場合の補助容量Ｃs は、第３層
間絶縁膜２２を介したＣs バスライン２１と画素電極２
３との重なりで構成され、且つ、素子保持容量２６もＣ
s バスライン２１との重なりで形成されるので、素子保
持容量２６を形成するスペースが独自の遮光部を形成し
ないので、従来と同様に、開口率の高い、明るい液晶表
示装置を実現することができる。
間絶縁膜２２を介したＣs バスライン２１と画素電極２
３との重なりで構成され、且つ、素子保持容量２６もＣ
s バスライン２１との重なりで形成されるので、素子保
持容量２６を形成するスペースが独自の遮光部を形成し
ないので、従来と同様に、開口率の高い、明るい液晶表
示装置を実現することができる。
【００６０】この様に、本発明の第１の実施の形態にお
いては、アクティブ素子をサイズの異なるシングルゲー
トのＴＦＴを直列接続させたマルチゲートトランジスタ
を用い、且つ、素子保持容量を接続しているので、オフ
リーク電流を少なくすることができる。
いては、アクティブ素子をサイズの異なるシングルゲー
トのＴＦＴを直列接続させたマルチゲートトランジスタ
を用い、且つ、素子保持容量を接続しているので、オフ
リーク電流を少なくすることができる。
【００６１】また、マルチゲートトランジスタを、ゲー
トバスライン１４を複数回横断して蛇行する単一の多結
晶シリコン膜１２で構成しているので、アクティブ素子
を設けるためのスペースを少なくすることができ、マル
チゲートトランジスタを用いても、集積度を低下させる
ことはない。
トバスライン１４を複数回横断して蛇行する単一の多結
晶シリコン膜１２で構成しているので、アクティブ素子
を設けるためのスペースを少なくすることができ、マル
チゲートトランジスタを用いても、集積度を低下させる
ことはない。
【００６２】次に、図４及び図５を参照して本発明の第
２の実施の形態を説明する。なお、図４（ａ）は画素の
概略的平面構造を示す図であり、図４（ｂ）は図４
（ａ）における一点鎖線に沿った素子保持容量近傍の断
面構造を示す図であり、また、図５（ａ）は図４（ａ）
におけるＴＦＴ部を拡大して示したもので、さらに、図
５（ｂ）は、図４（ａ）に示す画素の等価回路を示す図
である。
２の実施の形態を説明する。なお、図４（ａ）は画素の
概略的平面構造を示す図であり、図４（ｂ）は図４
（ａ）における一点鎖線に沿った素子保持容量近傍の断
面構造を示す図であり、また、図５（ａ）は図４（ａ）
におけるＴＦＴ部を拡大して示したもので、さらに、図
５（ｂ）は、図４（ａ）に示す画素の等価回路を示す図
である。
【００６３】図４（ａ）及び（ｂ）参照 まず、上記の第１の実施の形態と同様に、ＴＦＴ基板と
なるガラス基板１１上に、全面に多結晶シリコン膜を堆
積させ、パターニングすることにより蛇行する多結晶シ
リコン膜１２を形成し、次いで、全面にＳｉＯ2 膜等を
設けてゲート絶縁膜１３とする。
なるガラス基板１１上に、全面に多結晶シリコン膜を堆
積させ、パターニングすることにより蛇行する多結晶シ
リコン膜１２を形成し、次いで、全面にＳｉＯ2 膜等を
設けてゲート絶縁膜１３とする。
【００６４】次いで、Ａｌ等からなる導電層を堆積し、
パターニングすることによって多結晶シリコン膜１２の
蛇行部を横切るようなゲートバスライン１４と、ゲート
バスライン１４と平行で、且つ、多結晶シリコン膜１２
の一部を覆うようにＣs バスライン２８を形成し、次い
で、ＳｉＯ2 膜等からなる第１層間絶縁膜１５を堆積し
たのち、コンタクトホール１６を形成し、次いで、Ａｌ
等からなる導電層を堆積してパターニングすることによ
ってコンタクトホール１６と接続するデータバスライン
１７を形成する。
パターニングすることによって多結晶シリコン膜１２の
蛇行部を横切るようなゲートバスライン１４と、ゲート
バスライン１４と平行で、且つ、多結晶シリコン膜１２
の一部を覆うようにＣs バスライン２８を形成し、次い
で、ＳｉＯ2 膜等からなる第１層間絶縁膜１５を堆積し
たのち、コンタクトホール１６を形成し、次いで、Ａｌ
等からなる導電層を堆積してパターニングすることによ
ってコンタクトホール１６と接続するデータバスライン
１７を形成する。
【００６５】次いで、ＳｉＯ2 膜等からなる第２層間絶
縁膜２０を堆積させたのち、ＩＴＯ等からなる透明導電
膜を堆積させ、パターニングすることによって画素電極
２３を形成して、基本的な画素構成が完成する。
縁膜２０を堆積させたのち、ＩＴＯ等からなる透明導電
膜を堆積させ、パターニングすることによって画素電極
２３を形成して、基本的な画素構成が完成する。
【００６６】なお、この場合も、画素マトリクスからな
る表示部の周辺には、データドライバ及び走査ドライバ
等の周辺回路も多結晶シリコン膜を利用したＴＦＴ等に
よって形成し、駆動回路一体型アクティブマトリクス型
液晶表示装置とする。
る表示部の周辺には、データドライバ及び走査ドライバ
等の周辺回路も多結晶シリコン膜を利用したＴＦＴ等に
よって形成し、駆動回路一体型アクティブマトリクス型
液晶表示装置とする。
【００６７】図５（ａ）参照 図５（ａ）は、図５（ａ）における多結晶シリコン膜１
２を拡大して示したもので、破線の円で示す多結晶シリ
コン膜１２がゲートバスライン１４を横切る位置におい
て２つの直列接続した第１のＴＦＴ２４と第２のＴＦＴ
２５とが形成されると共に、多結晶シリコン膜１２とＣ
s バスライン２８との重なり部において第３のＴＦＴ２
９が形成される。
２を拡大して示したもので、破線の円で示す多結晶シリ
コン膜１２がゲートバスライン１４を横切る位置におい
て２つの直列接続した第１のＴＦＴ２４と第２のＴＦＴ
２５とが形成されると共に、多結晶シリコン膜１２とＣ
s バスライン２８との重なり部において第３のＴＦＴ２
９が形成される。
【００６８】この場合も、ゲートバスラインの線幅を一
定にし、多結晶シリコン膜１２の線幅を変えることによ
って、第１のＴＦＴ２４と第２のＴＦＴ２５の駆動能力
に差を持たせるものであり、第１のＴＦＴ２４のチャネ
ル幅Ｗ1 と第２のＴＦＴ２５のチャネル幅Ｗ2 の比、Ｗ
1 ／Ｗ2 は、第３のＦＥＴ２９のゲート容量をＣhtとす
ると、（Ｃht＋Ｃcell）／Ｃcellの値により異なるが、
例えば２／１とし、チャネル幅Ｗ2 のサイズの小さな第
２のＴＦＴ２５を画素電極に接続することによって、画
素電極からのリーク電流は少なくなるので、保持電圧の
実効電圧のズレは少なくなる。
定にし、多結晶シリコン膜１２の線幅を変えることによ
って、第１のＴＦＴ２４と第２のＴＦＴ２５の駆動能力
に差を持たせるものであり、第１のＴＦＴ２４のチャネ
ル幅Ｗ1 と第２のＴＦＴ２５のチャネル幅Ｗ2 の比、Ｗ
1 ／Ｗ2 は、第３のＦＥＴ２９のゲート容量をＣhtとす
ると、（Ｃht＋Ｃcell）／Ｃcellの値により異なるが、
例えば２／１とし、チャネル幅Ｗ2 のサイズの小さな第
２のＴＦＴ２５を画素電極に接続することによって、画
素電極からのリーク電流は少なくなるので、保持電圧の
実効電圧のズレは少なくなる。
【００６９】図５（ｂ）参照 図５（ｂ）は、図４（ａ）に示す画素の等価回路を示す
図であり、第１のＴＦＴ２４と第２のＴＦＴ２５が直列
接続されてマルチゲートトランジスタを構成し、このマ
ルチゲートトランジスタがアクティブ素子として画素容
量２７をスイッチングすると共に、第１のＴＦＴ２４と
第２のＴＦＴ２５との間にはＣs バスライン２８をゲー
ト電極とする第３のＴＦＴ２９が形成され、このＣs バ
スライン２８にはＶcom 等の所定の電位Ｖbiasが印加さ
れる。
図であり、第１のＴＦＴ２４と第２のＴＦＴ２５が直列
接続されてマルチゲートトランジスタを構成し、このマ
ルチゲートトランジスタがアクティブ素子として画素容
量２７をスイッチングすると共に、第１のＴＦＴ２４と
第２のＴＦＴ２５との間にはＣs バスライン２８をゲー
ト電極とする第３のＴＦＴ２９が形成され、このＣs バ
スライン２８にはＶcom 等の所定の電位Ｖbiasが印加さ
れる。
【００７０】この場合、第３のＴＦＴ２９のゲート容量
を素子保持容量として用いることにより、第１の実施の
形態と同様に、走査信号がオフの時に、第２のＴＦＴ２
５のソース・ドレイン間に逆電圧が殆ど印加されず、オ
フリーク電流は殆ど流れなくなり、表示の劣化を防止す
ることができる。
を素子保持容量として用いることにより、第１の実施の
形態と同様に、走査信号がオフの時に、第２のＴＦＴ２
５のソース・ドレイン間に逆電圧が殆ど印加されず、オ
フリーク電流は殆ど流れなくなり、表示の劣化を防止す
ることができる。
【００７１】この場合の第３のＴＦＴ２９のゲート容量
は、第２のＴＦＴ２５のオフリークを抑制する程度の大
きさであれば良く、画素容量２７の容量Ｃcellの０．１
〜１．０倍の容量であれば良く、実施の形態において
は、０．３倍にしてある。
は、第２のＴＦＴ２５のオフリークを抑制する程度の大
きさであれば良く、画素容量２７の容量Ｃcellの０．１
〜１．０倍の容量であれば良く、実施の形態において
は、０．３倍にしてある。
【００７２】また、この場合の補助容量Ｃs は、第１層
間絶縁膜１５及び第２層間絶縁膜２０を介したＣs バス
ライン２８と画素電極２３との重なりで構成され、且
つ、第３のＴＦＴ２９もＣs バスライン２８を利用して
いるので、第３のＴＦＴ２９を形成するスペースが独自
の遮光部を形成しないので、従来と同様に、開口率の高
い、明るい液晶表示装置を実現することができる。
間絶縁膜１５及び第２層間絶縁膜２０を介したＣs バス
ライン２８と画素電極２３との重なりで構成され、且
つ、第３のＴＦＴ２９もＣs バスライン２８を利用して
いるので、第３のＴＦＴ２９を形成するスペースが独自
の遮光部を形成しないので、従来と同様に、開口率の高
い、明るい液晶表示装置を実現することができる。
【００７３】また、この第２の実施の形態においては、
従来と同様に、ゲートバスライン１４の形成工程を利用
してＣs バスライン２８を形成しているので、素子保持
容量を形成するための独自の工程を不要となり、第１の
実施の形態よりも製造工程が簡素化される。
従来と同様に、ゲートバスライン１４の形成工程を利用
してＣs バスライン２８を形成しているので、素子保持
容量を形成するための独自の工程を不要となり、第１の
実施の形態よりも製造工程が簡素化される。
【００７４】この様に、本発明の第２の実施の形態にお
いても、アクティブ素子をサイズの異なるシングルゲー
トのＴＦＴを直列接続させたマルチゲートトランジスタ
を用い、且つ、第３のＴＦＴのゲート容量を利用した素
子保持容量を接続しているので、オフリーク電流を少な
くすることができる。
いても、アクティブ素子をサイズの異なるシングルゲー
トのＴＦＴを直列接続させたマルチゲートトランジスタ
を用い、且つ、第３のＴＦＴのゲート容量を利用した素
子保持容量を接続しているので、オフリーク電流を少な
くすることができる。
【００７５】次に、図６乃至図８を参照して、フレーム
周波数ｆd を高めることによってオフリーク電流を抑制
する、本発明の第３の実施の形態を説明する。 図６参照 図６は、本発明の第３の実施の形態のアクティブマトリ
クス型液晶表示装置の概略的構成を示す図であり、パソ
コン等からなる画像発生手段３１、画像発生手段３１か
らの同期信号Ｓｙｎｃ0 と入力画像データＤＡ0 とを所
定のタイミングで書込、且つ、所定のタイミングで読み
出す高速のメモリ素子等で構成されたバッファメモリ手
段３２、バッファメモリ手段３２に書き込まれた入力画
像データの読出タイミング等を指示する同期信号を発生
する同期信号発生手段３３、バッファメモリ手段３２か
らの読出画像データのタイミングを調整するラッチ手段
３４、及び、表示画像データＤＡd 及び同期信号Ｓｙｎ
ｃd にしたがって表示を行なう駆動回路一体型液晶表示
装置３５から構成される。
周波数ｆd を高めることによってオフリーク電流を抑制
する、本発明の第３の実施の形態を説明する。 図６参照 図６は、本発明の第３の実施の形態のアクティブマトリ
クス型液晶表示装置の概略的構成を示す図であり、パソ
コン等からなる画像発生手段３１、画像発生手段３１か
らの同期信号Ｓｙｎｃ0 と入力画像データＤＡ0 とを所
定のタイミングで書込、且つ、所定のタイミングで読み
出す高速のメモリ素子等で構成されたバッファメモリ手
段３２、バッファメモリ手段３２に書き込まれた入力画
像データの読出タイミング等を指示する同期信号を発生
する同期信号発生手段３３、バッファメモリ手段３２か
らの読出画像データのタイミングを調整するラッチ手段
３４、及び、表示画像データＤＡd 及び同期信号Ｓｙｎ
ｃd にしたがって表示を行なう駆動回路一体型液晶表示
装置３５から構成される。
【００７６】図７参照 図７は、図６に示したアクティブマトリクス型液晶表示
装置の駆動方法を示す図であり、まず、画像発生手段３
１からの同期信号の内の水平同期信号Ｈsyncによってド
ットクロック信号ＤCLK を発生させ、このドットクロッ
ク信号ＤCLK の前半を書込期間Ｒとし、後半を読出期間
Ｗとして、Ｒ／Ｗのタイミングを設定する。
装置の駆動方法を示す図であり、まず、画像発生手段３
１からの同期信号の内の水平同期信号Ｈsyncによってド
ットクロック信号ＤCLK を発生させ、このドットクロッ
ク信号ＤCLK の前半を書込期間Ｒとし、後半を読出期間
Ｗとして、Ｒ／Ｗのタイミングを設定する。
【００７７】このドットクロック信号ＤCLK の書込期間
Ｗに基づいて書込制御信号ＷCNTLを発生させ、この書込
制御信号ＷCNTLによって、フレーム周波数ｆ0 ＝６０Ｈ
ｚで送られてきた入力画像データＤＡ0 を書込画像デー
タＷDATAとしてバッファメモリ手段３２に書き込む。な
お、この場合の書込画像データＷDATAは、入力画像デー
タＤＡ0 の全部、或いは、１フレーム分等の一部を蓄積
するものである。
Ｗに基づいて書込制御信号ＷCNTLを発生させ、この書込
制御信号ＷCNTLによって、フレーム周波数ｆ0 ＝６０Ｈ
ｚで送られてきた入力画像データＤＡ0 を書込画像デー
タＷDATAとしてバッファメモリ手段３２に書き込む。な
お、この場合の書込画像データＷDATAは、入力画像デー
タＤＡ0 の全部、或いは、１フレーム分等の一部を蓄積
するものである。
【００７８】そして、同期信号発生手段３３からの同期
信号に基づいて、ドットクロック信号ＤCLK の読出期間
Ｒに２回読出動作を行なうための読出制御信号ＲCNTLを
発生させ、この読出制御信号ＲCNTLによって一時蓄積し
た書込画像データＷDATAを２倍の周波数で読み出し、読
出画像データＲDATAを形成する。
信号に基づいて、ドットクロック信号ＤCLK の読出期間
Ｒに２回読出動作を行なうための読出制御信号ＲCNTLを
発生させ、この読出制御信号ＲCNTLによって一時蓄積し
た書込画像データＷDATAを２倍の周波数で読み出し、読
出画像データＲDATAを形成する。
【００７９】次いで、ラッチ手段３４において、同期信
号発生手段３３からの第１の同期信号ＬCK1 に同期し
て、読出画像データＲDATAをラッチ画像データＬDATA1
に変換したのち、第２の同期信号ＬCK2 に基づいて、ド
ットデータを等間隔にした表示データＤＡd を形成し、
駆動回路一体型液晶表示装置３５に入力する。
号発生手段３３からの第１の同期信号ＬCK1 に同期し
て、読出画像データＲDATAをラッチ画像データＬDATA1
に変換したのち、第２の同期信号ＬCK2 に基づいて、ド
ットデータを等間隔にした表示データＤＡd を形成し、
駆動回路一体型液晶表示装置３５に入力する。
【００８０】図８参照 図８は、図７の結果得られた表示データＤＡd によって
液晶表示装置を駆動した場合の駆動波形を示す図であ
り、この場合、ＤＦに示しているように、１フレーム周
期ｆd が１２０Ｈｚ（８．３ｍｓ）と、従来の６０Ｈｚ
の２倍になったのに伴って、２フレーム単位でフレーム
反転させる、即ち、４フレーム周期で交流化している。
液晶表示装置を駆動した場合の駆動波形を示す図であ
り、この場合、ＤＦに示しているように、１フレーム周
期ｆd が１２０Ｈｚ（８．３ｍｓ）と、従来の６０Ｈｚ
の２倍になったのに伴って、２フレーム単位でフレーム
反転させる、即ち、４フレーム周期で交流化している。
【００８１】この場合のゲートバスライン及びドレイン
バスラインに印加する電圧は基本的には従来と同じであ
り、各ゲートバスラインには順次タイミングがずれるよ
うに走査信号Ｖg1・・・Ｖgnが印加され、この走査信号
Ｖg1・・・Ｖgnに同期して、各ドレインバスラインに印
加される画像データ信号Ｖdmから、各画素に印加される
画素電圧Ｖc1m ・・・Ｖcnm が形成される。なお、この
場合は、ノーマリホワイトモードにおける黒表示の場合
を示している。
バスラインに印加する電圧は基本的には従来と同じであ
り、各ゲートバスラインには順次タイミングがずれるよ
うに走査信号Ｖg1・・・Ｖgnが印加され、この走査信号
Ｖg1・・・Ｖgnに同期して、各ドレインバスラインに印
加される画像データ信号Ｖdmから、各画素に印加される
画素電圧Ｖc1m ・・・Ｖcnm が形成される。なお、この
場合は、ノーマリホワイトモードにおける黒表示の場合
を示している。
【００８２】この第３実施の形態においては、２フレー
ム単位でフレーム反転させているので、極性変更フレー
ムの頻度低下し、即ち、１フレーム分は逆バイアスが印
加されないので、オフリーク電流に起因する保持電圧の
実効電圧のずれΔＶが従来よりも大幅に小さくなる。
ム単位でフレーム反転させているので、極性変更フレー
ムの頻度低下し、即ち、１フレーム分は逆バイアスが印
加されないので、オフリーク電流に起因する保持電圧の
実効電圧のずれΔＶが従来よりも大幅に小さくなる。
【００８３】また、フレーム周波数ｆd を従来の２倍に
しているので、逆バイアスが印加される時間自体、即
ち、リークする時間そのものが短くなるので、オフリー
ク電流が少なくなり、それに伴って保持電圧の実効電圧
のずれΔＶが従来よりも大幅に小さくなる。
しているので、逆バイアスが印加される時間自体、即
ち、リークする時間そのものが短くなるので、オフリー
ク電流が少なくなり、それに伴って保持電圧の実効電圧
のずれΔＶが従来よりも大幅に小さくなる。
【００８４】なお、上記の実施の形態における交流化反
転周期Ｎは４、即ち、４フレーム周期交流化であり、Ｎ
＝４が表示輝度の周期的フラツキを感じないので最適で
あるが、Ｎ＝４に限られるものではなく、従来のＮ＝２
より大きな、Ｎ＞２であれば良い。
転周期Ｎは４、即ち、４フレーム周期交流化であり、Ｎ
＝４が表示輝度の周期的フラツキを感じないので最適で
あるが、Ｎ＝４に限られるものではなく、従来のＮ＝２
より大きな、Ｎ＞２であれば良い。
【００８５】また、フレーム周波数ｆd としては、従来
の入力画像データＤＡ0 のフレーム周波数ｆ0 の２倍の
１２０Ｈｚを採用しているが、１２０Ｈｚに限られるも
のではなく、６０Ｈｚ以上であれば良く、特に、１００
〜１５０Ｈｚの範囲が好適である。
の入力画像データＤＡ0 のフレーム周波数ｆ0 の２倍の
１２０Ｈｚを採用しているが、１２０Ｈｚに限られるも
のではなく、６０Ｈｚ以上であれば良く、特に、１００
〜１５０Ｈｚの範囲が好適である。
【００８６】このフレーム周波数ｆd は、Ｉoff をアク
ティブ素子のオフ電流、ΔＶp を画素電圧ズレの仕様
値、及び、Ｃを総画素容量とした場合、 ｆd ≧Ｉoff ／（ΔＶp ×Ｃ） の関係に基づいて決定する。
ティブ素子のオフ電流、ΔＶp を画素電圧ズレの仕様
値、及び、Ｃを総画素容量とした場合、 ｆd ≧Ｉoff ／（ΔＶp ×Ｃ） の関係に基づいて決定する。
【００８７】これは、一般に、画素電圧ズレの仕様値Δ
Ｖp 、即ち、許容値は、表示装置の用途によって異な
り、高階調度の表示を得るためにはΔＶp は小さくなる
ためであり、フレーム周波数ｆd を、 ｆd ≧Ｉoff ／
（ΔＶp ×Ｃ）の関係に基づいて決定することによっ
て、用途に応じた高品質で表示劣化のない液晶表示装置
が得られる。
Ｖp 、即ち、許容値は、表示装置の用途によって異な
り、高階調度の表示を得るためにはΔＶp は小さくなる
ためであり、フレーム周波数ｆd を、 ｆd ≧Ｉoff ／
（ΔＶp ×Ｃ）の関係に基づいて決定することによっ
て、用途に応じた高品質で表示劣化のない液晶表示装置
が得られる。
【００８８】なお、総画素容量Ｃは、マルチゲートトラ
ンジスタを用いない場合には、画素容量、即ち、Ｃcell
となり、上記第１または第２の実施の形態のように素子
保持容量を設けたマルチゲートトランジスタを用いた場
合には、素子保持容量と画素容量との和、即ち、Ｃh ＋
Ｃcellとなる。
ンジスタを用いない場合には、画素容量、即ち、Ｃcell
となり、上記第１または第２の実施の形態のように素子
保持容量を設けたマルチゲートトランジスタを用いた場
合には、素子保持容量と画素容量との和、即ち、Ｃh ＋
Ｃcellとなる。
【００８９】また、この第３の実施の形態はアクティブ
素子の構造とは無関係に成立するものであるが、上記第
１または第２の実施の形態と組み合わせて適用すること
によって、オフリーク電流を更に少なくすることができ
る。
素子の構造とは無関係に成立するものであるが、上記第
１または第２の実施の形態と組み合わせて適用すること
によって、オフリーク電流を更に少なくすることができ
る。
【００９０】また、上記第１及び第２の実施の形態の説
明においては、マルチゲートトランジスタを２個シング
ルゲートトランジスタを直列接続して構成しているもの
の、２個以上のシングルゲートトランジスタを直列接続
して構成しても良いものである。
明においては、マルチゲートトランジスタを２個シング
ルゲートトランジスタを直列接続して構成しているもの
の、２個以上のシングルゲートトランジスタを直列接続
して構成しても良いものである。
【００９１】また、各シングルゲートトランジスタは、
多結晶シリコン膜を蛇行するように形成し、その蛇行部
のゲートバスラインと重なる部分をチャネル領域として
いるが、必ずしもこの様な形態に限られるものではな
く、従来のＴＦＴを２個並べた形で形成しても良い。
多結晶シリコン膜を蛇行するように形成し、その蛇行部
のゲートバスラインと重なる部分をチャネル領域として
いるが、必ずしもこの様な形態に限られるものではな
く、従来のＴＦＴを２個並べた形で形成しても良い。
【００９２】さらに、素子保持容量は、Ｃs バスライン
を利用する必要は必ずしもなく、別個に、ゲートバスラ
イン、或いは、Ｃs バスラインと同層の導電膜で構成し
ても良いものである。
を利用する必要は必ずしもなく、別個に、ゲートバスラ
イン、或いは、Ｃs バスラインと同層の導電膜で構成し
ても良いものである。
【００９３】また、上記各実施の形態の説明において
は、駆動回路一体型液晶表示装置で説明しているが、こ
れは、駆動回路一体型の場合には、駆動回路を構成する
多結晶シリコンＴＦＴの低移動度を補償するために、オ
ン電流が大きくなるように構成しているが、それによっ
てオフリーク電流も必然的に大きくなり、オフリーク電
流に伴う表示の劣化が顕著になるためであるが、本発明
は、駆動回路一体型液晶表示装置に限られるものではな
く、アモルファスシリコンＴＦＴをアクティブ素子とし
て用いた駆動回路別体型の液晶表示装置も対象とするも
のである。
は、駆動回路一体型液晶表示装置で説明しているが、こ
れは、駆動回路一体型の場合には、駆動回路を構成する
多結晶シリコンＴＦＴの低移動度を補償するために、オ
ン電流が大きくなるように構成しているが、それによっ
てオフリーク電流も必然的に大きくなり、オフリーク電
流に伴う表示の劣化が顕著になるためであるが、本発明
は、駆動回路一体型液晶表示装置に限られるものではな
く、アモルファスシリコンＴＦＴをアクティブ素子とし
て用いた駆動回路別体型の液晶表示装置も対象とするも
のである。
【００９４】
【発明の効果】本発明によれば、アクティブ素子をサイ
ズの異なるシングルゲートトランジスタを直列接続した
マルチゲートトランジスタで構成することにより、リー
ク電流を少なくすることができ、また、駆動形態として
は、交流化反転周期Ｎを２より大きくし、また、フレー
ム周波数ｆd を６０Ｈｚより大きくすることによって、
リーク電流を少なくすることができ、表示劣化の少ない
高表示品質の液晶表示装置を実現することができる。
ズの異なるシングルゲートトランジスタを直列接続した
マルチゲートトランジスタで構成することにより、リー
ク電流を少なくすることができ、また、駆動形態として
は、交流化反転周期Ｎを２より大きくし、また、フレー
ム周波数ｆd を６０Ｈｚより大きくすることによって、
リーク電流を少なくすることができ、表示劣化の少ない
高表示品質の液晶表示装置を実現することができる。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の説明図である。
【図３】本発明の第１の実施の形態の等価回路の説明図
である。
である。
【図４】本発明の第２の実施の形態の説明図である。
【図５】本発明の第２の実施の形態の等価回路の説明図
である。
である。
【図６】本発明の第３の実施の形態の概略的構成の説明
図である。
図である。
【図７】本発明の第３の実施の形態の駆動方法の説明図
である。
である。
【図８】本発明の第３の実施の形態における駆動波形の
説明図である。
説明図である。
【図９】従来のアクティブマトリクス型液晶表示装置の
説明図である。
説明図である。
【図１０】従来のアクティブマトリクス型液晶表示装置
における駆動波形の説明図である。
における駆動波形の説明図である。
１ データバスライン ２ ゲートバスライン ３ シングルゲートトランジスタ ４ シングルゲートトランジスタ ５ 素子保持容量 ６ 画素容量 １１ ガラス基板 １２ 多結晶シリコン膜 １３ ゲート絶縁膜 １４ ゲートバスライン １５ 第１層間絶縁膜 １６ コンタクトホール １７ データバスライン １８ 素子保持容量電極 １９ コンタクトホール ２０ 第２層間絶縁膜 ２１ Ｃs バスライン ２２ 第３層間絶縁膜 ２３ 画素電極 ２４ 第１のＴＦＴ ２５ 第２のＴＦＴ ２６ 素子保持容量 ２７ 画素容量 ２８ Ｃs バスライン ２９ 第３のＴＦＴ ３１ 画素発生手段 ３２ バッファメモリ手段 ３３ 同期信号発生手段 ３４ ラッチ手段 ３５ 駆動回路一体型液晶表示装置 ４１ ゲートバスライン ４２ データバスライン ４３ 画素
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 彰 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 中澤 光晴 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (15)
- 【請求項１】 フレーム周期Ｎを、Ｎ＞２で交流化反転
すると共に、フレーム周波数ｆd を、ｆd ＞６０Ｈｚと
したことを特徴とする液晶表示装置。 - 【請求項２】 上記液晶表示装置の画素をスイッチング
するアクティブ素子を、１種類以上のサイズのシングル
ゲートトランジスタを複数個直列接続したマルチゲート
トランジスタで構成したことを特徴とする請求項１記載
の液晶表示装置。 - 【請求項３】 上記液晶表示装置に、入力画像データの
少なくとも一部を蓄積すると共に、入力画像データと同
じ速度或いは異なる速度で表示データを出力するバッフ
ァメモリを設けたことを特徴とする請求項１または２記
載の液晶表示装置。 - 【請求項４】 上記フレーム周期Ｎを、Ｎ＝４としたこ
とを特徴とする請求項１乃至３のいずれか１項に記載の
液晶表示装置。 - 【請求項５】 上記フレーム周波数ｆd を、Ｉoff をア
クティブ素子のオフ電流、ΔＶp を画素電圧ズレの仕様
値、及び、Ｃを総画素容量とした場合、 ｆd ≧Ｉoff ／（ΔＶp ×Ｃ） としたことを特徴とする請求項１乃至４のいずれか１項
に記載の液晶表示装置。 - 【請求項６】 上記フレーム周波数ｆd を、１００Ｈｚ
≦ｆd ≦１５０Ｈｚとしたことを特徴とする請求項１乃
至４のいずれか１項に記載の液晶表示装置。 - 【請求項７】 上記フレーム周波数ｆd を、入力画像デ
ータのフレーム周波数の２倍に設定したことを特徴とす
る請求項１乃至４のいずれか１項に記載の液晶表示装
置。 - 【請求項８】 画素をスイッチングするアクティブ素子
を、サイズの異なる複数個のシングルゲートトランジス
タを直列接続したマルチゲートトランジスタで構成した
ことを特徴とする液晶表示装置。 - 【請求項９】 上記シングルゲートトランジスタのサイ
ズを、データバスラインに近い側をより大きくしたこと
を特徴とする請求項２乃至８のいずれか１項に記載の液
晶表示装置。 - 【請求項１０】 上記マルチゲートトランジスタを構成
する複数のシングルゲートトランジスタのチャネル領域
を、ゲートバスラインを複数回横切って蛇行する単一の
半導体層によって構成したことを特徴とする請求項２乃
至９のいずれか１項に記載の液晶表示装置。 - 【請求項１１】 上記シングルゲートトランジスタ同士
を接続した節点の内の少なくとも一つに、素子保持容量
を接続すると共に、前記素子保持容量の他端を所定の電
位に接続したことを特徴とする請求項２乃至１０のいず
れか１項に記載の液晶表示装置。 - 【請求項１２】 上記素子保持容量を構成する一方の電
極をデータバスラインと同層の導電層で構成すると共
に、他方の電極を補助容量電極で構成したことを特徴す
る請求項１１記載の液晶表示装置。 - 【請求項１３】 上記素子保持容量を、所定のバイアス
を与えたトランジスタのゲート容量によって構成したこ
とを特徴とする請求項１１記載の液晶表示装置。 - 【請求項１４】 上記素子保持容量を構成するトランジ
スタのゲート電極を、補助容量電極で構成したことを特
徴とする請求項１３記載の液晶表示装置。 - 【請求項１５】 上記液晶表示装置の画素を駆動する駆
動回路の少なくとも一部を、前記画素をスイッチングす
るアクティブ素子と一体に基板上に集積化したことを特
徴とする請求項１乃至１４のいずれか１項に記載の液晶
表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26708496A JPH10111491A (ja) | 1996-10-08 | 1996-10-08 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26708496A JPH10111491A (ja) | 1996-10-08 | 1996-10-08 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10111491A true JPH10111491A (ja) | 1998-04-28 |
Family
ID=17439824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26708496A Pending JPH10111491A (ja) | 1996-10-08 | 1996-10-08 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10111491A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005033785A1 (ja) * | 2003-10-02 | 2005-04-14 | Sanyo Electric Co.,Ltd. | 液晶表示装置及びその駆動方法及び液晶表示パネルの駆動装置 |
| JP2006171742A (ja) * | 2004-12-13 | 2006-06-29 | Samsung Electronics Co Ltd | 表示装置及びその駆動方法 |
| JP2006308959A (ja) * | 2005-04-28 | 2006-11-09 | Sharp Corp | 検出装置及びそれを備えた表示装置 |
| US7548226B2 (en) | 2003-12-04 | 2009-06-16 | Sharp Kabushiki Kaisha | Liquid crystal display |
| US7995015B2 (en) | 1999-07-21 | 2011-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| JP2013080233A (ja) * | 2002-01-18 | 2013-05-02 | Semiconductor Energy Lab Co Ltd | 発光装置 |
| US8531373B2 (en) | 2007-11-20 | 2013-09-10 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and image display method of the same |
| JP2014041348A (ja) * | 2012-07-26 | 2014-03-06 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
| US8687918B2 (en) | 2008-03-05 | 2014-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Image processing method, image processing system, and computer program |
| US9123132B2 (en) | 2007-11-22 | 2015-09-01 | Semiconductor Energy Laboratory Co., Ltd. | Image processing method, image display system, and computer program |
| CN107680551A (zh) * | 2017-11-13 | 2018-02-09 | 深圳市华星光电技术有限公司 | Goa驱动电路、液晶面板及液晶面板扫描方法 |
| US10153360B2 (en) | 2010-11-11 | 2018-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
-
1996
- 1996-10-08 JP JP26708496A patent/JPH10111491A/ja active Pending
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| US8362994B2 (en) | 1999-07-21 | 2013-01-29 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US8018412B2 (en) | 1999-07-21 | 2011-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
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| JP2014067046A (ja) * | 2002-01-18 | 2014-04-17 | Semiconductor Energy Lab Co Ltd | 発光装置 |
| US10978613B2 (en) | 2002-01-18 | 2021-04-13 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device |
| JP2013080233A (ja) * | 2002-01-18 | 2013-05-02 | Semiconductor Energy Lab Co Ltd | 発光装置 |
| KR100794105B1 (ko) * | 2003-10-02 | 2008-01-10 | 산요덴키가부시키가이샤 | 액정 표시 장치, 그 구동 방법 및 액정 표시 패널의 구동 장치 |
| WO2005033785A1 (ja) * | 2003-10-02 | 2005-04-14 | Sanyo Electric Co.,Ltd. | 液晶表示装置及びその駆動方法及び液晶表示パネルの駆動装置 |
| US7548226B2 (en) | 2003-12-04 | 2009-06-16 | Sharp Kabushiki Kaisha | Liquid crystal display |
| TWI394117B (zh) * | 2004-12-13 | 2013-04-21 | Samsung Display Co Ltd | 顯示裝置及其驅動方法 |
| JP2006171742A (ja) * | 2004-12-13 | 2006-06-29 | Samsung Electronics Co Ltd | 表示装置及びその駆動方法 |
| KR101142995B1 (ko) * | 2004-12-13 | 2012-05-08 | 삼성전자주식회사 | 표시 장치 및 그 구동 방법 |
| JP2006308959A (ja) * | 2005-04-28 | 2006-11-09 | Sharp Corp | 検出装置及びそれを備えた表示装置 |
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| US9123132B2 (en) | 2007-11-22 | 2015-09-01 | Semiconductor Energy Laboratory Co., Ltd. | Image processing method, image display system, and computer program |
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| CN107680551A (zh) * | 2017-11-13 | 2018-02-09 | 深圳市华星光电技术有限公司 | Goa驱动电路、液晶面板及液晶面板扫描方法 |
| CN107680551B (zh) * | 2017-11-13 | 2019-12-24 | 深圳市华星光电技术有限公司 | Goa驱动电路、液晶面板及液晶面板扫描方法 |
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