JPH10112511A - 半導体不揮発性メモリ及びその製造方法 - Google Patents
半導体不揮発性メモリ及びその製造方法Info
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- JPH10112511A JPH10112511A JP26573496A JP26573496A JPH10112511A JP H10112511 A JPH10112511 A JP H10112511A JP 26573496 A JP26573496 A JP 26573496A JP 26573496 A JP26573496 A JP 26573496A JP H10112511 A JPH10112511 A JP H10112511A
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Abstract
(57)【要約】
【課題】 この発明は、セレクトゲートチャネル長をバ
ラつきなく決定することができるとともに、チップ内の
段差をなくした高集積化の半導体不揮発性メモリを提供
することを目的とする。 【解決手段】 この発明は、シリコン半導体基板１０に
形成された溝１５と、この溝１５の側壁に形成されたサ
イドウォールからなるフローティングゲート３と、溝１
５内にフローティングゲート３と絶縁層を介して埋め込
まれたコントロールゲート５と、溝１５と所定のゲート
長を有して形成されたソース領域１と、溝１５の底部に
設けられたドレイン領域４と、基板１０上に絶縁層を介
して設けられたセレクトゲート６と、を備えたことを特
徴とする。
ラつきなく決定することができるとともに、チップ内の
段差をなくした高集積化の半導体不揮発性メモリを提供
することを目的とする。 【解決手段】 この発明は、シリコン半導体基板１０に
形成された溝１５と、この溝１５の側壁に形成されたサ
イドウォールからなるフローティングゲート３と、溝１
５内にフローティングゲート３と絶縁層を介して埋め込
まれたコントロールゲート５と、溝１５と所定のゲート
長を有して形成されたソース領域１と、溝１５の底部に
設けられたドレイン領域４と、基板１０上に絶縁層を介
して設けられたセレクトゲート６と、を備えたことを特
徴とする。
Description
【０００１】
【発明の属する技術分野】この発明は、フローティング
ゲートを持つ半導体不揮発性メモリに関し、特に消去時
の過消去を防止するとともに、集積度が高い半導体不揮
発性メモリ及びその製造方法に関する。
ゲートを持つ半導体不揮発性メモリに関し、特に消去時
の過消去を防止するとともに、集積度が高い半導体不揮
発性メモリ及びその製造方法に関する。
【０００２】
【従来の技術】電気的に書き換え及び消去可能な半導体
不揮発性メモリ（以下、ＥＥＰＲＯＭという。）又は、
一括消去型電気的消去及び書き込み可能な読み出し専用
半導体不揮発性メモリ（以下、フラッシュメモリとい
う。）では、消去に際して過大な消去（オーバイレー
ズ）の現象が問題になる。この過消去による読み出し時
のリーク対策として、セレクトゲートを設けたスプリッ
トゲート型のメモリセルが存在する（例えば、米国特許
第５，０２９，１３０号参照）。
不揮発性メモリ（以下、ＥＥＰＲＯＭという。）又は、
一括消去型電気的消去及び書き込み可能な読み出し専用
半導体不揮発性メモリ（以下、フラッシュメモリとい
う。）では、消去に際して過大な消去（オーバイレー
ズ）の現象が問題になる。この過消去による読み出し時
のリーク対策として、セレクトゲートを設けたスプリッ
トゲート型のメモリセルが存在する（例えば、米国特許
第５，０２９，１３０号参照）。
【０００３】一方、特開平６−１６３９２５号公報に
は、平面面積を低減して高集積化を図った半導体不揮発
性メモリが提案されている。この半導体不揮発性メモリ
は、シリコン基板表面に溝（トレンチ）を形成し、この
溝内全域ににコントロールトゲートを埋設し、溝の底部
にソースを形成することにより、ソースに隣接したコン
トロールゲートによりチャネルを制御し、オーバーイレ
ーズを防止している。これにより、セレクトゲートを不
要としてその分の平面面積を低減するものである。
は、平面面積を低減して高集積化を図った半導体不揮発
性メモリが提案されている。この半導体不揮発性メモリ
は、シリコン基板表面に溝（トレンチ）を形成し、この
溝内全域ににコントロールトゲートを埋設し、溝の底部
にソースを形成することにより、ソースに隣接したコン
トロールゲートによりチャネルを制御し、オーバーイレ
ーズを防止している。これにより、セレクトゲートを不
要としてその分の平面面積を低減するものである。
【０００４】また、特開平４−１１１４７０号公報、特
開平４−１６４３７２号公報、特開昭６２−１５９４７
２号公報には、段差を低滅するために、フローティング
ゲート、コントロールゲートを埋め込んだＥＴＯＸ型の
メモリセルが開示されている。
開平４−１６４３７２号公報、特開昭６２−１５９４７
２号公報には、段差を低滅するために、フローティング
ゲート、コントロールゲートを埋め込んだＥＴＯＸ型の
メモリセルが開示されている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来のスプリットゲート型メモリセルでは、セルフア
ライン的にセレクトゲートのチャネル長が決定できない
ため、露光工程のアライメントずれを考慮して、大きめ
にセレクトゲートのチャネル長が設定されており、セル
の微細化の妨げになっていた。
た従来のスプリットゲート型メモリセルでは、セルフア
ライン的にセレクトゲートのチャネル長が決定できない
ため、露光工程のアライメントずれを考慮して、大きめ
にセレクトゲートのチャネル長が設定されており、セル
の微細化の妨げになっていた。
【０００６】また、従来のスプリットゲート型メモリセ
ルでは、スプリットゲートのチャネル長がバラつくた
め、読み出し時のセル電流がバラつき、特性の劣化を引
き起こすという問題もあった。
ルでは、スプリットゲートのチャネル長がバラつくた
め、読み出し時のセル電流がバラつき、特性の劣化を引
き起こすという問題もあった。
【０００７】さらに、従来のスプリットゲート型のメモ
リセル構造では、２層または３層のポリシリコンが積層
された多層ポリシリコン構造が存在するため、チップ内
での段差が大きく、後工程での露光の焦点深度の確保が
難しく、メタル配線の細り、断線やパッシベーション膜
のカバレッジの悪化等からくる信頼性の低下といった問
題があった。
リセル構造では、２層または３層のポリシリコンが積層
された多層ポリシリコン構造が存在するため、チップ内
での段差が大きく、後工程での露光の焦点深度の確保が
難しく、メタル配線の細り、断線やパッシベーション膜
のカバレッジの悪化等からくる信頼性の低下といった問
題があった。
【０００８】また、上述した特開平６−１６３９２５号
公報の方法では、コントロールゲートを溝内全域に埋め
込んでいるため、セル面積が大きくなり、集積度が落ち
るという問題がある。
公報の方法では、コントロールゲートを溝内全域に埋め
込んでいるため、セル面積が大きくなり、集積度が落ち
るという問題がある。
【０００９】さらに、上記の特開平４−１１１４７０号
公報、特開平４−１６４３７２号公報、特開昭６２−１
５９４７２号公報のメモリセルでは、オーバーイレース
の問題が解決されていない。
公報、特開平４−１６４３７２号公報、特開昭６２−１
５９４７２号公報のメモリセルでは、オーバーイレース
の問題が解決されていない。
【００１０】この発明は、上述した従来の問題点を解決
するためになされたものにして、過消去問題のないスプ
リットゲート型メモリセルでありながら、そのセレクト
ゲートチャネル長をバラつきなく決定することができ、
さらにチップ内の段差をなくすことにより、後工程の配
線の断線、保護膜のカバレッジ不足といった問題から解
放できる半導体不揮発性メモリを提供することを目的と
する。
するためになされたものにして、過消去問題のないスプ
リットゲート型メモリセルでありながら、そのセレクト
ゲートチャネル長をバラつきなく決定することができ、
さらにチップ内の段差をなくすことにより、後工程の配
線の断線、保護膜のカバレッジ不足といった問題から解
放できる半導体不揮発性メモリを提供することを目的と
する。
【００１１】
【課題を解決するための手段】この発明の半導体不揮発
性メモリは、半導体基板に形成された溝と、この溝の側
壁に形成されたサイドウォールからなるフローティング
ゲートと、前記溝内に前記フローティングゲートと絶縁
層を介して埋め込まれたコントロールゲートと、前記溝
と所定のゲート長を有して形成されたソース領域と、前
記溝の底部に設けられたドレイン領域と、前記基板上に
絶縁層を介して設けられたセレクトゲートと、を備えた
ことを特徴とする。
性メモリは、半導体基板に形成された溝と、この溝の側
壁に形成されたサイドウォールからなるフローティング
ゲートと、前記溝内に前記フローティングゲートと絶縁
層を介して埋め込まれたコントロールゲートと、前記溝
と所定のゲート長を有して形成されたソース領域と、前
記溝の底部に設けられたドレイン領域と、前記基板上に
絶縁層を介して設けられたセレクトゲートと、を備えた
ことを特徴とする。
【００１２】この発明では、フローティングゲートとコ
ントロールゲートを完全に埋め込んでいるため、基板上
の段差が小さくメタル配線の断線がない。また、層間絶
縁膜のカバレッジも良好で、信頼性が向上する。
ントロールゲートを完全に埋め込んでいるため、基板上
の段差が小さくメタル配線の断線がない。また、層間絶
縁膜のカバレッジも良好で、信頼性が向上する。
【００１３】また、この発明は、前記溝の側壁に一対の
フローティングゲートを設け、前記溝内に２ビット分の
メモリ領域を形成したことを特徴とする。
フローティングゲートを設け、前記溝内に２ビット分の
メモリ領域を形成したことを特徴とする。
【００１４】上記のように、１つの溝に対し、２ビット
分のメモリ領域を形成することで、同じ底面積でスタッ
ク型のメモリセルを形成するより集積度が向上する。さ
らに、１つの溝で１つのメモリセルを形成するより集積
度が向上する。
分のメモリ領域を形成することで、同じ底面積でスタッ
ク型のメモリセルを形成するより集積度が向上する。さ
らに、１つの溝で１つのメモリセルを形成するより集積
度が向上する。
【００１５】また、この発明の半導体不揮発性メモリの
製造方法は、半導体基板表面にメモリ領域とソース領域
のみが開孔したレジストパターンを形成する工程と、前
記基板全面にレジストパターンをマスクとして、一導電
型不純物層を形成する工程と、前記半導体基板にメモリ
領域となる溝を形成する工程と、前記溝の側壁にフロー
ティングゲートとなるサイドウォールを形成する工程
と、前記溝の部分が開孔したレジストパターン形成し、
このレジストパターンをマスクとして一導電型不純物層
を形成する工程と、サイドウォール及び一導電型不純物
層上に酸化膜を形成した後、溝内にコントロールゲート
を埋め込む工程と、セレクトゲート酸化膜を形成した
後、基板表面にセレクトゲートを形成する工程と、を含
むことを特徴とする。
製造方法は、半導体基板表面にメモリ領域とソース領域
のみが開孔したレジストパターンを形成する工程と、前
記基板全面にレジストパターンをマスクとして、一導電
型不純物層を形成する工程と、前記半導体基板にメモリ
領域となる溝を形成する工程と、前記溝の側壁にフロー
ティングゲートとなるサイドウォールを形成する工程
と、前記溝の部分が開孔したレジストパターン形成し、
このレジストパターンをマスクとして一導電型不純物層
を形成する工程と、サイドウォール及び一導電型不純物
層上に酸化膜を形成した後、溝内にコントロールゲート
を埋め込む工程と、セレクトゲート酸化膜を形成した
後、基板表面にセレクトゲートを形成する工程と、を含
むことを特徴とする。
【００１６】この発明の製造方法は、一度の写真製版で
ソース領域とメモリ領域の位置を決め、セルフアライン
的にセレクトゲートチャネル長を決定するように構成す
ることができる。
ソース領域とメモリ領域の位置を決め、セルフアライン
的にセレクトゲートチャネル長を決定するように構成す
ることができる。
【００１７】上記したように、セレクトゲート長がセル
フアライン的に形成されることで、メモリセルの微細化
が可能となり、また、セル間の特性のバラつきを抑制す
ることができる。
フアライン的に形成されることで、メモリセルの微細化
が可能となり、また、セル間の特性のバラつきを抑制す
ることができる。
【００１８】また、この発明は、前記フローティングゲ
ートを溝側壁にセルフアライン的に形成することができ
る。
ートを溝側壁にセルフアライン的に形成することができ
る。
【００１９】さらに、この発明は、基板全面にポリシリ
コン膜を化学気相成長法により形成した後、エッチバッ
クを行いコントロールゲートを形成することができる。
コン膜を化学気相成長法により形成した後、エッチバッ
クを行いコントロールゲートを形成することができる。
【００２０】また、この発明は、ソース、ドレインの拡
散層上に増速酸化により厚い酸化膜を形成することがで
きる。
散層上に増速酸化により厚い酸化膜を形成することがで
きる。
【００２１】上記のように、厚い酸化膜を形成すること
で、ソース／セレクトゲート間、ドレイン／コントロー
ルゲート間の寄生容量が抑えられ、スピードの向上が図
れる。
で、ソース／セレクトゲート間、ドレイン／コントロー
ルゲート間の寄生容量が抑えられ、スピードの向上が図
れる。
【００２２】
【発明の実施の形態】以下、この発明の実施の形態につ
き、図１、図２に従い説明する。図１はこの発明の半導
体不揮発性メモリの実施の形態を示す断面図、図２は、
この発明の半導体不揮発性メモリを製造工程順に示す断
面図である。
き、図１、図２に従い説明する。図１はこの発明の半導
体不揮発性メモリの実施の形態を示す断面図、図２は、
この発明の半導体不揮発性メモリを製造工程順に示す断
面図である。
【００２３】図１に示すように、シリコン半導体基板１
０のメモリ領域となる箇所に溝１５が形成されており、
この溝１５の側壁にトンネル酸化膜２を介してセルフア
ライン的にサイドウォールからなるフローティングゲー
ト３が設けられている。
０のメモリ領域となる箇所に溝１５が形成されており、
この溝１５の側壁にトンネル酸化膜２を介してセルフア
ライン的にサイドウォールからなるフローティングゲー
ト３が設けられている。
【００２４】ソース領域１は、後述するように、メモリ
領域とソース領域のみが開孔したライン・スペースのレ
ジストパターンにより形成される。このため、セレクト
ゲート６のチャネル領域は、このレジストパターンによ
って決定され、例えば、０．３５μｍルールの場合、図
１で示すソース領域Ｓ、Ｓ、チャネル領域Ｃ、Ｃは０．
３５μｍになる。
領域とソース領域のみが開孔したライン・スペースのレ
ジストパターンにより形成される。このため、セレクト
ゲート６のチャネル領域は、このレジストパターンによ
って決定され、例えば、０．３５μｍルールの場合、図
１で示すソース領域Ｓ、Ｓ、チャネル領域Ｃ、Ｃは０．
３５μｍになる。
【００２５】前記溝１５内のフローティングゲート３、
３間に絶縁層８を介してコントロールゲート５が埋め込
まれており、このコントロールゲート５と基板１０のセ
レクトゲート長部分にセレクトゲート酸化膜９が形成さ
れ、この上にセレクトゲート６が設けられている。
３間に絶縁層８を介してコントロールゲート５が埋め込
まれており、このコントロールゲート５と基板１０のセ
レクトゲート長部分にセレクトゲート酸化膜９が形成さ
れ、この上にセレクトゲート６が設けられている。
【００２６】また、溝１５の底部にはドレイン領域４が
フローティングゲート３、３によりセルフアラインで形
成されている。従って、フローティングゲート３のゲー
ト長Ｆ及びドレイン領域Ｄは、フローティングゲート３
を形成する際のサイドウォールにより決定されることに
なる。
フローティングゲート３、３によりセルフアラインで形
成されている。従って、フローティングゲート３のゲー
ト長Ｆ及びドレイン領域Ｄは、フローティングゲート３
を形成する際のサイドウォールにより決定されることに
なる。
【００２７】さらに、ソース領域１及びドレイン領域４
上の酸化膜は増速酸化により厚い酸化膜を形成してい
る。
上の酸化膜は増速酸化により厚い酸化膜を形成してい
る。
【００２８】上記のように、フローティングゲート３と
コントロールゲート５は、シリコン基板１０内に埋め込
まれているため、段差はセレクトゲート６とフィールド
酸化膜のみとなり、従来のＥＥＰＲＯＭ、フラッシュメ
モリに比べ段差が小さく、セレクトゲート６上に形成さ
れる層間絶縁膜上のメタル配線の断線を防ぐことができ
る。また、層間絶縁膜のカバレッジ不足の問題もなくな
る。
コントロールゲート５は、シリコン基板１０内に埋め込
まれているため、段差はセレクトゲート６とフィールド
酸化膜のみとなり、従来のＥＥＰＲＯＭ、フラッシュメ
モリに比べ段差が小さく、セレクトゲート６上に形成さ
れる層間絶縁膜上のメタル配線の断線を防ぐことができ
る。また、層間絶縁膜のカバレッジ不足の問題もなくな
る。
【００２９】セレクトゲート長がセルフアライン的に形
成されることで、メモリセルの微細化が可能となり、ま
た、メモリセル間の特性のバラつきを抑制することがで
きる。
成されることで、メモリセルの微細化が可能となり、ま
た、メモリセル間の特性のバラつきを抑制することがで
きる。
【００３０】１つの溝１５に対し、２ビット分のメモリ
領域を形成するため、同じ底面積でスタック型のメモリ
セルを形成するより集積度が向上する。勿論、１つの溝
で１つのメモリセルを形成するより集積度が向上する。
領域を形成するため、同じ底面積でスタック型のメモリ
セルを形成するより集積度が向上する。勿論、１つの溝
で１つのメモリセルを形成するより集積度が向上する。
【００３１】更に、増速酸化により形成された厚い酸化
膜により、ソース／セレクトゲート間、ドレイン／コン
トロールゲート間の寄生容量が抑えられ、スピードの向
上が図れる。
膜により、ソース／セレクトゲート間、ドレイン／コン
トロールゲート間の寄生容量が抑えられ、スピードの向
上が図れる。
【００３２】次に、図２に従いこの発明の製造方法につ
き説明する。図２（ａ）ないし（ｇ）は、この発明の実
施の形態の製造方法を工程別に示す断面図である。
き説明する。図２（ａ）ないし（ｇ）は、この発明の実
施の形態の製造方法を工程別に示す断面図である。
【００３３】まず、図２（ａ）のように、通常のＭＯＳ
プロセスに従いフィールド酸化膜を形成した後、シリコ
ン基板１０全面にバッファ酸化を行い、例えば、膜厚２
５０オングストロームの二酸化シリコン膜（ＳｉＯ2）
１１を形成する。そして、写真製版により、メモリ領域
とソース領域のみが開孔したライン・スペースのレジス
トパターン１２を形成する。セレクトゲートのチャネル
領域は、このレジストパターン１２によって決定され
る。例えば、０．３５μｍルールの場合、図１で示すソ
ース領域Ｓ、Ｓ、チャネル領域Ｃ、Ｃは０．３５μｍに
なる。
プロセスに従いフィールド酸化膜を形成した後、シリコ
ン基板１０全面にバッファ酸化を行い、例えば、膜厚２
５０オングストロームの二酸化シリコン膜（ＳｉＯ2）
１１を形成する。そして、写真製版により、メモリ領域
とソース領域のみが開孔したライン・スペースのレジス
トパターン１２を形成する。セレクトゲートのチャネル
領域は、このレジストパターン１２によって決定され
る。例えば、０．３５μｍルールの場合、図１で示すソ
ース領域Ｓ、Ｓ、チャネル領域Ｃ、Ｃは０．３５μｍに
なる。
【００３４】続いて、図２（ｂ）に示すように、基板１
０全面にレジストパターン１２をマスクとして、例え
ば、砒素（Ａｓ）のようなＮ型不純物をイオン注入し、
Ｎ型不純物層１３を形成する。
０全面にレジストパターン１２をマスクとして、例え
ば、砒素（Ａｓ）のようなＮ型不純物をイオン注入し、
Ｎ型不純物層１３を形成する。
【００３５】次に、図２（ｃ）に示すように、レジスト
１４をダブルコートに技術により、メモリー領域以外を
ふさぐように形成する。このとき、ソース領域Ｓ、チャ
ネル領域Ｃは０．３５μｍ程度の幅があるためアライン
メントマージンは十分である。そして、レジスト１４の
開孔部のＳｉＯ2膜１１を除去し、シリコンエッチング
ににより基板１０に溝１５を形成する。
１４をダブルコートに技術により、メモリー領域以外を
ふさぐように形成する。このとき、ソース領域Ｓ、チャ
ネル領域Ｃは０．３５μｍ程度の幅があるためアライン
メントマージンは十分である。そして、レジスト１４の
開孔部のＳｉＯ2膜１１を除去し、シリコンエッチング
ににより基板１０に溝１５を形成する。
【００３６】その後、図２（ｄ）に示すように、レジス
ト１２、１４を除去後、バッファ酸化層１１を除去し、
プリゲート酸化、酸化膜除去後、熱酸化により膜厚約１
００オングストロームのトンネル酸化膜２を形成する。
この時、この熱処理により、ソース領域にイオン注入さ
れたＮ型不純物層が活性化されソース領域１が形成され
ると共に、このソース領域１上の酸化膜は増速酸化によ
り厚い酸化膜が形成される。そして、その上にＬＰＣＶ
Ｄ方等により、第１のポリシリコン膜１６を堆積させ
る。
ト１２、１４を除去後、バッファ酸化層１１を除去し、
プリゲート酸化、酸化膜除去後、熱酸化により膜厚約１
００オングストロームのトンネル酸化膜２を形成する。
この時、この熱処理により、ソース領域にイオン注入さ
れたＮ型不純物層が活性化されソース領域１が形成され
ると共に、このソース領域１上の酸化膜は増速酸化によ
り厚い酸化膜が形成される。そして、その上にＬＰＣＶ
Ｄ方等により、第１のポリシリコン膜１６を堆積させ
る。
【００３７】次に、図２（ｅ）に示すように、基板１０
全面をエッチバックし、溝１５の側壁にポリシリコンの
サイドウォールを形成する。このサイドウォールがフロ
ーティングゲート３になる。そして、メモリ領域上のみ
ライン状に開孔したレジストパターン１７を造り、基板
１０全面にレジストパターン１７をマスクとして、再
び、例えば、砒素（Ａｓ）のようなＮ型不純物をイオン
注入し、ドレイン領域４となる箇所にＮ型不純物層１８
を形成する。このとき、写真製版のアライメントずれ
は、０．２０μｍ以内であるため、ポリシリコンのサイ
ドウォールの幅（Ｆ）が０．３μｍ程度であれば、トラ
ンジスタの製造バラつきは問題ない。
全面をエッチバックし、溝１５の側壁にポリシリコンの
サイドウォールを形成する。このサイドウォールがフロ
ーティングゲート３になる。そして、メモリ領域上のみ
ライン状に開孔したレジストパターン１７を造り、基板
１０全面にレジストパターン１７をマスクとして、再
び、例えば、砒素（Ａｓ）のようなＮ型不純物をイオン
注入し、ドレイン領域４となる箇所にＮ型不純物層１８
を形成する。このとき、写真製版のアライメントずれ
は、０．２０μｍ以内であるため、ポリシリコンのサイ
ドウォールの幅（Ｆ）が０．３μｍ程度であれば、トラ
ンジスタの製造バラつきは問題ない。
【００３８】続いて、熱処理により、ポリシリコンサイ
ドウォール３及びＮ型不純物層１８上に酸化膜を形成し
た後、ＣＶＤ等により第２のポリシリコン膜を堆積さ
せ、エッチバック等により、ポリシリコンサイドウォー
ル３、３に挟まれた、溝１５中のポリシリコン５以外の
ポリシリコン膜を除去する。溝１５中のポリシリコン５
がコントロールゲート５となる。また、上記熱処理によ
り、ドレイン領域にイオン注入されたＮ型不純物層が活
性化されドレイン領域４が形成されると共に、このドレ
イン領域４上の酸化膜は増速酸化により厚い酸化膜が形
成される。
ドウォール３及びＮ型不純物層１８上に酸化膜を形成し
た後、ＣＶＤ等により第２のポリシリコン膜を堆積さ
せ、エッチバック等により、ポリシリコンサイドウォー
ル３、３に挟まれた、溝１５中のポリシリコン５以外の
ポリシリコン膜を除去する。溝１５中のポリシリコン５
がコントロールゲート５となる。また、上記熱処理によ
り、ドレイン領域にイオン注入されたＮ型不純物層が活
性化されドレイン領域４が形成されると共に、このドレ
イン領域４上の酸化膜は増速酸化により厚い酸化膜が形
成される。
【００３９】その後、セレクトゲート酸化膜を約１００
オングストローム成長させ、その上にＣＶＤ等により第
３のポリシリコン膜を堆積、写真、エッチングによりセ
レクトゲート（ワードライン）６をパターニングする。
オングストローム成長させ、その上にＣＶＤ等により第
３のポリシリコン膜を堆積、写真、エッチングによりセ
レクトゲート（ワードライン）６をパターニングする。
【００４０】以下、通常のプロセスに従い、層間絶縁
膜、メタル配線を形成して、この発明に係る半導体不揮
発性メモリが得られる。
膜、メタル配線を形成して、この発明に係る半導体不揮
発性メモリが得られる。
【００４１】このとき、第１のポリシリコン（フローテ
ィングゲート３）、第２のポリシリコン（コントロール
ゲート５）は、シリコン基板１０内に埋め込まれている
ため、図２（ｇ）以降の段差は第３のポリシリコン３
（セレクトゲート６）とフィールド酸化膜のみとなり、
従来のＥＥＰＲＯＭ、フラッシュメモリに比べ段差が小
さく、セレクトゲート６上に形成される層間絶縁膜上の
メタル配線の断線を防ぐことができる。また、層間絶縁
膜のカバレッジ不足の問題もなくなる。
ィングゲート３）、第２のポリシリコン（コントロール
ゲート５）は、シリコン基板１０内に埋め込まれている
ため、図２（ｇ）以降の段差は第３のポリシリコン３
（セレクトゲート６）とフィールド酸化膜のみとなり、
従来のＥＥＰＲＯＭ、フラッシュメモリに比べ段差が小
さく、セレクトゲート６上に形成される層間絶縁膜上の
メタル配線の断線を防ぐことができる。また、層間絶縁
膜のカバレッジ不足の問題もなくなる。
【００４２】
【発明の効果】以上説明したように、この発明のメモリ
セルでは、フローティングゲートコントロールゲートを
完全に埋め込んでいるため、基板上の段差が小さくメタ
ル配線の断線がない。また、層間絶縁膜のカバレッジも
良好で、信頼性が向上する。
セルでは、フローティングゲートコントロールゲートを
完全に埋め込んでいるため、基板上の段差が小さくメタ
ル配線の断線がない。また、層間絶縁膜のカバレッジも
良好で、信頼性が向上する。
【００４３】セレクトゲート長がセルフアライン的に形
成されることで、メモリセルの微細化が可能となり、ま
た、セル間の特性のバラつきを抑制することができる。
成されることで、メモリセルの微細化が可能となり、ま
た、セル間の特性のバラつきを抑制することができる。
【００４４】１つの溝に対し、２ビット分のメモリ領域
を形成するため、同じ底面積でスタック型のメモリセル
を形成するより集積度が向上する。さらに、１つの溝で
１つのメモリセルを形成するより集積度が向上する。
を形成するため、同じ底面積でスタック型のメモリセル
を形成するより集積度が向上する。さらに、１つの溝で
１つのメモリセルを形成するより集積度が向上する。
【００４５】また、厚い酸化膜により、ソース／セレク
トゲート間、ドレイン／コントロールゲート間の寄生容
量が抑えられ、スピードの向上が図れる。
トゲート間、ドレイン／コントロールゲート間の寄生容
量が抑えられ、スピードの向上が図れる。
【図１】この発明半導体不揮発性メモリの実施の形態を
示す断面図である。
示す断面図である。
【図２】この発明の半導体不揮発性メモリを製造工程順
に示す断面図である。
に示す断面図である。
１ ソース領域 ３ フローティングゲート ４ ドレイン領域 ５ コントロールゲート ６ セレクトゲート
Claims (7)
- 【請求項１】 半導体基板に形成された溝と、この溝の
側壁に形成されたサイドウォールからなるフローティン
グゲートと、前記溝内に前記フローティングゲートと絶
縁層を介して埋め込まれたコントロールゲートと、前記
溝と所定のゲート長を有して形成されたソース領域と、
前記溝の底部に設けられたドレイン領域と、前記基板上
に絶縁層を介して設けられたセレクトゲートと、を備え
たことを特徴とする半導体不揮発性メモリ。 - 【請求項２】 前記溝の側壁に一対のフローティングゲ
ートを設け、前記溝内に２ビット分のメモリ領域を形成
したことを特徴とする請求項１に記載の半導体不揮発性
メモリ。 - 【請求項３】 半導体基板表面にメモリ領域とソース領
域のみが開孔したレジストパターンを形成する工程と、
前記基板全面にレジストパターンをマスクとして、一導
電型不純物層を形成する工程と、前記半導体基板にメモ
リ領域となる溝を形成する工程と、前記溝の側壁にフロ
ーティングゲートとなるサイドウォールを形成する工程
と、前記溝の部分が開孔したレジストパターン形成し、
このレジストパターンをマスクとして一導電型不純物層
を形成する工程と、サイドウォール及び一導電型不純物
層上に酸化膜を形成した後、溝内にコントロールゲート
を埋め込む工程と、セレクトゲート酸化膜を形成した
後、基板表面にセレクトゲートを形成する工程と、を含
むことを特徴とする半導体不揮発性メモリの製造方法。 - 【請求項４】 一度の写真製版でソース領域とメモリ領
域の位置を決め、セルフアライン的にセレクトゲートチ
ャネル長を決定することを特徴とする請求項３に記載の
半導体不揮発性メモリの製造方法。 - 【請求項５】 前記フローティングゲートを溝側壁にセ
ルフアライン的に形成することを特徴とする請求項３に
記載の半導体不揮発性メモリの製造方法。 - 【請求項６】 前記基板全面にポリシリコン膜を化学気
相成長法により形成した後、エッチバックを行い前記コ
ントロールゲートを形成することを特徴とする請求項３
に記載の半導体不揮発性メモリの製造方法。 - 【請求項７】 ソース、ドレインの拡散層上に増速酸化
により厚い酸化膜を形成することを特徴とする請求項３
に記載の半導体不揮発性メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26573496A JPH10112511A (ja) | 1996-10-07 | 1996-10-07 | 半導体不揮発性メモリ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26573496A JPH10112511A (ja) | 1996-10-07 | 1996-10-07 | 半導体不揮発性メモリ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10112511A true JPH10112511A (ja) | 1998-04-28 |
Family
ID=17421262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26573496A Pending JPH10112511A (ja) | 1996-10-07 | 1996-10-07 | 半導体不揮発性メモリ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10112511A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442090B1 (ko) * | 2002-03-28 | 2004-07-27 | 삼성전자주식회사 | 분할된 게이트 구조를 갖는 비휘발성 메모리 셀들 및 그제조방법 |
| JP2004312020A (ja) * | 2003-04-07 | 2004-11-04 | Silicon Storage Technology Inc | 双方向性読出し／プログラム不揮発性浮遊ゲート・メモリセル及びその配列及び製造方法 |
| JP2009503856A (ja) * | 2005-07-25 | 2009-01-29 | フリースケール セミコンダクター インコーポレイテッド | 溝に横方向第１ゲート及び縦方向第２ゲートを含むスプリットゲート記憶装置 |
| JP2009505380A (ja) * | 2005-07-25 | 2009-02-05 | フリースケール セミコンダクター インコーポレイテッド | 不連続な記憶要素群を含んだ電子デバイス |
| JP2010504644A (ja) * | 2006-09-19 | 2010-02-12 | サンディスク コーポレイション | 基板トレンチ内にスペーサから形成されたフローティングゲートを有する不揮発性メモリセルアレイ |
| CN102637695A (zh) * | 2012-04-06 | 2012-08-15 | 上海华力微电子有限公司 | 一种埋入式可编程闪存器件及其控制方法 |
| JP2021509773A (ja) * | 2018-01-05 | 2021-04-01 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 基板トレンチ内に浮遊ゲートを有するツインビット不揮発性メモリセル |
| CN114141771A (zh) * | 2020-09-03 | 2022-03-04 | 中国科学院微电子研究所 | 半导体结构及其制造方法 |
| CN114256075A (zh) * | 2021-11-30 | 2022-03-29 | 复旦大学 | 一种高速低漏电的分栅型半浮栅晶体管及其制备方法 |
| CN121284966A (zh) * | 2025-12-11 | 2026-01-06 | 浙江创芯集成电路有限公司 | 浮栅型闪存结构、形成方法及电子设备 |
-
1996
- 1996-10-07 JP JP26573496A patent/JPH10112511A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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