JPH1011412A - マルチｃｐｕ構成システムにおける初期処理負荷分散方式 - Google Patents
マルチｃｐｕ構成システムにおける初期処理負荷分散方式Info
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- JPH1011412A JPH1011412A JP18166396A JP18166396A JPH1011412A JP H1011412 A JPH1011412 A JP H1011412A JP 18166396 A JP18166396 A JP 18166396A JP 18166396 A JP18166396 A JP 18166396A JP H1011412 A JPH1011412 A JP H1011412A
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- 230000015654 memory Effects 0.000 claims abstract description 43
- 239000013256 coordination polymer Substances 0.000 claims abstract description 32
- 230000006870 function Effects 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 33
- 238000010586 diagram Methods 0.000 description 10
- 230000000903 blocking effect Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】 システムの立ち上げ順序をそこなうことな
く、迅速なシステムの立ち上げを可能とするマルチＣＰ
Ｕ構成システムにおける初期処理負荷分散方式を提供す
る。 【解決手段】 マルチＣＰＵにて構成されるシステムの
起動時に行われる初期処理負荷を分散する方式であっ
て、初期処理をパラレルに処理できる機能ごとにいくつ
かのブロックに分割し、実装されているすべてのＣＰＵ
２−１〜２−３にブロック化した処理を割り当てること
により、初期処理の負荷を分散する。
く、迅速なシステムの立ち上げを可能とするマルチＣＰ
Ｕ構成システムにおける初期処理負荷分散方式を提供す
る。 【解決手段】 マルチＣＰＵにて構成されるシステムの
起動時に行われる初期処理負荷を分散する方式であっ
て、初期処理をパラレルに処理できる機能ごとにいくつ
かのブロックに分割し、実装されているすべてのＣＰＵ
２−１〜２−３にブロック化した処理を割り当てること
により、初期処理の負荷を分散する。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチＣＰＵ構成
システムにおける起動時間の短縮化を図るための初期処
理負荷分散方式に関するものである。
システムにおける起動時間の短縮化を図るための初期処
理負荷分散方式に関するものである。
【０００２】
【従来の技術】従来から、処理時間の短縮を図るため
に、処理を分割したグループＣＰＵで並列に行なうマル
チＣＰＵ構成システムは、例えば特開平５−１２０２４
５号公報に開示されているように良く知られている。図
１はそのような従来のマルチＣＰＵシステムの構成の一
例を示す図である。なお、本発明の対象となるマルチＣ
ＰＵ構成システムは、図１に示す従来のものと同様であ
る。
に、処理を分割したグループＣＰＵで並列に行なうマル
チＣＰＵ構成システムは、例えば特開平５−１２０２４
５号公報に開示されているように良く知られている。図
１はそのような従来のマルチＣＰＵシステムの構成の一
例を示す図である。なお、本発明の対象となるマルチＣ
ＰＵ構成システムは、図１に示す従来のものと同様であ
る。
【０００３】図１に示す例において、マルチＣＰＵ構成
システム１は、所望の実装枚数、ここでは５枚のＣＰＵ
２−１〜２−５と、動的に変化するデータを格納してお
く運用系および待機系の２系列からなる共通メモリ３−
１、３−２と、プログラム，システムデータ等の静的な
データを格納しておくシステムデータメモリ４と、シー
ケンス管理上必要なタイマを管理する共通タイマ５と、
共通メモリ３−１または３−２のデータをバックアップ
しておくためのバックアップメモリ６と、外部とのイン
ターフェースを担う入出力装置７とから構成されてい
る。なお、８−１〜８−２は各ＣＰＵ２−１〜２−５に
設けられたローカルメモリである。
システム１は、所望の実装枚数、ここでは５枚のＣＰＵ
２−１〜２−５と、動的に変化するデータを格納してお
く運用系および待機系の２系列からなる共通メモリ３−
１、３−２と、プログラム，システムデータ等の静的な
データを格納しておくシステムデータメモリ４と、シー
ケンス管理上必要なタイマを管理する共通タイマ５と、
共通メモリ３−１または３−２のデータをバックアップ
しておくためのバックアップメモリ６と、外部とのイン
ターフェースを担う入出力装置７とから構成されてい
る。なお、８−１〜８−２は各ＣＰＵ２−１〜２−５に
設けられたローカルメモリである。
【０００４】図２は図１に示すマルチＣＰＵ構成システ
ム１の起動時に行われる初期処理の状態を説明するため
の図である。図２において、まずシステムリセットが行
われると、システムを構成する各装置がリセットされ
る。各々のＣＰＵ２−１〜２−５は、各ＣＰＵが具備す
るローカルメモリ８−１〜８−５のチェック・クリアを
行い、システムデータメモリ４にあるプログラムのロー
ドを行う。次に、運用系の共通メモリ３−１上にあるin
itial-FLAG（初期処理フラグ、Ｉ−ＦＬＧと記す）の値
を読み出し、このＩ−ＦＬＧの値が「０」であったなら
ば、そのＣＰＵ、ここではＣＰＵ２−１がシステムの初
期処理を担当するマスタＣＰＵとなる。また、このＩ−
ＦＬＧの値が「１」であったならば、その他のＣＰＵ
（ここではＣＰＵ２−５を例示する）は、マスタＣＰＵ
がシステムの初期処理を完了するまで待つスレーブＣＰ
Ｕとなる。
ム１の起動時に行われる初期処理の状態を説明するため
の図である。図２において、まずシステムリセットが行
われると、システムを構成する各装置がリセットされ
る。各々のＣＰＵ２−１〜２−５は、各ＣＰＵが具備す
るローカルメモリ８−１〜８−５のチェック・クリアを
行い、システムデータメモリ４にあるプログラムのロー
ドを行う。次に、運用系の共通メモリ３−１上にあるin
itial-FLAG（初期処理フラグ、Ｉ−ＦＬＧと記す）の値
を読み出し、このＩ−ＦＬＧの値が「０」であったなら
ば、そのＣＰＵ、ここではＣＰＵ２−１がシステムの初
期処理を担当するマスタＣＰＵとなる。また、このＩ−
ＦＬＧの値が「１」であったならば、その他のＣＰＵ
（ここではＣＰＵ２−５を例示する）は、マスタＣＰＵ
がシステムの初期処理を完了するまで待つスレーブＣＰ
Ｕとなる。
【０００５】マスタＣＰＵとなったＣＰＵ２−１は、順
に、待機系の共通メモリ３−２のデータをバックアップ
メモリ６へ待避させる待避処理を行い、運用系共通メモ
リ３−１と待機系共通メモリ３−２のチェック・クリア
処理を行ない、共通タイマ５のクリア処理を行ない、共
通メモリ３−１上のデータテーブルの初期化を行ない、
入出力装置７の初期化を行ない、共通メモリ３−１上に
あるcomplete-FLAG （初期処理完了フラグ、Ｃ−ＦＬＧ
と記す）に「１」を設定する。そして、Ｃ−ＦＬＧが
「１」になったことをスレーブＣＰＵ２−５と入出力装
置７が認識後、システムが運用開始となる。
に、待機系の共通メモリ３−２のデータをバックアップ
メモリ６へ待避させる待避処理を行い、運用系共通メモ
リ３−１と待機系共通メモリ３−２のチェック・クリア
処理を行ない、共通タイマ５のクリア処理を行ない、共
通メモリ３−１上のデータテーブルの初期化を行ない、
入出力装置７の初期化を行ない、共通メモリ３−１上に
あるcomplete-FLAG （初期処理完了フラグ、Ｃ−ＦＬＧ
と記す）に「１」を設定する。そして、Ｃ−ＦＬＧが
「１」になったことをスレーブＣＰＵ２−５と入出力装
置７が認識後、システムが運用開始となる。
【０００６】
【発明が解決しようとする課題】上述した従来のマルチ
ＣＰＵ構成システム１では、初期処理を１枚のＣＰＵ
（マスタＣＰＵ）２−１のみで行っているため、プログ
ラムのバージョンアップ、システムデータの変更等に伴
うシステムリセットが行われた際、システムが再度運用
を開始するまでの時間がかなりかかるという問題があっ
た。また、システムが運転再開するまでの時間、ユーザ
に対してサービスを提供することができないため、顧客
満足度が低下する問題もある。さらに、今後の良質なサ
ービスの提供のためにプログラムおよび共通メモリの増
大が見込まれており、一層初期処理時間が増大する可能
性が高く、そのような場合上述した問題がより一層顕著
になる。
ＣＰＵ構成システム１では、初期処理を１枚のＣＰＵ
（マスタＣＰＵ）２−１のみで行っているため、プログ
ラムのバージョンアップ、システムデータの変更等に伴
うシステムリセットが行われた際、システムが再度運用
を開始するまでの時間がかなりかかるという問題があっ
た。また、システムが運転再開するまでの時間、ユーザ
に対してサービスを提供することができないため、顧客
満足度が低下する問題もある。さらに、今後の良質なサ
ービスの提供のためにプログラムおよび共通メモリの増
大が見込まれており、一層初期処理時間が増大する可能
性が高く、そのような場合上述した問題がより一層顕著
になる。
【０００７】本発明の目的は上述した課題を解消して、
システムの立ち上げ順序をそこなうことなく、迅速なシ
ステムの立ち上げを可能とするマルチＣＰＵ構成システ
ムにおける初期処理負荷分散方式を提供しようとするも
のである。
システムの立ち上げ順序をそこなうことなく、迅速なシ
ステムの立ち上げを可能とするマルチＣＰＵ構成システ
ムにおける初期処理負荷分散方式を提供しようとするも
のである。
【０００８】
【課題を解決するための手段】本発明のマルチＣＰＵ構
成システムにおける初期処理負荷分散方式は、マルチＣ
ＰＵにて構成されるシステムの起動時に行われる初期処
理負荷を分散する方式であって、初期処理をパラレルに
処理できる機能ごとにいくつかのブロックに分割し、実
装されているすべてのＣＰＵにブロック化した処理を割
り当てることにより、初期処理の負荷を分散することを
特徴とするものである。
成システムにおける初期処理負荷分散方式は、マルチＣ
ＰＵにて構成されるシステムの起動時に行われる初期処
理負荷を分散する方式であって、初期処理をパラレルに
処理できる機能ごとにいくつかのブロックに分割し、実
装されているすべてのＣＰＵにブロック化した処理を割
り当てることにより、初期処理の負荷を分散することを
特徴とするものである。
【０００９】具体的に本発明のマルチＣＰＵ構成システ
ムにおける初期処理負荷分散方式は、マルチＣＰＵにて
構成されるシステムの起動時に行われる初期処理負荷を
分散する方式であって、初期処理をパラレルに処理でき
る機能ごとにいくつかのブロックに分割し、実装されて
いるすべてのＣＰＵにブロック化した処理を割り当てる
ことにより、初期処理の負荷を分散することを特徴とす
る。
ムにおける初期処理負荷分散方式は、マルチＣＰＵにて
構成されるシステムの起動時に行われる初期処理負荷を
分散する方式であって、初期処理をパラレルに処理でき
る機能ごとにいくつかのブロックに分割し、実装されて
いるすべてのＣＰＵにブロック化した処理を割り当てる
ことにより、初期処理の負荷を分散することを特徴とす
る。
【００１０】また、前記ＣＰＵに対するブロック化した
処理を割り当てるに際し、コンプリート状態を確認する
ことで、システムの立ち上げの順序をそこなわないよう
にしたことを特徴とする。
処理を割り当てるに際し、コンプリート状態を確認する
ことで、システムの立ち上げの順序をそこなわないよう
にしたことを特徴とする。
【００１１】さらに、前記ブロック化した初期処理が、
各ＣＰＵ共通初期処理のローカルメモリのチェック及び
クリア処理、システムデータからプログラムをローカル
メモリへロードする処理、共通メモリ（待機系）の情報
内容をバックアップメモリへ転送する処理、共通メモリ
（運用系）のチェック及びクリア処理、共通メモリ（待
機系）のチェック及びクリア処理、共通タイマのタイマ
クリア処理、共通データテーブルの初期化処理、入出力
装置の初期化処理、初期処理完了フラグのＯＮ処理のい
ずれかであることを特徴とする。
各ＣＰＵ共通初期処理のローカルメモリのチェック及び
クリア処理、システムデータからプログラムをローカル
メモリへロードする処理、共通メモリ（待機系）の情報
内容をバックアップメモリへ転送する処理、共通メモリ
（運用系）のチェック及びクリア処理、共通メモリ（待
機系）のチェック及びクリア処理、共通タイマのタイマ
クリア処理、共通データテーブルの初期化処理、入出力
装置の初期化処理、初期処理完了フラグのＯＮ処理のい
ずれかであることを特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の一実施例を図面を
参照して説明する。図３は本発明のマルチＣＰＵ構成シ
ステムにおける初期処理負荷分散方式における初期処理
のブロック化の状態を示す図である。図３では、図２に
示す従来のマルチＣＰＵ構成システムの初期処理を分割
して、処理できる機能ごとにブロック化を図っている。
図３に示す例において、ブロックＡには、各ＣＰＵ共通
初期処理のローカルメモリ８−１〜８−５のチェック及
びクリア処理およびシステムデータからプログラムをロ
ーカルメモリ８−１〜８−５へロードする処理を設定
し、ブロックＢには、待機系の共通メモリ３−２の情報
内容をバックアップメモリ６へ転送する処理を設定し、
ブロックＣには、運用系の共通メモリ３−１のチェック
及びクリア処理を設定し、ブロックＤには、待機系の共
通メモリ３−２のチェック及びクリア処理を設定し、ブ
ロックＥには、共通タイマ５のタイマクリア処理を設定
し、ブロックＦには、運用系の共通メモリ３−１内の共
通データテーブルの初期化処理を設定し、ブロックＧに
は、入出力装置７の初期化処理を設定し、ブロックＨに
は、初期処理完了フラグＯＮを設定する。
参照して説明する。図３は本発明のマルチＣＰＵ構成シ
ステムにおける初期処理負荷分散方式における初期処理
のブロック化の状態を示す図である。図３では、図２に
示す従来のマルチＣＰＵ構成システムの初期処理を分割
して、処理できる機能ごとにブロック化を図っている。
図３に示す例において、ブロックＡには、各ＣＰＵ共通
初期処理のローカルメモリ８−１〜８−５のチェック及
びクリア処理およびシステムデータからプログラムをロ
ーカルメモリ８−１〜８−５へロードする処理を設定
し、ブロックＢには、待機系の共通メモリ３−２の情報
内容をバックアップメモリ６へ転送する処理を設定し、
ブロックＣには、運用系の共通メモリ３−１のチェック
及びクリア処理を設定し、ブロックＤには、待機系の共
通メモリ３−２のチェック及びクリア処理を設定し、ブ
ロックＥには、共通タイマ５のタイマクリア処理を設定
し、ブロックＦには、運用系の共通メモリ３−１内の共
通データテーブルの初期化処理を設定し、ブロックＧに
は、入出力装置７の初期化処理を設定し、ブロックＨに
は、初期処理完了フラグＯＮを設定する。
【００１３】図４は本発明の初期処理分散方式を用いた
マルチＣＰＵ構成システムの起動時に行われる初期処理
の状態の一例を示す図である。図４に示す例では、ＣＰ
Ｕ２−１、２−２、２−３の３枚を実装した例を示して
いる。まず、図４に示すマルチＣＰＵ構成システムにお
いて、システムリセットが実行されると、ＣＰＵ２−１
〜２−３に対しリセットがかかる。その後、図３に示す
各ＣＰＵ共通処理のブロックＡを実行する。ブロックＡ
の処理が終了した後、バックアップメモリ６上に設定さ
れている図７に示すＣＰ＃管理テーブルを利用して、図
８に示すＣＰ＃設定処理を実行する。
マルチＣＰＵ構成システムの起動時に行われる初期処理
の状態の一例を示す図である。図４に示す例では、ＣＰ
Ｕ２−１、２−２、２−３の３枚を実装した例を示して
いる。まず、図４に示すマルチＣＰＵ構成システムにお
いて、システムリセットが実行されると、ＣＰＵ２−１
〜２−３に対しリセットがかかる。その後、図３に示す
各ＣＰＵ共通処理のブロックＡを実行する。ブロックＡ
の処理が終了した後、バックアップメモリ６上に設定さ
れている図７に示すＣＰ＃管理テーブルを利用して、図
８に示すＣＰ＃設定処理を実行する。
【００１４】図８に従ってＣＰ＃設定処理を説明する
と、まず図７に示すＣＰ＃管理テーブルからＬＯＣＫを
取得する（８０１）。ＬＯＣＫの内容が「ＯＦＦ」であ
れば、次の処理を行ない、「ＯＮ」であれば再度ＬＯＣ
Ｋの取得を行なう（８０２）。次に、ＬＯＣＫに「Ｏ
Ｎ」を設定する（８０３）。そして、図７に示すＣＰ＃
管理テーブルからＣＰ＃を取得し（８０４）、ＣＰ＃が
５未満であるかの判断を行ない（８０５）、５未満であ
れば取得したＣＰ＃を１インクリメントし、テーブルに
設定する（８０６）。５以上であれば次の処理を行な
う。再度にＬＯＣＫを「ＯＦＦ」に設定する（８０
７）。ここでは、ＣＰＵ２−１がＣＰ＃０に、ＣＰＵ２
−２がＣＰ＃１に、ＣＰＵ２−３がＣＰ＃２に設定され
ている。
と、まず図７に示すＣＰ＃管理テーブルからＬＯＣＫを
取得する（８０１）。ＬＯＣＫの内容が「ＯＦＦ」であ
れば、次の処理を行ない、「ＯＮ」であれば再度ＬＯＣ
Ｋの取得を行なう（８０２）。次に、ＬＯＣＫに「Ｏ
Ｎ」を設定する（８０３）。そして、図７に示すＣＰ＃
管理テーブルからＣＰ＃を取得し（８０４）、ＣＰ＃が
５未満であるかの判断を行ない（８０５）、５未満であ
れば取得したＣＰ＃を１インクリメントし、テーブルに
設定する（８０６）。５以上であれば次の処理を行な
う。再度にＬＯＣＫを「ＯＦＦ」に設定する（８０
７）。ここでは、ＣＰＵ２−１がＣＰ＃０に、ＣＰＵ２
−２がＣＰ＃１に、ＣＰＵ２−３がＣＰ＃２に設定され
ている。
【００１５】次に、各ＣＰＵは取得したＣＰ＃に基づ
き、図５に示すブロック処理ディスパッチ（割当）一覧
表によって、処理すべきブロックを判定する。すなわ
ち、バックアップメモリ６上に設定されている図６に示
すコンプリートテーブルを利用して、図９に示すコンプ
リート状態の設定処理を実行する。
き、図５に示すブロック処理ディスパッチ（割当）一覧
表によって、処理すべきブロックを判定する。すなわ
ち、バックアップメモリ６上に設定されている図６に示
すコンプリートテーブルを利用して、図９に示すコンプ
リート状態の設定処理を実行する。
【００１６】図９に従ってコンプリート状態設定処理を
説明すると、ＣＰ＃０のＣＰＵ２−１は、図５に示す一
覧表におけるＣＰＵ実装数３の欄のＣＰ＃０の部分を基
にして、ブロックＢの図６に示すコンプリートテーブル
のＬＯＣＫを取得する（９０１）。ＬＯＣＫの内容が
「ＯＦＦ」であれば次の処理を行ない、「ＯＮ」であれ
ば再度ＬＯＣＫの取得を行なう（９０２）。ＬＯＣＫに
「ＯＮ」を設定する（９０３）。そして、ブロックＢの
図６に示すコンプリートテーブルのコンプリート状態を
取得し（９０４）、コンプリート状態が「未実施」であ
れば（９０５）、コンプリート状態に「実施中」を設定
する（９０６）。コンプリート状態が「未実施」以外の
場合は、異常処理を行なう。次に、ＣＰ＃に現在のＣＰ
＃ここでは「０」を設定する（９０９）。最後にＬＯＣ
Ｋに「ＯＦＦ」を設定する（９１０）。その後、ＣＰ＃
０のＣＰＵ２−１においてブロックＢの処理を行ない、
処理終了後、図９のコンプリート状態設定処理に従っ
て、コンプリート状態「実施中」（９０７）をコンプリ
ート状態「完了」に設定する（９０８）。
説明すると、ＣＰ＃０のＣＰＵ２−１は、図５に示す一
覧表におけるＣＰＵ実装数３の欄のＣＰ＃０の部分を基
にして、ブロックＢの図６に示すコンプリートテーブル
のＬＯＣＫを取得する（９０１）。ＬＯＣＫの内容が
「ＯＦＦ」であれば次の処理を行ない、「ＯＮ」であれ
ば再度ＬＯＣＫの取得を行なう（９０２）。ＬＯＣＫに
「ＯＮ」を設定する（９０３）。そして、ブロックＢの
図６に示すコンプリートテーブルのコンプリート状態を
取得し（９０４）、コンプリート状態が「未実施」であ
れば（９０５）、コンプリート状態に「実施中」を設定
する（９０６）。コンプリート状態が「未実施」以外の
場合は、異常処理を行なう。次に、ＣＰ＃に現在のＣＰ
＃ここでは「０」を設定する（９０９）。最後にＬＯＣ
Ｋに「ＯＦＦ」を設定する（９１０）。その後、ＣＰ＃
０のＣＰＵ２−１においてブロックＢの処理を行ない、
処理終了後、図９のコンプリート状態設定処理に従っ
て、コンプリート状態「実施中」（９０７）をコンプリ
ート状態「完了」に設定する（９０８）。
【００１７】上記と同様に、ＣＰ＃１のＣＰＵ２−２は
ブロックＣの処理を行なう。ＣＰ＃２のＣＰＵ２−３
は、図５に示すブロック処理ディスパッチ一覧表に従っ
てブロックＤの処理を行なう様に判断できるが、コンプ
リート条件があるのでブロックＢのコンプリート状態が
「完了」になった後に処理を開始する。
ブロックＣの処理を行なう。ＣＰ＃２のＣＰＵ２−３
は、図５に示すブロック処理ディスパッチ一覧表に従っ
てブロックＤの処理を行なう様に判断できるが、コンプ
リート条件があるのでブロックＢのコンプリート状態が
「完了」になった後に処理を開始する。
【００１８】ここで各ＣＰＵは、ブロックＡの後の一回
目の処理が終了したので、再度、図７に示すＣＰ＃管理
テーブルからＣＰ＃を取得し、図５に示すブロック処理
ディスパッチ一覧表のＣＰＵ実装数３の部分を判定し、
ＣＰ＃０のＣＰＵ２−１はブロックＥの処理を実行し、
ＣＰ＃１のＣＰＵ２−２はブロックＤのコンプリート状
態が「完了」になった後ブロックＦの処理を実行し、Ｃ
Ｐ＃２のＣＰＵ２−３はブロックＧの処理を実行する。
目の処理が終了したので、再度、図７に示すＣＰ＃管理
テーブルからＣＰ＃を取得し、図５に示すブロック処理
ディスパッチ一覧表のＣＰＵ実装数３の部分を判定し、
ＣＰ＃０のＣＰＵ２−１はブロックＥの処理を実行し、
ＣＰ＃１のＣＰＵ２−２はブロックＤのコンプリート状
態が「完了」になった後ブロックＦの処理を実行し、Ｃ
Ｐ＃２のＣＰＵ２−３はブロックＧの処理を実行する。
【００１９】最後に、ＣＰ＃０のＣＰＵ２−１がブロッ
クＢ〜Ｇのコンプリート状態を判定し、すべて「完了」
であれば、ブロックＨの処理を実行する。図５に示す各
ＣＰ＃の処理終了後のＣＰＵ２−１〜２−３とブロック
Ｇ終了後の入力装置７は、共通メモ３−１上にあるＣ−
ＦＬＧが「１」になるまで取得を行って、「１」になっ
たことを認識後、システムが運用開始となる。
クＢ〜Ｇのコンプリート状態を判定し、すべて「完了」
であれば、ブロックＨの処理を実行する。図５に示す各
ＣＰ＃の処理終了後のＣＰＵ２−１〜２−３とブロック
Ｇ終了後の入力装置７は、共通メモ３−１上にあるＣ−
ＦＬＧが「１」になるまで取得を行って、「１」になっ
たことを認識後、システムが運用開始となる。
【００２０】
【発明の効果】以上の説明から明らかなように、本発明
のマルチＣＰＵ構成システムにおける初期処理負荷分散
方式によれば、初期処理がブロック化され複数のＣＰＵ
によってパラレルに処理実行されることにより、システ
ムの立ち上げ順序をそこなうことなく、迅速なシステム
の立ち上げが可能となる。
のマルチＣＰＵ構成システムにおける初期処理負荷分散
方式によれば、初期処理がブロック化され複数のＣＰＵ
によってパラレルに処理実行されることにより、システ
ムの立ち上げ順序をそこなうことなく、迅速なシステム
の立ち上げが可能となる。
【図１】本発明の対象となるマルチＣＰＵ構成システム
の一例の構成を示すブロック図である。
の一例の構成を示すブロック図である。
【図２】マルチＣＰＵ構成システムにおける従来の初期
処理の状態を示す図である。
処理の状態を示す図である。
【図３】マルチＣＰＵ構成システムにおける初期処理の
ブロック化の一例を示す図である。
ブロック化の一例を示す図である。
【図４】本発明の初期処理負荷分散方式を用いたマルチ
ＣＰＵ構成システムにおける初期処理の状態を示す図で
ある。
ＣＰＵ構成システムにおける初期処理の状態を示す図で
ある。
【図５】ブロック処理のディスパッチ一覧表の一例を示
す図である。
す図である。
【図６】コンプリートテーブルの一例を示す図である。
【図７】ＣＰ＃管理テーブルの一例を示す図である。
【図８】ＣＰ＃設定処理の一例を示すフローチャートで
ある。
ある。
【図９】コンプリート状態設定処理の一例を示すフロー
チャートである。
チャートである。
１ マルチＣＰＵ構成システム ２−１〜２−５ ＣＰＵ ３−１，３−２ 共通メモリ ４ システムデータメモリ ５ 共通タイマ ６ バックアップメモリ ７ 入出力装置
Claims (3)
- 【請求項１】 マルチＣＰＵにて構成されるシステムの
起動時に行われる初期処理負荷を分散する方式であっ
て、初期処理をパラレルに処理できる機能ごとにいくつ
かのブロックに分割し、実装されているすべてのＣＰＵ
にブロック化した処理を割り当てることにより、初期処
理の負荷を分散することを特徴とするマルチＣＰＵ構成
システムにおける初期処理負荷分散方式。 - 【請求項２】 前記ＣＰＵに対するブロック化した処理
を割り当てるに際し、コンプリート状態を確認すること
で、システムの立ち上げの順序をそこなわないようにし
た請求項第１項記載のマルチＣＰＵ構成システムにおけ
る初期処理負荷分散方式。 - 【請求項３】 前記ブロック化した初期処理が、各ＣＰ
Ｕ共通初期処理のローカルメモリのチェック及びクリア
処理、システムデータからプログラムをローカルメモリ
へロードする処理、共通メモリ（待機系）の情報内容を
バックアップメモリへ転送する処理、共通メモリ（運用
系）のチェック及びクリア処理、共通メモリ（待機系）
のチェック及びクリア処理、共通タイマのタイマクリア
処理、共通データテーブルの初期化処理、入出力装置の
初期化処理、初期処理完了フラグのＯＮ処理のいずれか
である請求項第１項または第２項記載のマルチＣＰＵ構
成システムにおける初期処理負荷分散方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18166396A JPH1011412A (ja) | 1996-06-24 | 1996-06-24 | マルチｃｐｕ構成システムにおける初期処理負荷分散方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18166396A JPH1011412A (ja) | 1996-06-24 | 1996-06-24 | マルチｃｐｕ構成システムにおける初期処理負荷分散方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1011412A true JPH1011412A (ja) | 1998-01-16 |
Family
ID=16104698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18166396A Pending JPH1011412A (ja) | 1996-06-24 | 1996-06-24 | マルチｃｐｕ構成システムにおける初期処理負荷分散方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1011412A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6532478B1 (en) | 1999-07-14 | 2003-03-11 | Fujitsu Limited | File loader in information processing system of multiprocessor configuration |
| JP2007041880A (ja) * | 2005-08-03 | 2007-02-15 | Nec Corp | 情報処理装置、ｃｐｕ、情報処理装置の起動方法およびプログラム |
| JP2007272275A (ja) * | 2006-03-30 | 2007-10-18 | Nec Corp | コンピュータシステム、並列初期化方法、及びブートプログラム |
| JP2009059305A (ja) * | 2007-09-03 | 2009-03-19 | Fujitsu Ten Ltd | 制御装置及び車両の電子制御装置 |
| US7519968B2 (en) | 1999-03-10 | 2009-04-14 | Hitachi, Ltd. | Decentralized control system for network connection |
| JP2009169897A (ja) * | 2008-01-21 | 2009-07-30 | Internatl Business Mach Corp <Ibm> | メモリのテストを実行する方法、コンピュータ・プログラム、およびシステム |
| JPWO2011138833A1 (ja) * | 2010-05-07 | 2013-07-22 | 富士通株式会社 | 情報処理システムのハードウェア制御方法及び情報処理システム |
-
1996
- 1996-06-24 JP JP18166396A patent/JPH1011412A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7519968B2 (en) | 1999-03-10 | 2009-04-14 | Hitachi, Ltd. | Decentralized control system for network connection |
| US6532478B1 (en) | 1999-07-14 | 2003-03-11 | Fujitsu Limited | File loader in information processing system of multiprocessor configuration |
| JP2007041880A (ja) * | 2005-08-03 | 2007-02-15 | Nec Corp | 情報処理装置、ｃｐｕ、情報処理装置の起動方法およびプログラム |
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| JP2009169897A (ja) * | 2008-01-21 | 2009-07-30 | Internatl Business Mach Corp <Ibm> | メモリのテストを実行する方法、コンピュータ・プログラム、およびシステム |
| JPWO2011138833A1 (ja) * | 2010-05-07 | 2013-07-22 | 富士通株式会社 | 情報処理システムのハードウェア制御方法及び情報処理システム |
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