JPH10116232A - メモリシステム - Google Patents
メモリシステムInfo
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- JPH10116232A JPH10116232A JP8287707A JP28770796A JPH10116232A JP H10116232 A JPH10116232 A JP H10116232A JP 8287707 A JP8287707 A JP 8287707A JP 28770796 A JP28770796 A JP 28770796A JP H10116232 A JPH10116232 A JP H10116232A
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- chip
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- 230000015654 memory Effects 0.000 title claims abstract description 130
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 238000013500 data storage Methods 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 claims 1
- 230000002950 deficient Effects 0.000 abstract description 21
- 230000007547 defect Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000000872 buffer Substances 0.000 description 3
- 238000007689 inspection Methods 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 高密度実装が可能で不良の発生率の少ないメ
モリシステムを提供する。 【解決手段】 本発明のメモリシステムは、データ格納
およびデータ読み出しに利用する８個のメモリ用ベアチ
ップ１１〜１８と予備用のメモリ用ベアチップ１９とを
含んで構成される。これらメモリ用ベアチップは、半導
体ウエハ上の連続した領域に形成された複数のメモリチ
ップを切り出してプリント配線板上に実装したものであ
る。メモリ用ベアチップ１１〜１８のデータ入出力端子
にはそれぞれヒューズ２０が接続される。また、メモリ
用ベアチップ１９のデータ入出力端子にはそれぞれ８つ
ずつヒューズ２０が接続され、これらヒューズ２の他端
側はそれぞれ、メモリ用ベアチップ１１〜１８のヒュー
ズ２０の他端側と接続されている。これらのヒューズ２
０の切り換えにより、不良になったメモリ用ベアチップ
は予備用のメモリ用ベアチップ１９に置き換えられる。
モリシステムを提供する。 【解決手段】 本発明のメモリシステムは、データ格納
およびデータ読み出しに利用する８個のメモリ用ベアチ
ップ１１〜１８と予備用のメモリ用ベアチップ１９とを
含んで構成される。これらメモリ用ベアチップは、半導
体ウエハ上の連続した領域に形成された複数のメモリチ
ップを切り出してプリント配線板上に実装したものであ
る。メモリ用ベアチップ１１〜１８のデータ入出力端子
にはそれぞれヒューズ２０が接続される。また、メモリ
用ベアチップ１９のデータ入出力端子にはそれぞれ８つ
ずつヒューズ２０が接続され、これらヒューズ２の他端
側はそれぞれ、メモリ用ベアチップ１１〜１８のヒュー
ズ２０の他端側と接続されている。これらのヒューズ２
０の切り換えにより、不良になったメモリ用ベアチップ
は予備用のメモリ用ベアチップ１９に置き換えられる。
Description
【０００１】
【発明の属する技術分野】本発明は、プリント配線板上
に複数のメモリチップを実装したメモリシステムに関す
る。
に複数のメモリチップを実装したメモリシステムに関す
る。
【０００２】
【従来の技術】携帯電話や電子手帳などの携帯機器にお
いては、製品の小型化と消費電力の低減が製品の売り上
げを左右する重要な要素となっている。このため、従来
は多機能のＬＳＩを用いて部品の実装点数を減らした
り、多層のプリント配線板に両面実装して小型化を図る
などしていた。また、ＬＳＩのパッケージを取り外した
ベアチップを直接プリント配線板に実装するいわゆるフ
リップチップ実装によって実装密度の向上を図ることも
一般化してきた。
いては、製品の小型化と消費電力の低減が製品の売り上
げを左右する重要な要素となっている。このため、従来
は多機能のＬＳＩを用いて部品の実装点数を減らした
り、多層のプリント配線板に両面実装して小型化を図る
などしていた。また、ＬＳＩのパッケージを取り外した
ベアチップを直接プリント配線板に実装するいわゆるフ
リップチップ実装によって実装密度の向上を図ることも
一般化してきた。
【０００３】ところで、携帯機器などの大抵の電子機器
はＣＰＵを内部に含んでおり、ＣＰＵを動かすプログラ
ムの出来不出来によって製品の性能が決まることが多
い。また、機能の複雑多様化に伴ってプログラムの量も
膨大になりつつあり、大量のメモリを搭載しなければ所
望の処理速度が得られない場合も増えてきた。
はＣＰＵを内部に含んでおり、ＣＰＵを動かすプログラ
ムの出来不出来によって製品の性能が決まることが多
い。また、機能の複雑多様化に伴ってプログラムの量も
膨大になりつつあり、大量のメモリを搭載しなければ所
望の処理速度が得られない場合も増えてきた。
【０００４】
【発明が解決しようとする課題】しかしながら、大量の
メモリをプリント配線板に実装しようとすると、プリン
ト配線板が大型化するという問題がある。このため、大
量のメモリを必要とするコンピュータなどの電子機器で
は、複数のメモリチップを小型のプリント配線板２に実
装したＳＩＭＭ(Single In-line Memory Module)をメイ
ン基板に垂直あるいは斜めに取り付けるのが一般的であ
る。ところが、ＳＩＭＭは市販のメモリチップを構成部
品として使用するため、ＳＩＭＭの外形寸法を小さくす
るには限界があり、メイン基板もＳＩＭＭの外形寸法や
搭載数に応じて大きくせざるを得ない。
メモリをプリント配線板に実装しようとすると、プリン
ト配線板が大型化するという問題がある。このため、大
量のメモリを必要とするコンピュータなどの電子機器で
は、複数のメモリチップを小型のプリント配線板２に実
装したＳＩＭＭ(Single In-line Memory Module)をメイ
ン基板に垂直あるいは斜めに取り付けるのが一般的であ
る。ところが、ＳＩＭＭは市販のメモリチップを構成部
品として使用するため、ＳＩＭＭの外形寸法を小さくす
るには限界があり、メイン基板もＳＩＭＭの外形寸法や
搭載数に応じて大きくせざるを得ない。
【０００５】また、ＳＩＭＭなどのメモリボードに実装
されたメモリチップのうち、一部のメモリチップに不良
があれば、従来はメモリボード全体を不良として扱って
いた。このため、メモリチップを実装する前に、各メモ
リチップの不良の有無を入念に検査しなければならず、
検査にかなりの時間を必要とするとともに、検査に時間
をかけてもメモリボードの製造時の不良率は低くならな
いという問題があった。
されたメモリチップのうち、一部のメモリチップに不良
があれば、従来はメモリボード全体を不良として扱って
いた。このため、メモリチップを実装する前に、各メモ
リチップの不良の有無を入念に検査しなければならず、
検査にかなりの時間を必要とするとともに、検査に時間
をかけてもメモリボードの製造時の不良率は低くならな
いという問題があった。
【０００６】本発明の目的は、このような点に鑑みて創
作されたものであり、その目的はプリント配線板上にメ
モリチップを高密度実装でき、かつ不良の発生率を低減
できるメモリシステムを提供することにある。
作されたものであり、その目的はプリント配線板上にメ
モリチップを高密度実装でき、かつ不良の発生率を低減
できるメモリシステムを提供することにある。
【０００７】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１のメモリシステムは、半導体ウエハ上
の連続した領域に形成された複数のメモリチップをプリ
ント配線板に実装し、そのうちの一部のメモリチップが
不良の場合に、他のメモリチップに代用するための配線
切換回路をプリント配線板上に形成するため、一部のメ
モリチップが不良であっても、メモリシステム全体を不
良として扱う必要がなく、メモリシステムの製造時の不
良率を低減できる。
ために、請求項１のメモリシステムは、半導体ウエハ上
の連続した領域に形成された複数のメモリチップをプリ
ント配線板に実装し、そのうちの一部のメモリチップが
不良の場合に、他のメモリチップに代用するための配線
切換回路をプリント配線板上に形成するため、一部のメ
モリチップが不良であっても、メモリシステム全体を不
良として扱う必要がなく、メモリシステムの製造時の不
良率を低減できる。
【０００８】請求項２のメモリシステムは、データ格納
およびデータ読み出しの対象となるメモリチップのデー
タ入出力端子と、予備用のメモリチップのデータ入出力
端子とを択一的に選択して外部接続端子と導通させるよ
うにしたため、データ入出力端子の切り換えだけで不良
のメモリチップの使用を禁止して代わりに予備用のメモ
リチップを使用することができる。
およびデータ読み出しの対象となるメモリチップのデー
タ入出力端子と、予備用のメモリチップのデータ入出力
端子とを択一的に選択して外部接続端子と導通させるよ
うにしたため、データ入出力端子の切り換えだけで不良
のメモリチップの使用を禁止して代わりに予備用のメモ
リチップを使用することができる。
【０００９】請求項３のメモリシステムは、各メモリチ
ップのイネーブル端子の信号レベルを制御することによ
り、不良のメモリチップの使用を禁止して代わりに予備
用のメモリチップを使用することができる。
ップのイネーブル端子の信号レベルを制御することによ
り、不良のメモリチップの使用を禁止して代わりに予備
用のメモリチップを使用することができる。
【００１０】
【発明の実施の形態】以下、本発明を適用したメモリシ
ステムについて、図面を参照しながら具体的に説明す
る。
ステムについて、図面を参照しながら具体的に説明す
る。
【００１１】〔第１の実施形態〕図１はメモリシステム
の第１の実施形態の回路図、図２は図１の回路をプリン
ト配線板２上に実装した状態を示す平面図、図３は図２
のプリント配線板２の一部を拡大して示した図である。
図２に示すように、本実施形態のメモリシステムは、半
導体ウエハ上の連続した領域に形成された複数のメモリ
用ベアチップ１を、１個１個に分割することなく密着さ
せた状態でプリント配線板２上に実装したものである。
プリント配線板２の一端側Ｐは、不図示のメイン基板の
コネクタに取り付け可能な形状に加工されており、この
部分にはメイン基板のコネクタと導通を取るための複数
のパターン３が形成されている。これらパターン３のそ
れぞれは、図３に示すように、プリント配線板２上のパ
ッド４とボンディングワイヤ５を介してメモリ用ベアチ
ップ１の入出力パッド６と導通している。図２に示すパ
ターン３のそれぞれは、図１に示す外部接続端子Ｉ／Ｏ
0 〜31、Ａ0 〜9 、ＲＡＳ、ＣＡＳ、ＷＥ、ＯＥに対応
している。
の第１の実施形態の回路図、図２は図１の回路をプリン
ト配線板２上に実装した状態を示す平面図、図３は図２
のプリント配線板２の一部を拡大して示した図である。
図２に示すように、本実施形態のメモリシステムは、半
導体ウエハ上の連続した領域に形成された複数のメモリ
用ベアチップ１を、１個１個に分割することなく密着さ
せた状態でプリント配線板２上に実装したものである。
プリント配線板２の一端側Ｐは、不図示のメイン基板の
コネクタに取り付け可能な形状に加工されており、この
部分にはメイン基板のコネクタと導通を取るための複数
のパターン３が形成されている。これらパターン３のそ
れぞれは、図３に示すように、プリント配線板２上のパ
ッド４とボンディングワイヤ５を介してメモリ用ベアチ
ップ１の入出力パッド６と導通している。図２に示すパ
ターン３のそれぞれは、図１に示す外部接続端子Ｉ／Ｏ
0 〜31、Ａ0 〜9 、ＲＡＳ、ＣＡＳ、ＷＥ、ＯＥに対応
している。
【００１２】本実施形態のメモリシステムは、図１に示
すように、９個のメモリ用ベアチップ１１〜１９を含ん
で構成され、このうちの８個のメモリ用ベアチップ１１
〜１８が実際にメモリとして利用され、残りの１個のメ
モリ用ベアチップ１９は予備として用いられる。図１で
は、各メモリ用ベアチップ１１〜１９として１Ｍ×４ビ
ットのＤＲＡＭを用いる例を示しており、メモリシステ
ム全体のメモリ容量は、３２ビット×４Ｍバイトにな
る。
すように、９個のメモリ用ベアチップ１１〜１９を含ん
で構成され、このうちの８個のメモリ用ベアチップ１１
〜１８が実際にメモリとして利用され、残りの１個のメ
モリ用ベアチップ１９は予備として用いられる。図１で
は、各メモリ用ベアチップ１１〜１９として１Ｍ×４ビ
ットのＤＲＡＭを用いる例を示しており、メモリシステ
ム全体のメモリ容量は、３２ビット×４Ｍバイトにな
る。
【００１３】各メモリ用ベアチップ１１〜１９は、図１
に示すように、アドレス端子Ａ0 〜Ａ9 と、データ入出
力端子Ｄ0 〜Ｄ3 と、ＲＡＳ端子と、ＣＡＳ端子と、Ｗ
Ｅ（ライトイネーブル）端子と、ＯＥ（アウトイネーブ
ル）端子とを備えている。このうち、データ入出力端子
Ｄ0 〜Ｄ3 以外の端子の接続は、９個のメモリ用ベアチ
ップ１１〜１９のいずれも同じである。メモリ用ベアチ
ップ１１〜１８のデータ入出力端子Ｄ0 〜Ｄ3 のそれぞ
れにはヒューズ２０が接続され、これらヒューズ２０は
通常は導通しており、レーザ光線を照射すると導通が途
切れるようになっている。なお、図１では、簡略化のた
め、それぞれのメモリ用ベアチップ１１〜１８のデータ
入出力端子Ｄ0 〜3 に対してヒューズ２０を１つだけ接
続した図を示しているが、実際は、データ入出力端子Ｄ
0 〜Ｄ3 の各端子ごとに別々にヒューズ２０が接続され
ている。また、予備用のメモリ用ベアチップ１９の各デ
ータ入出力端子Ｄ0 〜Ｄ3 には、それぞれ８つずつヒュ
ーズ２０が接続され、これらヒューズ２０の他端側は、
それぞれメモリ用ベアチップ１１〜１８のヒューズ２０
の他端側とそれぞれ接続されている。
に示すように、アドレス端子Ａ0 〜Ａ9 と、データ入出
力端子Ｄ0 〜Ｄ3 と、ＲＡＳ端子と、ＣＡＳ端子と、Ｗ
Ｅ（ライトイネーブル）端子と、ＯＥ（アウトイネーブ
ル）端子とを備えている。このうち、データ入出力端子
Ｄ0 〜Ｄ3 以外の端子の接続は、９個のメモリ用ベアチ
ップ１１〜１９のいずれも同じである。メモリ用ベアチ
ップ１１〜１８のデータ入出力端子Ｄ0 〜Ｄ3 のそれぞ
れにはヒューズ２０が接続され、これらヒューズ２０は
通常は導通しており、レーザ光線を照射すると導通が途
切れるようになっている。なお、図１では、簡略化のた
め、それぞれのメモリ用ベアチップ１１〜１８のデータ
入出力端子Ｄ0 〜3 に対してヒューズ２０を１つだけ接
続した図を示しているが、実際は、データ入出力端子Ｄ
0 〜Ｄ3 の各端子ごとに別々にヒューズ２０が接続され
ている。また、予備用のメモリ用ベアチップ１９の各デ
ータ入出力端子Ｄ0 〜Ｄ3 には、それぞれ８つずつヒュ
ーズ２０が接続され、これらヒューズ２０の他端側は、
それぞれメモリ用ベアチップ１１〜１８のヒューズ２０
の他端側とそれぞれ接続されている。
【００１４】図１に示すヒューズ２０のそれぞれは、各
ヒューズごとに導通を切るか否かを任意に選択すること
ができる。例えば、メモリ用ベアチップ１１〜１８のい
ずれにも不良がない場合には、図４に示すように、予備
用のメモリ用ベアチップ１９のデータ入出力端子Ｄ0 〜
Ｄ3 に接続されたすべてのヒューズ２０が切断される。
一方、例えば図１に示すメモリ用ベアチップ１１が不良
の場合には、図５に示すように、不良になったメモリ用
ベアチップ１１のデータ入出力端子Ｄ0 〜Ｄ3に接続さ
れたすべてのヒューズ２０が切断され、これらヒューズ
２０に接続されている予備用のメモリ用ベアチップ１９
のヒューズ２０は切断されない。これにより、不良にな
ったメモリ用ベアチップ１１の使用が禁止され、代わり
に予備用のメモリ用ベアチップ１９がメモリの一部とし
て用いられる。
ヒューズごとに導通を切るか否かを任意に選択すること
ができる。例えば、メモリ用ベアチップ１１〜１８のい
ずれにも不良がない場合には、図４に示すように、予備
用のメモリ用ベアチップ１９のデータ入出力端子Ｄ0 〜
Ｄ3 に接続されたすべてのヒューズ２０が切断される。
一方、例えば図１に示すメモリ用ベアチップ１１が不良
の場合には、図５に示すように、不良になったメモリ用
ベアチップ１１のデータ入出力端子Ｄ0 〜Ｄ3に接続さ
れたすべてのヒューズ２０が切断され、これらヒューズ
２０に接続されている予備用のメモリ用ベアチップ１９
のヒューズ２０は切断されない。これにより、不良にな
ったメモリ用ベアチップ１１の使用が禁止され、代わり
に予備用のメモリ用ベアチップ１９がメモリの一部とし
て用いられる。
【００１５】なお、ヒューズ２０を切断したときに、外
部接続端子Ｉ／Ｏ0 〜Ｉ／Ｏ31の電位が不定にならない
ように、すべてのヒューズ２０の他端側にはプルアップ
抵抗Ｒが取り付けられている。
部接続端子Ｉ／Ｏ0 〜Ｉ／Ｏ31の電位が不定にならない
ように、すべてのヒューズ２０の他端側にはプルアップ
抵抗Ｒが取り付けられている。
【００１６】このように、第１の実施形態のメモリシス
テムは、プリント配線板２上に予備用のメモリ用ベアチ
ップ１９を予め実装し、この予備用のメモリ用ベアチッ
プ１９のデータ入出力端子Ｄ0 〜Ｄ3 と、他のメモリ用
ベアチップ１１〜１８のデータ入出力端子Ｄ0 〜Ｄ3 と
をヒューズ２０によって択一的に選択できるようにした
ため、メモリ用ベアチップ１１〜１８の一部が不良の場
合でも、不良になったメモリ用ベアチップの使用を禁止
して、代わりに予備用のメモリ用ベアチップ１９を使用
することができる。このため、プリント配線板２上に実
装されたメモリ用ベアチップの一部だけが不良の場合
に、メモリシステム全体を不良として扱わくなくて済
み、メモリシステムの製造時の不良率が低減する。
テムは、プリント配線板２上に予備用のメモリ用ベアチ
ップ１９を予め実装し、この予備用のメモリ用ベアチッ
プ１９のデータ入出力端子Ｄ0 〜Ｄ3 と、他のメモリ用
ベアチップ１１〜１８のデータ入出力端子Ｄ0 〜Ｄ3 と
をヒューズ２０によって択一的に選択できるようにした
ため、メモリ用ベアチップ１１〜１８の一部が不良の場
合でも、不良になったメモリ用ベアチップの使用を禁止
して、代わりに予備用のメモリ用ベアチップ１９を使用
することができる。このため、プリント配線板２上に実
装されたメモリ用ベアチップの一部だけが不良の場合
に、メモリシステム全体を不良として扱わくなくて済
み、メモリシステムの製造時の不良率が低減する。
【００１７】また、第１の実施形態のメモリシステム
は、半導体ウエハ上に形成されたメモリ用ベアチップ１
を複数個組にして切り出し、個別に分離せずに密着させ
てプリント配線板２上に実装するため、従来のようにパ
ッケージングされたメモリを実装する場合に比べて高密
度実装が可能となる。
は、半導体ウエハ上に形成されたメモリ用ベアチップ１
を複数個組にして切り出し、個別に分離せずに密着させ
てプリント配線板２上に実装するため、従来のようにパ
ッケージングされたメモリを実装する場合に比べて高密
度実装が可能となる。
【００１８】また、所望のヒューズを切るだけで、不良
のメモリ用ベアチップと予備用のメモリ用ベアチップ１
９とを切り換えることができるため、プリント配線板２
上の配線を複雑にすることもなく予備用のメモリ用ベア
チップ１９への切り換えが可能となる。
のメモリ用ベアチップと予備用のメモリ用ベアチップ１
９とを切り換えることができるため、プリント配線板２
上の配線を複雑にすることもなく予備用のメモリ用ベア
チップ１９への切り換えが可能となる。
【００１９】〔第２の実施形態〕第１の実施形態では、
ヒューズ２０を用いてメモリ用ベアチップの切り換えを
行う例を示したが、ヒューズ２０の代わりにディップス
イッチやゲート等により切り換えを行うこともできる。
ヒューズ２０を用いてメモリ用ベアチップの切り換えを
行う例を示したが、ヒューズ２０の代わりにディップス
イッチやゲート等により切り換えを行うこともできる。
【００２０】図６は第２の実施形態のメモリシステムの
回路図である。第２の実施形態のメモリシステムは、第
１の実施形態と同様に、１個の予備用のメモリ用ベアチ
ップ１９を含む計９個のメモリ用ベアチップ１１〜１９
からなり、メモリ用ベアチップ１１〜１８のそれぞれに
は、図７に詳細構成を示すデータ制御回路２１〜２８が
接続されている。
回路図である。第２の実施形態のメモリシステムは、第
１の実施形態と同様に、１個の予備用のメモリ用ベアチ
ップ１９を含む計９個のメモリ用ベアチップ１１〜１９
からなり、メモリ用ベアチップ１１〜１８のそれぞれに
は、図７に詳細構成を示すデータ制御回路２１〜２８が
接続されている。
【００２１】データ制御回路２１〜２８は４ビット構成
になっており、そのうちの１ビット分の回路が図７に示
されている。図７の端子Ａ1 には、図６に示すメモリ用
ベアチップ１１〜１８のデータ入出力端子Ｄ0 が接続さ
れ、端子Ｂ1 には、図６に示す予備用のメモリ用ベアチ
ップ１９のデータ入出力端子Ｄ0 が接続される。また、
端子Ｄ1 には、例えば図６に示す外部接続端子Ｉ／Ｏ0
が接続され、端子Ｓには、例えば図８に詳細を示すディ
ップスイッチ２９の接点ＳＬ0 が接続される。このディ
ップスイッチ２９は８個のスイッチからなり、これらス
イッチの切換により、接点ＳＬ0 〜ＳＬ7 はハイレベル
かローレベルのいずれかに設定され、これら接点ＳＬ0
〜ＳＬ7 はそれぞれデータ制御回路２１〜２８に接続さ
れる。
になっており、そのうちの１ビット分の回路が図７に示
されている。図７の端子Ａ1 には、図６に示すメモリ用
ベアチップ１１〜１８のデータ入出力端子Ｄ0 が接続さ
れ、端子Ｂ1 には、図６に示す予備用のメモリ用ベアチ
ップ１９のデータ入出力端子Ｄ0 が接続される。また、
端子Ｄ1 には、例えば図６に示す外部接続端子Ｉ／Ｏ0
が接続され、端子Ｓには、例えば図８に詳細を示すディ
ップスイッチ２９の接点ＳＬ0 が接続される。このディ
ップスイッチ２９は８個のスイッチからなり、これらス
イッチの切換により、接点ＳＬ0 〜ＳＬ7 はハイレベル
かローレベルのいずれかに設定され、これら接点ＳＬ0
〜ＳＬ7 はそれぞれデータ制御回路２１〜２８に接続さ
れる。
【００２２】図７に詳細を示すデータ制御回路２１〜２
８は、端子Ａ1 〜4 あるいは端子Ｂ1 〜4 のいずれか一
方を、端子Ｓの論理によって選択するようになってお
り、また、ＷＥ（ライトイネーブル）端子の論理によっ
てデータの流れる方向を切り換えている。
８は、端子Ａ1 〜4 あるいは端子Ｂ1 〜4 のいずれか一
方を、端子Ｓの論理によって選択するようになってお
り、また、ＷＥ（ライトイネーブル）端子の論理によっ
てデータの流れる方向を切り換えている。
【００２３】図９は、図７に詳細を示すデータ制御回路
２１〜２８の動作を示す論理図である。図９に示すよう
に、端子ＳがローレベルでＷＥ端子がローレベルのとき
には、トライステートバッファ３１がイネーブル状態に
なり、端子Ｄ1 〜4 から入力されたデータがそれぞれ端
子Ａ1 〜4 から出力され、対応するメモリ用ベアチップ
１１〜１８に格納される。また、端子Ｓがローレベルで
ＷＥ端子がハイレベルのときには、トライステートバッ
ファ３２がイネーブル状態になり、端子Ａ1 〜4 から入
力されたデータは端子Ｄ1 〜4 から出力され、対応する
外部接続端子Ｉ／Ｏ0 〜31を介して外部に出力される。
また、端子ＳがハイレベルでＷＥ端子がローレベルのと
きには、端子Ｄ1 〜4 から入力されたデータは端子Ｂ1
〜4 から出力される。また、端子ＳがハイレベルでＷＥ
端子がハイレベルのときには、端子Ｂ1 〜4 から入力さ
れたデータは端子Ｄ1 〜4 から出力される。
２１〜２８の動作を示す論理図である。図９に示すよう
に、端子ＳがローレベルでＷＥ端子がローレベルのとき
には、トライステートバッファ３１がイネーブル状態に
なり、端子Ｄ1 〜4 から入力されたデータがそれぞれ端
子Ａ1 〜4 から出力され、対応するメモリ用ベアチップ
１１〜１８に格納される。また、端子Ｓがローレベルで
ＷＥ端子がハイレベルのときには、トライステートバッ
ファ３２がイネーブル状態になり、端子Ａ1 〜4 から入
力されたデータは端子Ｄ1 〜4 から出力され、対応する
外部接続端子Ｉ／Ｏ0 〜31を介して外部に出力される。
また、端子ＳがハイレベルでＷＥ端子がローレベルのと
きには、端子Ｄ1 〜4 から入力されたデータは端子Ｂ1
〜4 から出力される。また、端子ＳがハイレベルでＷＥ
端子がハイレベルのときには、端子Ｂ1 〜4 から入力さ
れたデータは端子Ｄ1 〜4 から出力される。
【００２４】例えば、メモリ用ベアチップ１１〜１８の
いずれにも不良がない場合には、図６に示すデータ制御
回路２１〜２８のすべてのＳ端子がローレベルになるよ
うに、図９に示すディップスイッチ２９を切り換える。
これにより、データ制御回路２１〜２８は、ＷＥ端子の
信号レベルによって、トライステートバッファ３１、３
２のいずれかをイネーブル状態にする。一方、例えば図
６に示すメモリ用ベアチップ１８が不良の場合には、デ
ィップスイッチ２９の接点ＳＬ７だけがハイレベルにな
るようにディップスイッチ２９を切り換える。これによ
り、メモリ用ベアチップ１８は予備用のメモリ用ベアチ
ップ１９に置き換えられる。
いずれにも不良がない場合には、図６に示すデータ制御
回路２１〜２８のすべてのＳ端子がローレベルになるよ
うに、図９に示すディップスイッチ２９を切り換える。
これにより、データ制御回路２１〜２８は、ＷＥ端子の
信号レベルによって、トライステートバッファ３１、３
２のいずれかをイネーブル状態にする。一方、例えば図
６に示すメモリ用ベアチップ１８が不良の場合には、デ
ィップスイッチ２９の接点ＳＬ７だけがハイレベルにな
るようにディップスイッチ２９を切り換える。これによ
り、メモリ用ベアチップ１８は予備用のメモリ用ベアチ
ップ１９に置き換えられる。
【００２５】このように、第２の実施形態は、メモリ用
ベアチップ１１〜１８にデータ制御回路２１〜２８をそ
れぞれ接続し、ディップスイッチ２９の状態によってデ
ータ制御回路２１〜２８内を通過するデータの流れを制
御するようにしたため、ディップスイッチ２９の切り換
えだけで不良のメモリ用ベアチップを予備用のメモリ用
ベアチップ１９に置き換えることができ、メモリ用ベア
チップの置き換えを手作業で簡易に行うことができる。
ベアチップ１１〜１８にデータ制御回路２１〜２８をそ
れぞれ接続し、ディップスイッチ２９の状態によってデ
ータ制御回路２１〜２８内を通過するデータの流れを制
御するようにしたため、ディップスイッチ２９の切り換
えだけで不良のメモリ用ベアチップを予備用のメモリ用
ベアチップ１９に置き換えることができ、メモリ用ベア
チップの置き換えを手作業で簡易に行うことができる。
【００２６】〔第３の実施形態〕第３の実施形態は、メ
モリ用ベアチップのＯＥ（アウトイネーブル）端子にヒ
ューズを接続するものである。
モリ用ベアチップのＯＥ（アウトイネーブル）端子にヒ
ューズを接続するものである。
【００２７】図１０は第３の実施形態のメモリシステム
の回路図である。同図に示すように、プリント配線板２
上に実装された８個のメモリ用ベアチップ１１〜１８の
ＯＥ端子にはそれぞれヒューズ２０が接続されている。
また、予備用のメモリ用ベアチップ１９のデータ入出力
端子Ｄ0 〜Ｄ3 は、それぞれ異なるヒューズ２０を介し
てメモリ用ベアチップ１１〜１８のデータ入出力端子と
接続されている。
の回路図である。同図に示すように、プリント配線板２
上に実装された８個のメモリ用ベアチップ１１〜１８の
ＯＥ端子にはそれぞれヒューズ２０が接続されている。
また、予備用のメモリ用ベアチップ１９のデータ入出力
端子Ｄ0 〜Ｄ3 は、それぞれ異なるヒューズ２０を介し
てメモリ用ベアチップ１１〜１８のデータ入出力端子と
接続されている。
【００２８】例えば、メモリ用ベアチップ１１〜１８の
いずれにも不良がない場合には、各ＯＥ端子に接続され
たすべてのヒューズ２０は切断されず、予備用のメモリ
用ベアチップ１９のデータ入出力端子Ｄ0 〜Ｄ3 に接続
されたヒューズ２０はすべて切断される。これにより、
メモリ用ベアチップ１１〜１８に対してデータの格納と
データの読み出しが行われる。
いずれにも不良がない場合には、各ＯＥ端子に接続され
たすべてのヒューズ２０は切断されず、予備用のメモリ
用ベアチップ１９のデータ入出力端子Ｄ0 〜Ｄ3 に接続
されたヒューズ２０はすべて切断される。これにより、
メモリ用ベアチップ１１〜１８に対してデータの格納と
データの読み出しが行われる。
【００２９】一方、例えば、メモリ用ベアチップ１１が
不良の場合には、このチップ１１のＯＥ端子に接続され
たヒューズ２０がすべて切断される。また、このチップ
１１のデータ入出力端子Ｄ0 〜Ｄ3 に接続される予備用
のメモリ用ベアチップ１９のヒューズ２０は切断され
ず、その他の予備用のメモリ用ベアチップ１９のヒュー
ズ２０は切断される。
不良の場合には、このチップ１１のＯＥ端子に接続され
たヒューズ２０がすべて切断される。また、このチップ
１１のデータ入出力端子Ｄ0 〜Ｄ3 に接続される予備用
のメモリ用ベアチップ１９のヒューズ２０は切断され
ず、その他の予備用のメモリ用ベアチップ１９のヒュー
ズ２０は切断される。
【００３０】なお、図１０では、ＯＥ端子にヒューズ２
０を接続する例を説明したが、ＷＥ端子やＲＡＳ端子や
ＣＡＳ端子にヒューズを接続してメモリ用ベアチップ１
９との切り換えを行ってもよい。
０を接続する例を説明したが、ＷＥ端子やＲＡＳ端子や
ＣＡＳ端子にヒューズを接続してメモリ用ベアチップ１
９との切り換えを行ってもよい。
【００３１】また、上述した各実施形態では、予備用の
メモリ用ベアチップ１９を１個だけ設ける例を説明した
が、複数のメモリ用ベアチップを予備として設けてもよ
い。また、メモリシステムを構成するメモリ用ベアチッ
プの種類や個数は上述した各実施形態に限定されない。
メモリ用ベアチップ１９を１個だけ設ける例を説明した
が、複数のメモリ用ベアチップを予備として設けてもよ
い。また、メモリシステムを構成するメモリ用ベアチッ
プの種類や個数は上述した各実施形態に限定されない。
【００３２】さらに、上述した第１および第３の実施形
態では、各メモリ用ベアチップのデータ入出力端子にヒ
ューズ２０を接続する例を示したが、ヒューズ２０の代
わりに、ディップスイッチ等の機械的な切換手段を接続
したり、トランジスタ等の電気的な切換手段を接続して
もよい。あるいは、ヒューズ２０の代わりに、プリント
配線板２上に形成された配線パターンをレーザで直接焼
き切ってもよい。
態では、各メモリ用ベアチップのデータ入出力端子にヒ
ューズ２０を接続する例を示したが、ヒューズ２０の代
わりに、ディップスイッチ等の機械的な切換手段を接続
したり、トランジスタ等の電気的な切換手段を接続して
もよい。あるいは、ヒューズ２０の代わりに、プリント
配線板２上に形成された配線パターンをレーザで直接焼
き切ってもよい。
【００３３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、半導体ウエハ上に形成された複数のメモリチップ
をプリント配線板に密着して実装し、そのうちの一部の
メモリチップをデータ格納およびデータ読み出し用とし
て用い、その他のメモリチップを予備として用いるた
め、データ格納およびデータ読み出し用として用いるメ
モリチップの一部が不良になっても、メモリチップを取
り外すことなく他のメモリチップに置き換えることがで
きる。したがって、メモリシステムの製造時の不良率が
低減し、部品コストを低減できる。
れば、半導体ウエハ上に形成された複数のメモリチップ
をプリント配線板に密着して実装し、そのうちの一部の
メモリチップをデータ格納およびデータ読み出し用とし
て用い、その他のメモリチップを予備として用いるた
め、データ格納およびデータ読み出し用として用いるメ
モリチップの一部が不良になっても、メモリチップを取
り外すことなく他のメモリチップに置き換えることがで
きる。したがって、メモリシステムの製造時の不良率が
低減し、部品コストを低減できる。
【図１】メモリシステムの第１の実施形態の回路図であ
る。
る。
【図２】図１の回路をプリント配線板上に実装した状態
を示す平面図である。
を示す平面図である。
【図３】図２のプリント配線板の一部を拡大して示した
図である。
図である。
【図４】図１に示す一部のヒューズを切断した状態を示
す回路図である。
す回路図である。
【図５】図１に示す一部のヒューズを切断した状態を示
す回路図である。
す回路図である。
【図６】第２の実施形態のメモリシステムの回路図であ
る。
る。
【図７】データ制御回路の詳細構成を示す回路図であ
る。
る。
【図８】ディップスイッチの詳細を示す回路図である。
【図９】データ制御回路の動作を示す論理図である。
【図１０】第３の実施形態のメモリシステムの回路図で
ある。
ある。
１、１１〜１９ メモリ用ベアチップ ２ プリント配線板 ３ パターン ４ パッド ５ ボンディングワイヤ ２０ ヒューズ ２１〜２８ データ制御回路 ２９ ディップスイッチ
Claims (3)
- 【請求項１】 半導体ウエハ上の連続した領域に形成さ
れた複数のメモリチップのそれぞれを互いに密着させて
実装したプリント配線板を備え、 前記複数のメモリチップのうち一部のメモリチップに対
するデータ格納およびデータ読み出しを制御するメモリ
アクセス回路と、前記一部のメモリチップのそれぞれを
前記一部のメモリチップ以外のメモリチップで代用でき
るように配線の切換を行う配線切換回路とを前記プリン
ト配線板上に形成したことを特徴とするメモリシステ
ム。 - 【請求項２】 請求項１において、 前記プリント配線板に実装された前記複数のメモリチッ
プのそれぞれは、アドレス端子とデータ入出力端子とを
少なくとも備え、 前記プリント配線板は、外部とのデータの送受を行うた
めの複数の外部接続端子を備え、 前記配線切換回路は、前記一部のメモリチップのそれぞ
れごとに、前記一部のメモリチップのデータ入出力端子
と前記一部のメモリチップ以外のメモリチップのデータ
入出力端子とを択一的に選択して前記外部接続端子と導
通させることを特徴とするメモリシステム。 - 【請求項３】 請求項１または２において、 前記プリント配線板に実装された前記複数のメモリチッ
プのそれぞれは、データ格納あるいはデータ読み出しを
制御するイネーブル端子を備え、 前記配線切換回路は、前記一部のメモリチップのそれぞ
れごとに、前記イネーブル端子の信号レベルを制御する
ことを特徴とするメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8287707A JPH10116232A (ja) | 1996-10-09 | 1996-10-09 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8287707A JPH10116232A (ja) | 1996-10-09 | 1996-10-09 | メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10116232A true JPH10116232A (ja) | 1998-05-06 |
Family
ID=17720706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8287707A Pending JPH10116232A (ja) | 1996-10-09 | 1996-10-09 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10116232A (ja) |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1635219A1 (en) | 2004-08-27 | 2006-03-15 | Fuji Photo Film Co., Ltd. | Photosensitive lithographic printing plate |
| EP1662318A1 (en) | 1999-03-09 | 2006-05-31 | Fuji Photo Film Co., Ltd. | 1,3-dihydro-1-oxo-2H-indene derivative |
| EP1701213A2 (en) | 2005-03-08 | 2006-09-13 | Fuji Photo Film Co., Ltd. | Photosensitive composition |
| EP1930770A2 (en) | 2006-12-07 | 2008-06-11 | FUJIFILM Corporation | Imaging recording material and novel compound |
| EP1975707A1 (en) | 2007-03-27 | 2008-10-01 | Fujifilm Corporation | Curable composition and planographic printing plate precursor |
| EP1975702A2 (en) | 2007-03-29 | 2008-10-01 | Fujifilm Corporation | Colored photocurable composition for solid state image pick-up device, color filter and method for production thereof, and solid state image pick-up device |
| EP2037323A2 (en) | 2007-07-17 | 2009-03-18 | FUJIFILM Corporation | Photosensitive compositions, curable compositions, novel compounds, photopolymerizable compositions, color filters, and planographic printing plate precursors |
| EP2036957A2 (en) | 2007-07-13 | 2009-03-18 | FUJIFILM Corporation | Pigment dispersion liquid, curable composition, color filter, produced using the same, and solid state imaging device |
| EP2055746A2 (en) | 2007-10-31 | 2009-05-06 | Fujifilm Corporation | Colored curable composition, color filter, method of producing the same, and solid state image pickup device. |
| WO2009113447A1 (ja) | 2008-03-10 | 2009-09-17 | 富士フイルム株式会社 | 着色硬化性組成物、カラーフィルタ、及び、固体撮像素子 |
| EP2105443A1 (en) | 2008-03-24 | 2009-09-30 | FUJIFILM Corporation | Oxime derivatives and their use in photopolymerizable compositions for colour filters |
| WO2009119218A1 (ja) | 2008-03-28 | 2009-10-01 | 富士フイルム株式会社 | 重合性組成物、カラーフィルタ、カラーフィルタの製造方法、及び固体撮像素子 |
| WO2009123050A1 (ja) | 2008-03-31 | 2009-10-08 | 富士フイルム株式会社 | 硬化性組成物、カラーフィルタ及びその製造方法、並びに固体撮像素子 |
| WO2009122789A1 (ja) | 2008-03-31 | 2009-10-08 | 富士フイルム株式会社 | 重合性組成物、固体撮像素子用遮光性カラーフィルタおよび固体撮像素子 |
| EP2221665A2 (en) | 2009-02-19 | 2010-08-25 | Fujifilm Corporation | Dispersion composition, photosensitive resin composition for light- shielding color filter, light-shielding color filter, method of producing the same, and solid-state image sensor having the color filter |
| WO2014087901A1 (ja) | 2012-12-03 | 2014-06-12 | 富士フイルム株式会社 | Ｉｒカットフィルタ及びその製造方法、固体撮像装置、遮光膜の形成方法 |
| WO2014087900A1 (ja) | 2012-12-03 | 2014-06-12 | 富士フイルム株式会社 | 固体撮像素子用保持基板及びその製造方法、固体撮像装置 |
| US9424954B2 (en) | 2013-05-23 | 2016-08-23 | Samsung Electronics Co., Ltd. | Semiconductor package including stacked chips and method of fabricating the same |
| CN115428086A (zh) * | 2020-04-07 | 2022-12-02 | 美光科技公司 | 用于堆叠存储器中的裸片替换的设备及方法 |
-
1996
- 1996-10-09 JP JP8287707A patent/JPH10116232A/ja active Pending
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