JPH10116500A - メモリを内蔵するロジックｉｃ - Google Patents
メモリを内蔵するロジックｉｃInfo
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- JPH10116500A JPH10116500A JP8269469A JP26946996A JPH10116500A JP H10116500 A JPH10116500 A JP H10116500A JP 8269469 A JP8269469 A JP 8269469A JP 26946996 A JP26946996 A JP 26946996A JP H10116500 A JPH10116500 A JP H10116500A
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
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- G11C2029/0401—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals in embedded memories
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 メモリ１を内蔵するロジックＩＣにおい
て、メモリテスト専用端子数の低減を図り、更には、メ
モリテストに要する時間の短縮を図る。 【解決手段】 メモリテスト用入力端子３（ＯＲＩＮ）
と、メモリテスト用切換信号端子３（ＢＩＴＯＲ）と、
メモリテスト用出力端子３（ＯＲＯＵＴ）と、ロジック
回路からの信号と上記メモリテスト用入力端子３（ＯＲ
ＩＮ）からのテスト用入力信号のうちから上記切換信号
端子Ｓからの切換信号により指定された方の信号を上記
メモリアレイ５へ送出するセレクタ６ｉと、上記メモリ
アレイ５の複数ビットの出力信号を受け１ビットの出力
信号を上記メモリテスト用出力端子３（ＯＲＯＵＴ）へ
出力するテスト用ビット圧縮回路７と、を備える。
て、メモリテスト専用端子数の低減を図り、更には、メ
モリテストに要する時間の短縮を図る。 【解決手段】 メモリテスト用入力端子３（ＯＲＩＮ）
と、メモリテスト用切換信号端子３（ＢＩＴＯＲ）と、
メモリテスト用出力端子３（ＯＲＯＵＴ）と、ロジック
回路からの信号と上記メモリテスト用入力端子３（ＯＲ
ＩＮ）からのテスト用入力信号のうちから上記切換信号
端子Ｓからの切換信号により指定された方の信号を上記
メモリアレイ５へ送出するセレクタ６ｉと、上記メモリ
アレイ５の複数ビットの出力信号を受け１ビットの出力
信号を上記メモリテスト用出力端子３（ＯＲＯＵＴ）へ
出力するテスト用ビット圧縮回路７と、を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、ロジックＩＣ、特
にメモリを内蔵するロジックＩＣに関する。
にメモリを内蔵するロジックＩＣに関する。
【０００２】
【従来の技術】ロジックＩＣとして、メモリを内蔵し、
使用時において該メモリへＩＣ外部から直接アクセスし
て直接データを書き込んだり、或いは直接データを読み
出したりすることのないものがある。このようなロジッ
クＩＣは、当然に、製品が完成すると、ロジック回路を
テストする必要があると共に、内蔵メモリをテストする
必要がある。
使用時において該メモリへＩＣ外部から直接アクセスし
て直接データを書き込んだり、或いは直接データを読み
出したりすることのないものがある。このようなロジッ
クＩＣは、当然に、製品が完成すると、ロジック回路を
テストする必要があると共に、内蔵メモリをテストする
必要がある。
【０００３】そして、ロジック回路のテストは、ＩＣの
端子を通じて任意の信号をロジック回路に与え、そし
て、やはりＩＣの端子を通じてロジック回路の出力信号
を取り出すことによって行うことができる。
端子を通じて任意の信号をロジック回路に与え、そし
て、やはりＩＣの端子を通じてロジック回路の出力信号
を取り出すことによって行うことができる。
【０００４】また、メモリのテストは、アドレス信号、
制御信号、データ信号等をやはり外部から与え、出力デ
ータ信号を外部から取り出すことによって行うが、メモ
リテストのためだけに端子を設けることはＩＣの集積度
の向上を制約するので、アドレス信号、制御信号、出力
信号等は、ロジック回路用の端子を利用して入力或いは
出力が行われた。
制御信号、データ信号等をやはり外部から与え、出力デ
ータ信号を外部から取り出すことによって行うが、メモ
リテストのためだけに端子を設けることはＩＣの集積度
の向上を制約するので、アドレス信号、制御信号、出力
信号等は、ロジック回路用の端子を利用して入力或いは
出力が行われた。
【０００５】具体的には、セレクタを設け、テスト時に
は該セレクタを、これを介して内蔵メモリにアクセスで
きる切換状態にし、そして、その状態でテストをする。
使用時には、セレクタを外部からメモリにアクセスでき
ないような切換状態にする。すると、外部端子は実質的
にロジック回路とのみ接続された状態になる。
は該セレクタを、これを介して内蔵メモリにアクセスで
きる切換状態にし、そして、その状態でテストをする。
使用時には、セレクタを外部からメモリにアクセスでき
ないような切換状態にする。すると、外部端子は実質的
にロジック回路とのみ接続された状態になる。
【０００６】このようにすれば、メモリテスト用のいく
つかの端子はロジック用の端子と共用することができ
る。従って、テスト用のみの端子数は比較的少なくて済
むといえる。
つかの端子はロジック用の端子と共用することができ
る。従って、テスト用のみの端子数は比較的少なくて済
むといえる。
【０００７】
【発明が解決しようとする課題】しかしながら、ロジッ
ク回路の端子数との関係にもよるが、一般にはテスト用
の端子を設けなければテスト用データの入力、出力がで
きなかった。例えば、テスト用の入力端子と出力端子は
例えば８ビットの場合、合わせて１６個必要であり、こ
れは使用時には全く不要な端子となる。もし、１６ビッ
トならその２倍の３２個、３２ビットなら６４個、６４
ビットなら１２８個の端子を、使用時には不要でテスト
のためだけにしか使用しない端子として設けなければな
らないことになる。そして、例えば三次元グラフィック
スの描画性能を高めるという要請に応えるためには多ビ
ット化が必要となるので、多ビット化によるメモリテス
ト専用端子数の増加の問題は看過することができない問
題である。
ク回路の端子数との関係にもよるが、一般にはテスト用
の端子を設けなければテスト用データの入力、出力がで
きなかった。例えば、テスト用の入力端子と出力端子は
例えば８ビットの場合、合わせて１６個必要であり、こ
れは使用時には全く不要な端子となる。もし、１６ビッ
トならその２倍の３２個、３２ビットなら６４個、６４
ビットなら１２８個の端子を、使用時には不要でテスト
のためだけにしか使用しない端子として設けなければな
らないことになる。そして、例えば三次元グラフィック
スの描画性能を高めるという要請に応えるためには多ビ
ット化が必要となるので、多ビット化によるメモリテス
ト専用端子数の増加の問題は看過することができない問
題である。
【０００８】本発明はこのような問題点を解決すべく為
されたものであり、メモリを内蔵するロジックＩＣにお
いて、メモリテスト専用端子数の低減を図ることを目的
とし、更には、メモリテストに要する時間の短縮を図る
ことを目的とする。
されたものであり、メモリを内蔵するロジックＩＣにお
いて、メモリテスト専用端子数の低減を図ることを目的
とし、更には、メモリテストに要する時間の短縮を図る
ことを目的とする。
【０００９】
【課題を解決するための手段】請求項１のメモリを内蔵
するロジックＩＣは、メモリテスト用入力端子と、メモ
リテスト用切換信号端子と、メモリテスト用出力端子
と、ロジック回路からの信号と、上記メモリテスト用入
力端子からのテスト用入力信号のうちから上記切換信号
端子からの切換信号により指定された方の信号を上記メ
モリのアレイへ送出するセレクタと、上記メモリアレイ
の複数ビットの出力信号を受け１ビットの出力信号を上
記メモリテスト用出力端子へ出力するテスト用ビット圧
縮回路と、を備えたことを特徴とする。
するロジックＩＣは、メモリテスト用入力端子と、メモ
リテスト用切換信号端子と、メモリテスト用出力端子
と、ロジック回路からの信号と、上記メモリテスト用入
力端子からのテスト用入力信号のうちから上記切換信号
端子からの切換信号により指定された方の信号を上記メ
モリのアレイへ送出するセレクタと、上記メモリアレイ
の複数ビットの出力信号を受け１ビットの出力信号を上
記メモリテスト用出力端子へ出力するテスト用ビット圧
縮回路と、を備えたことを特徴とする。
【００１０】従って、請求項１のメモリを内蔵するロジ
ックＩＣによれば、メモリテスト専用端子として必要な
のはメモリテスト用切換信号端子と、メモリテスト用出
力端子の３端子のみで済み、メモリテストはビット圧縮
回路により行うので、その端子数はビット数に依存しな
い。そして、ビット圧縮回路によりビットを圧縮したテ
ストをするので、各ビット毎にテストをする場合に比較
してテストに要する時間を短縮することができる。
ックＩＣによれば、メモリテスト専用端子として必要な
のはメモリテスト用切換信号端子と、メモリテスト用出
力端子の３端子のみで済み、メモリテストはビット圧縮
回路により行うので、その端子数はビット数に依存しな
い。そして、ビット圧縮回路によりビットを圧縮したテ
ストをするので、各ビット毎にテストをする場合に比較
してテストに要する時間を短縮することができる。
【００１１】
【発明の実施の形態】以下、本発明を図示実施の形態に
従って詳細に説明する。
従って詳細に説明する。
【００１２】図１は本発明メモリを内蔵するロジックＩ
Ｃの第１の実施の形態の概略構成を示す回路図、図２は
同形態の要部を示す回路図である。
Ｃの第１の実施の形態の概略構成を示す回路図、図２は
同形態の要部を示す回路図である。
【００１３】図面において、１はＤＲＡＭ（ダイナミッ
クランダムアクセスメモリ）、２、２、・・・はセレク
タで、二つの入力端子Ｉｎ１、Ｉｎ２を有し、そのうち
の切換端子Ｓに受けたセレクト信号に対応した方を出力
端子Ｑｕｔと接続する。３、３、・・・はＩＣの端子
（外部端子）で、図１に示された端子はＤＲＡＭ１をテ
ストするとき使用される外部端子であり、ロジック回路
に接続されるがＤＲＡＭ１のテストには使用されない端
子は図示しなかった。また、ＤＲＡＭ１のテスト時に使
用する端子であっても一部の端子は図示を省略した。
クランダムアクセスメモリ）、２、２、・・・はセレク
タで、二つの入力端子Ｉｎ１、Ｉｎ２を有し、そのうち
の切換端子Ｓに受けたセレクト信号に対応した方を出力
端子Ｑｕｔと接続する。３、３、・・・はＩＣの端子
（外部端子）で、図１に示された端子はＤＲＡＭ１をテ
ストするとき使用される外部端子であり、ロジック回路
に接続されるがＤＲＡＭ１のテストには使用されない端
子は図示しなかった。また、ＤＲＡＭ１のテスト時に使
用する端子であっても一部の端子は図示を省略した。
【００１４】セレクタ２、２、・・・はＤＲＡＭ１から
のセレクト信号によりテスト時には入力端子Ｉｎ２に受
けた信号を出力する状態になる。従って、上記各端子
３、３、・・・を通じて入力されたデータ信号ＯＲＩ
Ｎ、制御信号、アクセス信号、セレクタ切換用信号ＢＩ
ＴＯＲ等はセレクタ２、２、・・・を介してＤＲＡＭ１
に入力され、また、出力データ信号（１ビット）ＯＲＯ
ＵＴはセレクタ２を介して端子３から出力される状態に
なる。
のセレクト信号によりテスト時には入力端子Ｉｎ２に受
けた信号を出力する状態になる。従って、上記各端子
３、３、・・・を通じて入力されたデータ信号ＯＲＩ
Ｎ、制御信号、アクセス信号、セレクタ切換用信号ＢＩ
ＴＯＲ等はセレクタ２、２、・・・を介してＤＲＡＭ１
に入力され、また、出力データ信号（１ビット）ＯＲＯ
ＵＴはセレクタ２を介して端子３から出力される状態に
なる。
【００１５】そして、ＩＣ本来の使用時には、セレクタ
２は入力端子Ｉｎ１を出力端子Ｏｕｔに接続した状態に
なり、その結果、ＤＲＡＭ１はロジック回路（図示しな
い）と接続された状態になる。そして、テスト時に各種
信号等の入出力に使用された端子は実質的にＤＲＡＭ１
から切り離され、ロジック回路と接続された端子とな
る。
２は入力端子Ｉｎ１を出力端子Ｏｕｔに接続した状態に
なり、その結果、ＤＲＡＭ１はロジック回路（図示しな
い）と接続された状態になる。そして、テスト時に各種
信号等の入出力に使用された端子は実質的にＤＲＡＭ１
から切り離され、ロジック回路と接続された端子とな
る。
【００１６】本ＩＣは、ロジック回路（図示しない。）
と接続されたＤＲＡＭ１には、セレクタ２、２、・・・
を利用することによって本来的にロジック回路用として
用いられた端子３、３、・・・を通じて制御信号、アク
セス信号を入力し、テスト専用端子としてＢＩＴＯＲ端
子３、ＯＲＩＮ端子３、ＯＲ端子３のみをＩＣに形成す
ることとしている。
と接続されたＤＲＡＭ１には、セレクタ２、２、・・・
を利用することによって本来的にロジック回路用として
用いられた端子３、３、・・・を通じて制御信号、アク
セス信号を入力し、テスト専用端子としてＢＩＴＯＲ端
子３、ＯＲＩＮ端子３、ＯＲ端子３のみをＩＣに形成す
ることとしている。
【００１７】そして、ＤＲＡＭ１は図２に示す回路構成
を有している。図面において、５はＤＲＡＭ１のメモリ
アレイ、６ｉ、６ｉ、・・・はＤＲＡＭ１内のメモリア
レイ５のデータ入力側に設けられたセレクタで、ビット
数（本例では８ビット）分設けられている。６ｏはデー
タ出力側に設けられたセレクタで、１個設けられてお
り、セレクタ６ｉ、６ｉ、・・・及び６ｏは二つの入力
端子Ｉｎ１、Ｉｎ２と一つの出力端子Ｏｕｔと切換端子
Ｓを有し、二つの入力端子Ｉｎ１とＩｎ２とのうち切換
端子Ｓに受けたセレクト信号に対応した方を出力端子Ｑ
ｕｔと接続する。入力側に設けたセレクタ６ｉ、６ｉ、
・・・はその一方の入力端子Ｉｎ１が図示しないロジッ
ク回路と接続されており、他方の入力端子Ｉｎ２がメモ
リテスト用入力ノードＯＲＩＮ（図１のＤＲＡＭ１のＯ
ＲＩＮと同じ）と接続されている。そして、メモリテス
ト用切換ノードＢＩＴＯＲは各セレクタ６ｉ、６ｉ、・
・・の切換端子Ｓに接続され、該切換ノードＢＩＴＯＲ
を通じて入力されたセレクト信号によりテスト時には入
力端子Ｉｎ２が出力端子Ｏｕｔに接続された切換状態に
され、使用時には入力端子Ｉｎ１が出力端子Ｏｕｔに接
続された切換状態にされる。
を有している。図面において、５はＤＲＡＭ１のメモリ
アレイ、６ｉ、６ｉ、・・・はＤＲＡＭ１内のメモリア
レイ５のデータ入力側に設けられたセレクタで、ビット
数（本例では８ビット）分設けられている。６ｏはデー
タ出力側に設けられたセレクタで、１個設けられてお
り、セレクタ６ｉ、６ｉ、・・・及び６ｏは二つの入力
端子Ｉｎ１、Ｉｎ２と一つの出力端子Ｏｕｔと切換端子
Ｓを有し、二つの入力端子Ｉｎ１とＩｎ２とのうち切換
端子Ｓに受けたセレクト信号に対応した方を出力端子Ｑ
ｕｔと接続する。入力側に設けたセレクタ６ｉ、６ｉ、
・・・はその一方の入力端子Ｉｎ１が図示しないロジッ
ク回路と接続されており、他方の入力端子Ｉｎ２がメモ
リテスト用入力ノードＯＲＩＮ（図１のＤＲＡＭ１のＯ
ＲＩＮと同じ）と接続されている。そして、メモリテス
ト用切換ノードＢＩＴＯＲは各セレクタ６ｉ、６ｉ、・
・・の切換端子Ｓに接続され、該切換ノードＢＩＴＯＲ
を通じて入力されたセレクト信号によりテスト時には入
力端子Ｉｎ２が出力端子Ｏｕｔに接続された切換状態に
され、使用時には入力端子Ｉｎ１が出力端子Ｏｕｔに接
続された切換状態にされる。
【００１８】出力側に設けたセレクタ６ｏと、メモリア
レイ５との間にはテスト用ビット圧縮回路７が設けられ
ている。該ビット圧縮回路７はメモリアレイ５の出力デ
ータの全ビット（本例では８ビット）の論理和出力を得
る複数の論理和ゲートと、全ビットの論理積出力を得る
複数の論理積ゲートからなり、上記セレクタ６ｏの一方
の入力端子Ｉｎ１に上記論理和出力が印加され、他方の
入力端子Ｉｎ２に上記論理積出力が印加されるようにな
っている。該セレクタ６ｏの切換端子Ｓには上記上記メ
モリテスト用入力ノードからの信号が印加されるように
なっている。
レイ５との間にはテスト用ビット圧縮回路７が設けられ
ている。該ビット圧縮回路７はメモリアレイ５の出力デ
ータの全ビット（本例では８ビット）の論理和出力を得
る複数の論理和ゲートと、全ビットの論理積出力を得る
複数の論理積ゲートからなり、上記セレクタ６ｏの一方
の入力端子Ｉｎ１に上記論理和出力が印加され、他方の
入力端子Ｉｎ２に上記論理積出力が印加されるようにな
っている。該セレクタ６ｏの切換端子Ｓには上記上記メ
モリテスト用入力ノードからの信号が印加されるように
なっている。
【００１９】メモリテスト時には、ノードＢＩＴＯＲか
らの信号により各入力側セレクタ６ｉ、６ｉ、・・・を
第２の入力信号Ｉｎ２を出力する切換状態にする。そし
て、メモリテスト用入力ノードＯＲＩＮからメモリテス
ト用データ信号を入力する。すると、複数ビットの入力
信号に対応するビット圧縮された１ビットのテスト結果
を示す信号が出力ノードＯＲＯＵＴから出力される。そ
して、入力に応じて出力に期待される期待値になってい
るか否かによってメモリが不良か否かを判定する。尚、
メモリテスト用入力ノードＯＲＩＮから入力されるデー
タは１か０であるので、当然に全ビット１、全ビット０
にする書き込みができることはいうまでもないが、アド
レスデータ（図１のＸＡ０−８、ＹＡ０−７参照）によ
るメモリアレイ５へのアクセスの仕方とデータの変化に
より例えばチェッカードパターン等の複雑なデータを記
憶させ、それによるビット圧縮テストをするようにする
ことができる。
らの信号により各入力側セレクタ６ｉ、６ｉ、・・・を
第２の入力信号Ｉｎ２を出力する切換状態にする。そし
て、メモリテスト用入力ノードＯＲＩＮからメモリテス
ト用データ信号を入力する。すると、複数ビットの入力
信号に対応するビット圧縮された１ビットのテスト結果
を示す信号が出力ノードＯＲＯＵＴから出力される。そ
して、入力に応じて出力に期待される期待値になってい
るか否かによってメモリが不良か否かを判定する。尚、
メモリテスト用入力ノードＯＲＩＮから入力されるデー
タは１か０であるので、当然に全ビット１、全ビット０
にする書き込みができることはいうまでもないが、アド
レスデータ（図１のＸＡ０−８、ＹＡ０−７参照）によ
るメモリアレイ５へのアクセスの仕方とデータの変化に
より例えばチェッカードパターン等の複雑なデータを記
憶させ、それによるビット圧縮テストをするようにする
ことができる。
【００２０】このようなメモリを内蔵するロジックＩＣ
によれば、メモリテスト専用端子として必要なのは、メ
モリテスト用データ入力端子３（ＯＲＩＮ）、メモリテ
スト用切換信号端子３（ＢＩＴＯＲ）と、メモリテスト
用出力端子３（ＯＲＯＵＴ）の３端子のみで済み、メモ
リテストはビット圧縮回路７により行うので、その端子
数はビット数に依存しない。そして、ビット圧縮回路７
によりビットを圧縮したテストをするので、各ビット毎
にテストをする場合に比較してテストに要する時間を短
縮することができる。
によれば、メモリテスト専用端子として必要なのは、メ
モリテスト用データ入力端子３（ＯＲＩＮ）、メモリテ
スト用切換信号端子３（ＢＩＴＯＲ）と、メモリテスト
用出力端子３（ＯＲＯＵＴ）の３端子のみで済み、メモ
リテストはビット圧縮回路７により行うので、その端子
数はビット数に依存しない。そして、ビット圧縮回路７
によりビットを圧縮したテストをするので、各ビット毎
にテストをする場合に比較してテストに要する時間を短
縮することができる。
【００２１】尚、ビット圧縮回路７はメモリ（ＤＲＡＭ
１）のライブラリ内に設けるようにしても良いし、ロジ
ック回路のエリア内に設けるようにしても良い。
１）のライブラリ内に設けるようにしても良いし、ロジ
ック回路のエリア内に設けるようにしても良い。
【００２２】
【発明の効果】請求項１のメモリを内蔵するロジックＩ
Ｃによれば、メモリテスト専用端子として必要なのはメ
モリテスト用切換信号端子と、メモリテスト用出力端子
の３端子のみで済み、メモリテストはビット圧縮回路に
より行うので、その端子数はビット数に依存しない。そ
して、ビット圧縮回路によりビットを圧縮したテストを
するので、各ビット毎にテストをする場合に比較してテ
ストに要する時間を短縮することができる。
Ｃによれば、メモリテスト専用端子として必要なのはメ
モリテスト用切換信号端子と、メモリテスト用出力端子
の３端子のみで済み、メモリテストはビット圧縮回路に
より行うので、その端子数はビット数に依存しない。そ
して、ビット圧縮回路によりビットを圧縮したテストを
するので、各ビット毎にテストをする場合に比較してテ
ストに要する時間を短縮することができる。
【図１】本発明メモリを内蔵するロジックＩＣの第１の
実施の形態の概略構成を示す回路図である。
実施の形態の概略構成を示す回路図である。
【図２】本発明メモリを内蔵するロジックＩＣの第１の
実施の形態の要部を示す回路図である。
実施の形態の要部を示す回路図である。
１・・・メモリ（ＤＲＡＭ）、２・・・セレクタ、３・
・・端子、５・・・メモリアレイ、６ｉ、６ｏ・・・セ
レクタ、７・・・ビット圧縮回路。
・・端子、５・・・メモリアレイ、６ｉ、６ｏ・・・セ
レクタ、７・・・ビット圧縮回路。
Claims (1)
- 【請求項１】 メモリを内蔵するロジックＩＣにおい
て、 メモリテスト用入力端子と、 メモリテスト用切換信号端子と、 メモリテスト用出力端子と、 上記ロジック回路と上記メモリのメモリアレイの複数ビ
ットの入力側との間に、各ビット毎に設けられ、上記ロ
ジック回路からの信号と、上記メモリテスト用入力端子
からのテスト用入力信号とを受け、そのうちから上記切
換信号端子からの切換信号により指定された方の信号を
上記メモリアイへ送出する上記ビット数と同数のセレク
タと、 上記メモリアレイの複数ビットの出力信号を受け１ビッ
トの出力信号を上記メモリテスト用出力端子へ出力する
テスト用ビット圧縮回路と、 を備えたことを特徴とするメモリを内蔵するロジックＩ
Ｃ
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8269469A JPH10116500A (ja) | 1996-10-11 | 1996-10-11 | メモリを内蔵するロジックｉｃ |
| US08/942,298 US6134161A (en) | 1996-10-11 | 1997-10-01 | Test circuit and test method for semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8269469A JPH10116500A (ja) | 1996-10-11 | 1996-10-11 | メモリを内蔵するロジックｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10116500A true JPH10116500A (ja) | 1998-05-06 |
Family
ID=17472880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Cited By (3)
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|---|---|---|---|---|
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