JPH10116904A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10116904A JPH10116904A JP28927196A JP28927196A JPH10116904A JP H10116904 A JPH10116904 A JP H10116904A JP 28927196 A JP28927196 A JP 28927196A JP 28927196 A JP28927196 A JP 28927196A JP H10116904 A JPH10116904 A JP H10116904A
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Abstract
(57)【要約】
【課題】 接続孔の底部の拡散層などにオーバーエッチ
ングによる損傷を与えることなく、接続孔および配線溝
を高い制御性で良好な形状に形成することができる半導
体装置の製造方法を提供する。 【解決手段】 Ｓｉ基板１上にＳｉＯ2 膜３を形成し、
このＳｉＯ2 膜３に接続孔４を形成する。次に、Ｓｉ基
板１上にエッチングストップ層としてＳｉＮ膜５を形成
し、さらに全面にＳｉＯ2 膜６を形成し、その上に配線
溝形成用のレジストパターン７を形成した後、このレジ
ストパターン７をマスクとしてＳｉＯ2膜６をエッチン
グして配線溝８を形成する。次に、ＳｉＮ膜５をエッチ
バックして接続孔４の底部のＳｉＮ膜５を除去するとと
もに、接続孔４の側壁にサイドウォールスペーサ状にこ
のＳｉＮ膜５を残す。次に、Ｓｉ基板１の全面に配線材
料を形成した後、この配線材料を研磨して不要部分の配
線材料を除去し、接続孔４および配線溝８に埋め込ま
れ、接続孔４の底部の拡散層２にコンタクトした溝配線
を形成する。
ングによる損傷を与えることなく、接続孔および配線溝
を高い制御性で良好な形状に形成することができる半導
体装置の製造方法を提供する。 【解決手段】 Ｓｉ基板１上にＳｉＯ2 膜３を形成し、
このＳｉＯ2 膜３に接続孔４を形成する。次に、Ｓｉ基
板１上にエッチングストップ層としてＳｉＮ膜５を形成
し、さらに全面にＳｉＯ2 膜６を形成し、その上に配線
溝形成用のレジストパターン７を形成した後、このレジ
ストパターン７をマスクとしてＳｉＯ2膜６をエッチン
グして配線溝８を形成する。次に、ＳｉＮ膜５をエッチ
バックして接続孔４の底部のＳｉＮ膜５を除去するとと
もに、接続孔４の側壁にサイドウォールスペーサ状にこ
のＳｉＮ膜５を残す。次に、Ｓｉ基板１の全面に配線材
料を形成した後、この配線材料を研磨して不要部分の配
線材料を除去し、接続孔４および配線溝８に埋め込ま
れ、接続孔４の底部の拡散層２にコンタクトした溝配線
を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に、いわゆるデュアルダマシン（Dual
damascene) 法により溝配線を形成する半導体装置の製
造に適用して好適なものである。
造方法に関し、特に、いわゆるデュアルダマシン（Dual
damascene) 法により溝配線を形成する半導体装置の製
造に適用して好適なものである。
【０００２】
【従来の技術】半導体装置の高集積化に伴い、内部配線
の微細化および多層化に対する要求はますます厳しくな
っている。近年、この要求に応える手法として、配線の
微細化および層間絶縁膜の平坦化を簡便なプロセスによ
り実現することができる、いわゆる溝配線技術が盛んに
検討されている。
の微細化および多層化に対する要求はますます厳しくな
っている。近年、この要求に応える手法として、配線の
微細化および層間絶縁膜の平坦化を簡便なプロセスによ
り実現することができる、いわゆる溝配線技術が盛んに
検討されている。
【０００３】この溝配線とは、あらかじめ層間絶縁膜に
所定の配線溝を形成し、スパッタリフロー法やＣＶＤ法
などによりその配線溝の内部にＡｌ合金やＣｕなどの配
線材料を埋め込んだ後、ＣＭＰ（Chemical Mechanical
Polish) 法などにより溝外に堆積した配線材料を除去す
ることにより形成される配線である。特に、Ｃｕ配線に
関しては、Ｃｕが反応性イオンエッチング（ＲＩＥ）法
によるエッチングが困難な材料であるため、この溝配線
の適用が有望視されている。
所定の配線溝を形成し、スパッタリフロー法やＣＶＤ法
などによりその配線溝の内部にＡｌ合金やＣｕなどの配
線材料を埋め込んだ後、ＣＭＰ（Chemical Mechanical
Polish) 法などにより溝外に堆積した配線材料を除去す
ることにより形成される配線である。特に、Ｃｕ配線に
関しては、Ｃｕが反応性イオンエッチング（ＲＩＥ）法
によるエッチングが困難な材料であるため、この溝配線
の適用が有望視されている。
【０００４】この溝配線技術の中でもとりわけ、接続孔
および配線溝の両者を配線材料により同時に埋め込むデ
ュアルダマシン法は、工程数の削減効果が大きいため、
特に期待されている。このデュアルダマシン法を実現す
るためには、接続孔および配線溝の加工の制御性が重要
なポイントとなる。これらの接続孔および配線溝を同時
に形成する方法については、これまでにいくつか提案さ
れている。
および配線溝の両者を配線材料により同時に埋め込むデ
ュアルダマシン法は、工程数の削減効果が大きいため、
特に期待されている。このデュアルダマシン法を実現す
るためには、接続孔および配線溝の加工の制御性が重要
なポイントとなる。これらの接続孔および配線溝を同時
に形成する方法については、これまでにいくつか提案さ
れている。
【０００５】第１の方法によれば、まず、図８に示すよ
うに、Ｓｉ基板１０１にあらかじめ素子（拡散層１０２
のみ示す）を形成した後、Ｓｉ基板１０１の全面に層間
絶縁膜としてＳｉＯ2 膜１０３、ＳｉＮ膜１０４および
ＳｉＯ2 膜１０５を順次形成する。次に、ＳｉＯ2 膜１
０５上にリソグラフィーにより接続孔形成用のレジスト
パターン（図示せず）を形成した後、このレジストパタ
ーンをマスクとしてＳｉＯ2 膜１０５、ＳｉＮ膜１０４
およびＳｉＯ2 膜１０３をＲＩＥ法で順次エッチングす
ることにより拡散層１０２の直上に接続孔１０６を形成
する。この後、レジストパターンを除去する。
うに、Ｓｉ基板１０１にあらかじめ素子（拡散層１０２
のみ示す）を形成した後、Ｓｉ基板１０１の全面に層間
絶縁膜としてＳｉＯ2 膜１０３、ＳｉＮ膜１０４および
ＳｉＯ2 膜１０５を順次形成する。次に、ＳｉＯ2 膜１
０５上にリソグラフィーにより接続孔形成用のレジスト
パターン（図示せず）を形成した後、このレジストパタ
ーンをマスクとしてＳｉＯ2 膜１０５、ＳｉＮ膜１０４
およびＳｉＯ2 膜１０３をＲＩＥ法で順次エッチングす
ることにより拡散層１０２の直上に接続孔１０６を形成
する。この後、レジストパターンを除去する。
【０００６】次に、図９に示すように、ＳｉＯ2 膜１０
５上にリソグラフィーにより配線溝形成用のレジストパ
ターン１０７を形成した後、このレジストパターン１０
７をマスクとしてＳｉＯ2 膜１０５をＲＩＥ法でエッチ
ングすることにより配線溝１０８を形成する。このエッ
チングの際には、ＳｉＮ膜１０４がエッチングストップ
層として働くことにより、ＳｉＯ2 膜１０３のエッチン
グが防止される。
５上にリソグラフィーにより配線溝形成用のレジストパ
ターン１０７を形成した後、このレジストパターン１０
７をマスクとしてＳｉＯ2 膜１０５をＲＩＥ法でエッチ
ングすることにより配線溝１０８を形成する。このエッ
チングの際には、ＳｉＮ膜１０４がエッチングストップ
層として働くことにより、ＳｉＯ2 膜１０３のエッチン
グが防止される。
【０００７】しかしながら、この第１の方法では、配線
溝１０８を形成するためのエッチング時に接続孔１０６
の底部の拡散層１０２がオーバーエッチングされて損傷
が生じるという問題がある。
溝１０８を形成するためのエッチング時に接続孔１０６
の底部の拡散層１０２がオーバーエッチングされて損傷
が生じるという問題がある。
【０００８】第２の方法はこの問題を解決するもので、
次のようなものである。すなわち、この第２の方法によ
れば、図１０に示すように、まず、第１の方法と同様に
してＳｉ基板１０１上にＳｉＯ2 膜１０３、ＳｉＮ膜１
０４およびＳｉＯ2 膜１０５を順次形成し、ＳｉＯ2 膜
１０５上に接続孔形成用のレジストパターン（図示せ
ず）を形成した後、このレジストパターンをマスクとし
てＳｉＮ膜１０４までエッチングする。
次のようなものである。すなわち、この第２の方法によ
れば、図１０に示すように、まず、第１の方法と同様に
してＳｉ基板１０１上にＳｉＯ2 膜１０３、ＳｉＮ膜１
０４およびＳｉＯ2 膜１０５を順次形成し、ＳｉＯ2 膜
１０５上に接続孔形成用のレジストパターン（図示せ
ず）を形成した後、このレジストパターンをマスクとし
てＳｉＮ膜１０４までエッチングする。
【０００９】次に、図１１に示すように、ＳｉＯ2 膜１
０５上に配線溝形成用のレジストパターン１０７を形成
した後、ＲＩＥ法でこのレジストパターン１０７をマス
クとしてＳｉＯ2 膜１０５をエッチングすることにより
配線溝１０８を形成すると同時に、ＳｉＮ膜１０４をマ
スクとしてＳｉＯ2 膜１０３をエッチングすることによ
り接続孔１０６を形成する。
０５上に配線溝形成用のレジストパターン１０７を形成
した後、ＲＩＥ法でこのレジストパターン１０７をマス
クとしてＳｉＯ2 膜１０５をエッチングすることにより
配線溝１０８を形成すると同時に、ＳｉＮ膜１０４をマ
スクとしてＳｉＯ2 膜１０３をエッチングすることによ
り接続孔１０６を形成する。
【００１０】しかしながら、この第２の方法では、Ｓｉ
Ｏ2 膜１０３およびＳｉＯ2 膜１０５のエッチング時の
エッチング量の制御が難しいため、例えば、接続孔１０
６の部分がエッチング不足となり、接続孔１０６が拡散
層１０２に到達しない（図１１において、この場合の接
続孔１０６の底面を一点鎖線で示す）という不良が生じ
る場合がある。
Ｏ2 膜１０３およびＳｉＯ2 膜１０５のエッチング時の
エッチング量の制御が難しいため、例えば、接続孔１０
６の部分がエッチング不足となり、接続孔１０６が拡散
層１０２に到達しない（図１１において、この場合の接
続孔１０６の底面を一点鎖線で示す）という不良が生じ
る場合がある。
【００１１】第３の方法によれば、図１２に示すよう
に、Ｓｉ基板１０１上にＳｉＯ2 膜１０３およびＳｉＮ
膜１０４を順次形成した後、ＳｉＮ膜１０４上に接続孔
形成用のレジストパターン（図示せず）を形成し、この
レジストパターンをマスクとしてＳｉＮ膜１０４および
ＳｉＯ2 膜１０３を順次エッチングすることにより接続
孔１０６を形成する。
に、Ｓｉ基板１０１上にＳｉＯ2 膜１０３およびＳｉＮ
膜１０４を順次形成した後、ＳｉＮ膜１０４上に接続孔
形成用のレジストパターン（図示せず）を形成し、この
レジストパターンをマスクとしてＳｉＮ膜１０４および
ＳｉＯ2 膜１０３を順次エッチングすることにより接続
孔１０６を形成する。
【００１２】次に、図１３に示すように、Ｓｉ基板１０
１の全面にＳｉＯ2 膜１０５を形成する。次に、このＳ
ｉＯ2 膜１０５上に配線溝形成用のレジストパターン
（図示せず）を形成した後、ＲＩＥ法でこのレジストパ
ターンおよびＳｉＮ膜１０４をマスクとしてＳｉＯ2 膜
１０５をエッチングすることにより図１１に示すと同様
に配線溝１０８および接続孔１０６を同時に形成する。
１の全面にＳｉＯ2 膜１０５を形成する。次に、このＳ
ｉＯ2 膜１０５上に配線溝形成用のレジストパターン
（図示せず）を形成した後、ＲＩＥ法でこのレジストパ
ターンおよびＳｉＮ膜１０４をマスクとしてＳｉＯ2 膜
１０５をエッチングすることにより図１１に示すと同様
に配線溝１０８および接続孔１０６を同時に形成する。
【００１３】しかしながら、この第３の方法でも、Ｓｉ
Ｏ2 膜１０５のエッチング時のエッチング量の制御が難
しく、第２の方法と同様な問題がある。
Ｏ2 膜１０５のエッチング時のエッチング量の制御が難
しく、第２の方法と同様な問題がある。
【００１４】
【発明が解決しようとする課題】以上のように、接続孔
および配線溝を形成するための従来の方法は、いずれも
問題があった。
および配線溝を形成するための従来の方法は、いずれも
問題があった。
【００１５】したがって、この発明の目的は、接続孔の
底部の拡散層などにオーバーエッチングによる損傷を与
えることなく、接続孔および配線溝を高い制御性で良好
な形状に形成することができる半導体装置の製造方法を
提供することにある。
底部の拡散層などにオーバーエッチングによる損傷を与
えることなく、接続孔および配線溝を高い制御性で良好
な形状に形成することができる半導体装置の製造方法を
提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、この発明による半導体装置の製造方法は、基板上に
第１の絶縁膜を形成した後、この第１の絶縁膜を選択的
にエッチングすることにより接続孔を形成する工程と、
基板の全面にエッチングストップ層を形成する工程と、
基板の全面に第２の絶縁膜を形成した後、この第２の絶
縁膜を選択的にエッチングすることにより配線溝を形成
する工程と、エッチングストップ層をエッチバックする
ことにより接続孔の底部のエッチングストップ層を除去
する工程とを有することを特徴とするものである。
に、この発明による半導体装置の製造方法は、基板上に
第１の絶縁膜を形成した後、この第１の絶縁膜を選択的
にエッチングすることにより接続孔を形成する工程と、
基板の全面にエッチングストップ層を形成する工程と、
基板の全面に第２の絶縁膜を形成した後、この第２の絶
縁膜を選択的にエッチングすることにより配線溝を形成
する工程と、エッチングストップ層をエッチバックする
ことにより接続孔の底部のエッチングストップ層を除去
する工程とを有することを特徴とするものである。
【００１７】この発明において、第１の絶縁膜および第
２の絶縁膜は、典型的には、酸化シリコン膜である。こ
こで、この酸化シリコン膜には、ＳｉＯ2 膜、ＳｉＯx
（ｘ≠２）膜、ＳｉＯＦ膜などのほか、これらの膜に
Ｐ、Ｂ、Ａｓなどをドーピングした膜（ＢＰＳＧ膜、Ｐ
ＳＧ膜、ＢＳＧ膜、ＡｓＳＧ膜など）も含まれる。さら
に、第２の絶縁膜は、有機低誘電率膜であってもよい。
この有機低誘電率膜の具体例をいくつか挙げると、ポリ
テトラフルオロエチレン、フッ化ポリアリルエーテル、
ポリイミド、フッ化ポリイミド、ポリパラキシリレン、
有機ＳＯＧ（Spinon glass)などからなる膜である。
２の絶縁膜は、典型的には、酸化シリコン膜である。こ
こで、この酸化シリコン膜には、ＳｉＯ2 膜、ＳｉＯx
（ｘ≠２）膜、ＳｉＯＦ膜などのほか、これらの膜に
Ｐ、Ｂ、Ａｓなどをドーピングした膜（ＢＰＳＧ膜、Ｐ
ＳＧ膜、ＢＳＧ膜、ＡｓＳＧ膜など）も含まれる。さら
に、第２の絶縁膜は、有機低誘電率膜であってもよい。
この有機低誘電率膜の具体例をいくつか挙げると、ポリ
テトラフルオロエチレン、フッ化ポリアリルエーテル、
ポリイミド、フッ化ポリイミド、ポリパラキシリレン、
有機ＳＯＧ（Spinon glass)などからなる膜である。
【００１８】この発明において、エッチングストップ層
は、第２の絶縁膜のエッチング時にエッチング耐性のあ
るものであればよい。具体的には、このエッチングスト
ップ層としては、ＳｉＮ膜のほか、ＴｉＮ膜、Ａｌ膜、
Ａｌ合金膜、Ｗ膜、Ｔｉ膜などを用いることができる。
また、このエッチングストップ層は、上述のような有機
低誘電率膜であってもよい。さらに、第２の絶縁膜とし
て上述のような有機低誘電率膜を用いる場合には、エッ
チングストップ層としてＣＶＤ法などにより形成された
酸化シリコン膜などを用いることが可能である。
は、第２の絶縁膜のエッチング時にエッチング耐性のあ
るものであればよい。具体的には、このエッチングスト
ップ層としては、ＳｉＮ膜のほか、ＴｉＮ膜、Ａｌ膜、
Ａｌ合金膜、Ｗ膜、Ｔｉ膜などを用いることができる。
また、このエッチングストップ層は、上述のような有機
低誘電率膜であってもよい。さらに、第２の絶縁膜とし
て上述のような有機低誘電率膜を用いる場合には、エッ
チングストップ層としてＣＶＤ法などにより形成された
酸化シリコン膜などを用いることが可能である。
【００１９】上述のように構成されたこの発明による半
導体装置の製造方法によれば、配線溝を形成するための
エッチング時には接続孔の底部はエッチングストップ層
で覆われているため、この接続孔の底部の拡散層などが
オーバーエッチングされることがなく、したがってその
拡散層などにオーバーエッチングによる損傷が生じるこ
とがない。また、エッチングストップ層は薄く形成すれ
ば足りるので、このエッチングストップ層のエッチバッ
ク時のエッチング量の制御は容易であり、したがって接
続孔の底部にこのエッチングストップ層のエッチング残
りが生じたり、オーバーエッチングにより接続孔の底部
の拡散層などに損傷が生じたりすることがない。これに
よって、接続孔および配線溝を高い制御性で良好な形状
に形成することができる。
導体装置の製造方法によれば、配線溝を形成するための
エッチング時には接続孔の底部はエッチングストップ層
で覆われているため、この接続孔の底部の拡散層などが
オーバーエッチングされることがなく、したがってその
拡散層などにオーバーエッチングによる損傷が生じるこ
とがない。また、エッチングストップ層は薄く形成すれ
ば足りるので、このエッチングストップ層のエッチバッ
ク時のエッチング量の制御は容易であり、したがって接
続孔の底部にこのエッチングストップ層のエッチング残
りが生じたり、オーバーエッチングにより接続孔の底部
の拡散層などに損傷が生じたりすることがない。これに
よって、接続孔および配線溝を高い制御性で良好な形状
に形成することができる。
【００２０】また、エッチングストップ層としてＳｉＮ
膜などを用いた場合には、エッチングストップ層のエッ
チバックにより接続孔の側壁にサイドウォールスペーサ
状に残されるこのエッチングストップ層による接続孔の
側壁のテーパー化および接続孔の側壁の第１の絶縁膜か
らの水分などの脱ガスの防止効果により、接続孔および
配線溝をスパッタリフロー法などにより配線材料で埋め
込む際の埋め込み性を向上させることができる。
膜などを用いた場合には、エッチングストップ層のエッ
チバックにより接続孔の側壁にサイドウォールスペーサ
状に残されるこのエッチングストップ層による接続孔の
側壁のテーパー化および接続孔の側壁の第１の絶縁膜か
らの水分などの脱ガスの防止効果により、接続孔および
配線溝をスパッタリフロー法などにより配線材料で埋め
込む際の埋め込み性を向上させることができる。
【００２１】
【発明の実施の形態】以下、この発明の一実施形態につ
いて図面を参照しながら説明する。なお、実施形態の全
図において、同一または対応する部分には同一の符号を
付す。
いて図面を参照しながら説明する。なお、実施形態の全
図において、同一または対応する部分には同一の符号を
付す。
【００２２】図１〜図７は、この発明の一実施形態によ
る半導体装置の製造方法を示す。この一実施形態による
半導体装置の製造方法においては、まず、図１に示すよ
うに、Ｓｉ基板１にあらかじめ素子（拡散層２のみ示
す）を形成した後、このＳｉ基板１の全面に例えばプラ
ズマＣＶＤ法などにより膜厚が例えば８００ｎｍのＳｉ
Ｏ2 膜３を形成する。次に、ＳｉＯ2 膜３上にリソグラ
フィーにより接続孔形成用のレジストパターン（図示せ
ず）を形成した後、このレジストパターンをマスクとし
てＳｉＯ2 膜３を例えばＲＩＥ法でエッチングすること
により拡散層２の直上に接続孔４を形成する。
る半導体装置の製造方法を示す。この一実施形態による
半導体装置の製造方法においては、まず、図１に示すよ
うに、Ｓｉ基板１にあらかじめ素子（拡散層２のみ示
す）を形成した後、このＳｉ基板１の全面に例えばプラ
ズマＣＶＤ法などにより膜厚が例えば８００ｎｍのＳｉ
Ｏ2 膜３を形成する。次に、ＳｉＯ2 膜３上にリソグラ
フィーにより接続孔形成用のレジストパターン（図示せ
ず）を形成した後、このレジストパターンをマスクとし
てＳｉＯ2 膜３を例えばＲＩＥ法でエッチングすること
により拡散層２の直上に接続孔４を形成する。
【００２３】次に、図２に示すように、Ｓｉ基板１の全
面に例えばプラズマＣＶＤ法などにより膜厚が例えば５
０〜１００ｎｍのＳｉＮ膜５をエッチングストップ層と
して形成する。次に、図３に示すように、Ｓｉ基板１の
全面に例えばプラズマＣＶＤ法などにより膜厚が例えば
６００ｎｍのＳｉＯ2 膜６を形成する。この際、接続孔
４の部分に空洞が残される場合もあり得るが、後に明ら
かになるようにこれは特に問題とならない。
面に例えばプラズマＣＶＤ法などにより膜厚が例えば５
０〜１００ｎｍのＳｉＮ膜５をエッチングストップ層と
して形成する。次に、図３に示すように、Ｓｉ基板１の
全面に例えばプラズマＣＶＤ法などにより膜厚が例えば
６００ｎｍのＳｉＯ2 膜６を形成する。この際、接続孔
４の部分に空洞が残される場合もあり得るが、後に明ら
かになるようにこれは特に問題とならない。
【００２４】次に、図４に示すように、ＳｉＮ膜５上に
リソグラフィーにより配線溝形成用のレジストパターン
７を形成した後、このレジストパターン７をマスクとし
てＳｉＯ2 膜６をＲＩＥ法でエッチングすることにより
配線溝８を形成する。このエッチングの際には、ＳｉＮ
膜５がエッチングストップ層として働くことにより、Ｓ
ｉＯ2 膜３および接続孔４の底部の拡散層２がエッチン
グされるのが防止される。
リソグラフィーにより配線溝形成用のレジストパターン
７を形成した後、このレジストパターン７をマスクとし
てＳｉＯ2 膜６をＲＩＥ法でエッチングすることにより
配線溝８を形成する。このエッチングの際には、ＳｉＮ
膜５がエッチングストップ層として働くことにより、Ｓ
ｉＯ2 膜３および接続孔４の底部の拡散層２がエッチン
グされるのが防止される。
【００２５】次に、図５に示すように、ＲＩＥ法でＳｉ
Ｎ膜５をエッチバックすることにより、接続孔４の底部
のＳｉＮ膜５を除去して拡散層２を露出させると同時
に、接続孔４の側壁にこのＳｉＮ膜５をサイドウォール
スペーサ状に残す。このときのエッチング条件の一例を
挙げると、ＲＦプラズマ電力を６００Ｗとし、エッチン
グガスとしてＣＨＦ3 とＯ2 との混合ガスを用い、それ
らの流量をそれぞれ７５ｓｃｃｍおよび２５ｓｃｃｍと
し、圧力は５Ｐａとする。
Ｎ膜５をエッチバックすることにより、接続孔４の底部
のＳｉＮ膜５を除去して拡散層２を露出させると同時
に、接続孔４の側壁にこのＳｉＮ膜５をサイドウォール
スペーサ状に残す。このときのエッチング条件の一例を
挙げると、ＲＦプラズマ電力を６００Ｗとし、エッチン
グガスとしてＣＨＦ3 とＯ2 との混合ガスを用い、それ
らの流量をそれぞれ７５ｓｃｃｍおよび２５ｓｃｃｍと
し、圧力は５Ｐａとする。
【００２６】ここで、このＳｉＮ膜５のエッチバックに
おいては、接続孔４の底部の薄いＳｉＮ膜５をエッチン
グするのみであるので、エッチング量の制御は容易であ
り、したがって接続孔４の底部でのＳｉＮ膜５のエッチ
ング残りや、オーバーエッチングによる拡散層２の損傷
の発生などを防止することができる。
おいては、接続孔４の底部の薄いＳｉＮ膜５をエッチン
グするのみであるので、エッチング量の制御は容易であ
り、したがって接続孔４の底部でのＳｉＮ膜５のエッチ
ング残りや、オーバーエッチングによる拡散層２の損傷
の発生などを防止することができる。
【００２７】次に、レジストパターン７を除去した後、
図６に示すように、スパッタリング法によりＳｉ基板１
の全面にＴｉ膜およびＴｉＮ膜を順次形成してＴｉＮ／
Ｔｉ膜９を形成し、引き続いて、例えばスパッタリフロ
ー法や高圧リフロー法などによりＳｉ基板１の全面に例
えばＡｌ−Ｃｕ合金膜などのようなＡｌ合金膜１０を配
線材料として形成し、接続孔４および配線溝８を埋め込
む。
図６に示すように、スパッタリング法によりＳｉ基板１
の全面にＴｉ膜およびＴｉＮ膜を順次形成してＴｉＮ／
Ｔｉ膜９を形成し、引き続いて、例えばスパッタリフロ
ー法や高圧リフロー法などによりＳｉ基板１の全面に例
えばＡｌ−Ｃｕ合金膜などのようなＡｌ合金膜１０を配
線材料として形成し、接続孔４および配線溝８を埋め込
む。
【００２８】次に、Ａｌ合金膜１０をＣＭＰ法などによ
り研磨し、配線溝８の外部の不要なＡｌ合金膜１０を除
去する。これによって、図７に示すように、接続孔４お
よび配線溝８に埋め込まれ、接続孔４の底部の拡散層２
とコンタクトした溝配線１１が形成される。
り研磨し、配線溝８の外部の不要なＡｌ合金膜１０を除
去する。これによって、図７に示すように、接続孔４お
よび配線溝８に埋め込まれ、接続孔４の底部の拡散層２
とコンタクトした溝配線１１が形成される。
【００２９】この一実施形態によれば、次のような利点
を得ることができる。すなわち、配線溝８を形成するた
めのエッチング時には、接続孔４の底部はエッチングス
トップ層としてのＳｉＮ膜５により覆われているので、
拡散層２にオーバーエッチングによる損傷が生じるのを
防止することができる。また、接続孔４の側壁にサイド
ウォールスペーサ状にＳｉＮ膜５が残されるので、スパ
ッタリフロー法や高圧リフロー法などにより接続孔４お
よび配線溝８に配線材料を埋め込む場合に、埋め込み性
が向上するという利点がある。その理由は、第１に、接
続孔４の側壁にサイドウォールスペーサ状に残されたＳ
ｉＮ膜５により接続孔４の側壁がテーパー化されること
により、その後に形成されるＴｉＮ／Ｔｉ膜９の段差被
覆性が良好となり、このためその上に形成されるＡｌ合
金膜１０の下地に対する濡れ性が向上することである。
また、第２には、接続孔４の側壁にＳｉＮ膜５が形成さ
れていることにより、このＳｉＮ膜５がＳｉＯ2 膜３か
らの水分などの脱ガスに対するバリアとなり、このため
Ａｌ合金膜１０とＴｉＮ／Ｔｉ膜９のＴｉＮ膜との界面
が酸化されるのを防止することができることである。
を得ることができる。すなわち、配線溝８を形成するた
めのエッチング時には、接続孔４の底部はエッチングス
トップ層としてのＳｉＮ膜５により覆われているので、
拡散層２にオーバーエッチングによる損傷が生じるのを
防止することができる。また、接続孔４の側壁にサイド
ウォールスペーサ状にＳｉＮ膜５が残されるので、スパ
ッタリフロー法や高圧リフロー法などにより接続孔４お
よび配線溝８に配線材料を埋め込む場合に、埋め込み性
が向上するという利点がある。その理由は、第１に、接
続孔４の側壁にサイドウォールスペーサ状に残されたＳ
ｉＮ膜５により接続孔４の側壁がテーパー化されること
により、その後に形成されるＴｉＮ／Ｔｉ膜９の段差被
覆性が良好となり、このためその上に形成されるＡｌ合
金膜１０の下地に対する濡れ性が向上することである。
また、第２には、接続孔４の側壁にＳｉＮ膜５が形成さ
れていることにより、このＳｉＮ膜５がＳｉＯ2 膜３か
らの水分などの脱ガスに対するバリアとなり、このため
Ａｌ合金膜１０とＴｉＮ／Ｔｉ膜９のＴｉＮ膜との界面
が酸化されるのを防止することができることである。
【００３０】以上、この発明の一実施形態について具体
的に説明したが、この発明は、上述の実施形態に限定さ
れるものではなく、この発明の技術的思想に基づく各種
の変形が可能である。
的に説明したが、この発明は、上述の実施形態に限定さ
れるものではなく、この発明の技術的思想に基づく各種
の変形が可能である。
【００３１】例えば、上述の一実施形態においては、レ
ジストパターン７を残した状態でＳｉＮ膜５のエッチバ
ックを行っているが、レジストパターン７を除去した後
にＳｉＮ膜５のエッチバックを行ってもよい。また、上
述の一実施形態においては、Ｓｉ基板１中に形成された
拡散層２に溝配線１１をコンタクトさせる場合について
説明しているが、この発明は、下層配線に上層の溝配線
をコンタクトさせる場合に適用することもできる。さら
に、上述の一実施形態においては、配線材料としてＡｌ
合金を用いているが、配線材料としては、必要に応じて
他の材料、例えば純Ａｌ、Ｃｕ合金、純Ｃｕなどを用い
てもよい。
ジストパターン７を残した状態でＳｉＮ膜５のエッチバ
ックを行っているが、レジストパターン７を除去した後
にＳｉＮ膜５のエッチバックを行ってもよい。また、上
述の一実施形態においては、Ｓｉ基板１中に形成された
拡散層２に溝配線１１をコンタクトさせる場合について
説明しているが、この発明は、下層配線に上層の溝配線
をコンタクトさせる場合に適用することもできる。さら
に、上述の一実施形態においては、配線材料としてＡｌ
合金を用いているが、配線材料としては、必要に応じて
他の材料、例えば純Ａｌ、Ｃｕ合金、純Ｃｕなどを用い
てもよい。
【００３２】
【発明の効果】以上説明したように、この発明による半
導体装置の製造方法によれば、第１の絶縁膜に接続孔を
形成した後、基板の全面にエッチングストップ層を形成
して接続孔の底部を覆った状態で第２の絶縁膜を選択的
にエッチングすることにより配線溝を形成し、その後に
エッチングストップ層をエッチバックすることにより接
続孔の底部のエッチングストップ層を除去するようにし
ているので、接続孔の底部の拡散層などにオーバーエッ
チングによる損傷を与えることなく、接続孔および配線
溝を高い制御性で良好な形状に形成することができる。
導体装置の製造方法によれば、第１の絶縁膜に接続孔を
形成した後、基板の全面にエッチングストップ層を形成
して接続孔の底部を覆った状態で第２の絶縁膜を選択的
にエッチングすることにより配線溝を形成し、その後に
エッチングストップ層をエッチバックすることにより接
続孔の底部のエッチングストップ層を除去するようにし
ているので、接続孔の底部の拡散層などにオーバーエッ
チングによる損傷を与えることなく、接続孔および配線
溝を高い制御性で良好な形状に形成することができる。
【図１】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図３】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図４】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図５】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図６】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図７】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図８】接続孔および配線溝を形成するための従来の方
法の一例を説明するための断面図である。
法の一例を説明するための断面図である。
【図９】接続孔および配線溝を形成するための従来の方
法の一例を説明するための断面図である。
法の一例を説明するための断面図である。
【図１０】接続孔および配線溝を形成するための従来の
方法の他の例を説明するための断面図である。
方法の他の例を説明するための断面図である。
【図１１】接続孔および配線溝を形成するための従来の
方法の他の例を説明するための断面図である。
方法の他の例を説明するための断面図である。
【図１２】接続孔および配線溝を形成するための従来の
方法のさらに他の例を説明するための断面図である。
方法のさらに他の例を説明するための断面図である。
【図１３】接続孔および配線溝を形成するための従来の
方法のさらに他の例を説明するための断面図である。
方法のさらに他の例を説明するための断面図である。
１・・・Ｓｉ基板、２・・・拡散層、３、６・・・Ｓｉ
Ｏ2 膜、４・・・接続孔、５・・・ＳｉＮ膜、８・・・
配線溝、１０・・・Ａｌ合金膜、１１・・・溝配線
Ｏ2 膜、４・・・接続孔、５・・・ＳｉＮ膜、８・・・
配線溝、１０・・・Ａｌ合金膜、１１・・・溝配線
Claims (5)
- 【請求項１】 基板上に第１の絶縁膜を形成した後、こ
の第１の絶縁膜を選択的にエッチングすることにより接
続孔を形成する工程と、 上記基板の全面にエッチングストップ層を形成する工程
と、 上記基板の全面に第２の絶縁膜を形成した後、この第２
の絶縁膜を選択的にエッチングすることにより配線溝を
形成する工程と、 上記エッチングストップ層をエッチバックすることによ
り上記接続孔の底部の上記エッチングストップ層を除去
する工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項２】 上記第１の絶縁膜は酸化シリコン膜であ
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 上記第２の絶縁膜は酸化シリコン膜また
は有機低誘電率膜であることを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項４】 上記エッチングストップ層は窒化シリコ
ン膜であることを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項５】 上記エッチングストップ層は有機低誘電
率膜であることを特徴とする請求項１記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28927196A JPH10116904A (ja) | 1996-10-11 | 1996-10-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28927196A JPH10116904A (ja) | 1996-10-11 | 1996-10-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10116904A true JPH10116904A (ja) | 1998-05-06 |
Family
ID=17741009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28927196A Pending JPH10116904A (ja) | 1996-10-11 | 1996-10-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10116904A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002528893A (ja) * | 1998-10-22 | 2002-09-03 | アプライド マテリアルズ インコーポレイテッド | Ｃｖｄナノ多孔性シリカの低誘電率膜 |
| US6670709B2 (en) | 2000-02-10 | 2003-12-30 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
| KR100418093B1 (ko) * | 2001-12-21 | 2004-02-14 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성 방법 |
| KR100731009B1 (ko) * | 2001-06-27 | 2007-06-22 | 매그나칩 반도체 유한회사 | 반도체 소자의 듀얼 다마신 식각 방법 |
| KR100734081B1 (ko) * | 2001-06-28 | 2007-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜치 형성방법 |
| JP2007234719A (ja) * | 2006-02-28 | 2007-09-13 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| US7332427B2 (en) | 2003-12-29 | 2008-02-19 | Samsung Electronics Co., Ltd. | Method of forming an interconnection line in a semiconductor device |
| JP2008108892A (ja) * | 2006-10-25 | 2008-05-08 | Denso Corp | 半導体装置の配線形成方法及び配線 |
-
1996
- 1996-10-11 JP JP28927196A patent/JPH10116904A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002528893A (ja) * | 1998-10-22 | 2002-09-03 | アプライド マテリアルズ インコーポレイテッド | Ｃｖｄナノ多孔性シリカの低誘電率膜 |
| US6670709B2 (en) | 2000-02-10 | 2003-12-30 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
| KR100731009B1 (ko) * | 2001-06-27 | 2007-06-22 | 매그나칩 반도체 유한회사 | 반도체 소자의 듀얼 다마신 식각 방법 |
| KR100734081B1 (ko) * | 2001-06-28 | 2007-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜치 형성방법 |
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| US7332427B2 (en) | 2003-12-29 | 2008-02-19 | Samsung Electronics Co., Ltd. | Method of forming an interconnection line in a semiconductor device |
| JP2007234719A (ja) * | 2006-02-28 | 2007-09-13 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2008108892A (ja) * | 2006-10-25 | 2008-05-08 | Denso Corp | 半導体装置の配線形成方法及び配線 |
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