JPH10116913A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH10116913A JPH10116913A JP8270455A JP27045596A JPH10116913A JP H10116913 A JPH10116913 A JP H10116913A JP 8270455 A JP8270455 A JP 8270455A JP 27045596 A JP27045596 A JP 27045596A JP H10116913 A JPH10116913 A JP H10116913A
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- Japan
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- data bus
- memory
- semiconductor integrated
- circuit device
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Abstract
(57)【要約】
【課題】 ロジック回路１と、複数の入力データバ
ス、出力データバス又は入出力共通データバスを有する
複数のメモリ２を有する半導体集積回路装置において、
データバスによる配線膜のみが占有する面積を小さくな
いしは略無くし、データバスの配線長を短くしてバスの
充放電電流を小さくする。 【解決手段】 メモリ２内のデータバスは９0 、９1 、
・・・９31をビット線の延びる方向に形成し、該データ
バス９0 、９1 、・・・９31とロジック回路１とは該デ
ータバス９0 、９1 、・・・９31とメモリ２上方にて交
差する方向に延び、該データバス９0 、９1 、・・・９
31とは別の配線膜からなるデータバス３0 、３1 、・・
・３31を介して接続してなる。
ス、出力データバス又は入出力共通データバスを有する
複数のメモリ２を有する半導体集積回路装置において、
データバスによる配線膜のみが占有する面積を小さくな
いしは略無くし、データバスの配線長を短くしてバスの
充放電電流を小さくする。 【解決手段】 メモリ２内のデータバスは９0 、９1 、
・・・９31をビット線の延びる方向に形成し、該データ
バス９0 、９1 、・・・９31とロジック回路１とは該デ
ータバス９0 、９1 、・・・９31とメモリ２上方にて交
差する方向に延び、該データバス９0 、９1 、・・・９
31とは別の配線膜からなるデータバス３0 、３1 、・・
・３31を介して接続してなる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置、特にロジック回路と、複数の入力データバス、出力
データバス又は入出力共通データバスを有する複数のメ
モリを有する半導体集積回路装置に関する。
置、特にロジック回路と、複数の入力データバス、出力
データバス又は入出力共通データバスを有する複数のメ
モリを有する半導体集積回路装置に関する。
【０００２】
【従来の技術】近年、パーソナルコンピュータ、ゲーム
機等において、三次元グラフィックス技術が盛んに使用
されるようになっている。三次元グラフィックス技術で
は、メモリとグラフィックスプロセッサとの間で、高速
にデータ転送を行う必要があり、そのバンド幅が描画性
能を決める重要な要素である。従って、描画性能を高め
るためにはバンド幅を拡大する必要があり、それには種
々の手法が提案されているが、最も高いバンド幅を達成
することができるのは、メモリとグラフィックプロセッ
サを同一半導体チップ上に配置し、その間を多数のデー
タバスで接続するという手法である。例えば、１０２４
ｂｉｔのデータバスを持つメモリを１００ＭＨｚで動作
させれば、１２．８ＧＢ／Ｓのバンド幅を実現すること
が可能になるのである。
機等において、三次元グラフィックス技術が盛んに使用
されるようになっている。三次元グラフィックス技術で
は、メモリとグラフィックスプロセッサとの間で、高速
にデータ転送を行う必要があり、そのバンド幅が描画性
能を決める重要な要素である。従って、描画性能を高め
るためにはバンド幅を拡大する必要があり、それには種
々の手法が提案されているが、最も高いバンド幅を達成
することができるのは、メモリとグラフィックプロセッ
サを同一半導体チップ上に配置し、その間を多数のデー
タバスで接続するという手法である。例えば、１０２４
ｂｉｔのデータバスを持つメモリを１００ＭＨｚで動作
させれば、１２．８ＧＢ／Ｓのバンド幅を実現すること
が可能になるのである。
【０００３】図２は一つのメモリの概略構成を示す。図
において４はアレイ、５はＹデコーダ、６はＸデコー
ダ、７はセンスアンプ、８は入出力バッファである。図
３はメモリと３２ビットの複数（８個）のメモリとグラ
フィックプロセッサ（ロジック回路）とを有し、その間
を３２ビットのデータバスで接続した半導体集積回路装
置の従来例の一つである。図４は別の従来例を示す。こ
の図４に示す従来例においては、縦２列に４個ずつメモ
リを並べ（従ってメモリ８個）、その外側に８個に分割
されたグラフィックプロセッサを配置してなるものであ
る。
において４はアレイ、５はＹデコーダ、６はＸデコー
ダ、７はセンスアンプ、８は入出力バッファである。図
３はメモリと３２ビットの複数（８個）のメモリとグラ
フィックプロセッサ（ロジック回路）とを有し、その間
を３２ビットのデータバスで接続した半導体集積回路装
置の従来例の一つである。図４は別の従来例を示す。こ
の図４に示す従来例においては、縦２列に４個ずつメモ
リを並べ（従ってメモリ８個）、その外側に８個に分割
されたグラフィックプロセッサを配置してなるものであ
る。
【０００４】
【発明が解決しようとする課題】ところで、図３に示す
ような半導体集積回路装置によれば、データバスが自己
専用の面積を占有するので、半導体集積回路装置に占め
る配線の面積比が大きくなるという問題がある。また、
図４に示すようにすれば、データバスが占有する面積が
小さくできるが、メモリとグラフィックプロセッサの配
置に関して自由度が制約され、例えばグラフィックプロ
セッサを分割することが必要となる。そして、グラフィ
ックプロセッサを分割することが許容される場合は良い
が、許容されない場合もあり、その場合には図４に示す
ような半導体集積回路装置はつくることができないこと
になる。
ような半導体集積回路装置によれば、データバスが自己
専用の面積を占有するので、半導体集積回路装置に占め
る配線の面積比が大きくなるという問題がある。また、
図４に示すようにすれば、データバスが占有する面積が
小さくできるが、メモリとグラフィックプロセッサの配
置に関して自由度が制約され、例えばグラフィックプロ
セッサを分割することが必要となる。そして、グラフィ
ックプロセッサを分割することが許容される場合は良い
が、許容されない場合もあり、その場合には図４に示す
ような半導体集積回路装置はつくることができないこと
になる。
【０００５】本発明はこのような問題点を解決すべく為
されたものであり、ロジック回路と、複数の入力データ
バス、出力データバス又は入出力共通データバスを有し
た複数のメモリを有する半導体集積回路装置において、
メモリ、ロジックの配置に関する設計の自由度の制約を
伴うことなくデータバスを成す配線膜のみが占有する面
積を小さくないしは略無くし、データバスの配線長を短
くしてバスの充放電電流を小さくすることを目的とす
る。
されたものであり、ロジック回路と、複数の入力データ
バス、出力データバス又は入出力共通データバスを有し
た複数のメモリを有する半導体集積回路装置において、
メモリ、ロジックの配置に関する設計の自由度の制約を
伴うことなくデータバスを成す配線膜のみが占有する面
積を小さくないしは略無くし、データバスの配線長を短
くしてバスの充放電電流を小さくすることを目的とす
る。
【０００６】
【課題を解決するための手段】請求項１の半導体集積回
路装置は、メモリ内のデータバスはビット線の延びる方
向に形成し、該データバスとロジック回路とは該データ
バスとメモリ上方にて交差する方向に延び、該データバ
スとは別の配線膜からなるデータバスを介して接続して
なる。
路装置は、メモリ内のデータバスはビット線の延びる方
向に形成し、該データバスとロジック回路とは該データ
バスとメモリ上方にて交差する方向に延び、該データバ
スとは別の配線膜からなるデータバスを介して接続して
なる。
【０００７】従って、請求項１の半導体集積回路装置に
よれば、メモリ内データバスとロジック回路とは、該デ
ータバスとメモリ上方にて交差する方向に延び、該デー
タバスとは別の配線膜からなるデータバスを介して接続
してなるので、ロジック回路とメモリとを接続するデー
タバスをメモリ上を通るようにすることができ、延いて
はデータバスのみが面積を占有することを防止ないし少
なくすることができる。
よれば、メモリ内データバスとロジック回路とは、該デ
ータバスとメモリ上方にて交差する方向に延び、該デー
タバスとは別の配線膜からなるデータバスを介して接続
してなるので、ロジック回路とメモリとを接続するデー
タバスをメモリ上を通るようにすることができ、延いて
はデータバスのみが面積を占有することを防止ないし少
なくすることができる。
【０００８】そして、データバスをメモリ上に通すこと
によりバス長を短くすることができ、延いてはバスの充
放電電流を小さくすることができ、無駄な消費電力を小
さくすることができる。
によりバス長を短くすることができ、延いてはバスの充
放電電流を小さくすることができ、無駄な消費電力を小
さくすることができる。
【０００９】
【発明の実施の形態】以下、本発明を図示実施の形態に
従って詳細に説明する。
従って詳細に説明する。
【００１０】図１（Ａ）、（Ｂ）は本発明半導体集積回
路装置の第１の実施の形態を示すもので、（Ａ）は概略
構成を示す平面図、（Ｂ）は一つのメモリに着目した拡
大平面図である。図面において、１はグラフィックプロ
セッサ（ロジック回路）、２、２、・・・はメモリ、３
0 、３1 、・・・３31は第０ビットから第３１ビットま
での３２ビットデータバスで、メモリ２とグラフィック
プロセッサ１との間を接続する。
路装置の第１の実施の形態を示すもので、（Ａ）は概略
構成を示す平面図、（Ｂ）は一つのメモリに着目した拡
大平面図である。図面において、１はグラフィックプロ
セッサ（ロジック回路）、２、２、・・・はメモリ、３
0 、３1 、・・・３31は第０ビットから第３１ビットま
での３２ビットデータバスで、メモリ２とグラフィック
プロセッサ１との間を接続する。
【００１１】４はメモリ２のアレイ、５はＹデコーダ、
６はＸデコーダ、７はセンスアンプ、８は入出力バッフ
ァである。該メモリ２は、断面構造の図示はしないが、
ワード線（Ｘ選択線）がポリシリコンからなるゲート電
極により構成され、更に第１層目のアルミニウム配線膜
（１Ａｌ）がそれに対するシャント配線とされている。
そして、ビット線が第２層目のアルミニウム配線（２Ａ
ｌ）により構成されている。
６はＸデコーダ、７はセンスアンプ、８は入出力バッフ
ァである。該メモリ２は、断面構造の図示はしないが、
ワード線（Ｘ選択線）がポリシリコンからなるゲート電
極により構成され、更に第１層目のアルミニウム配線膜
（１Ａｌ）がそれに対するシャント配線とされている。
そして、ビット線が第２層目のアルミニウム配線（２Ａ
ｌ）により構成されている。
【００１２】９0 、９1 、・・・９31は第０ビットから
第３１ビットまでの３２ビットデータバスで、上記入出
力バッファ８の各ビットと上記データバス３0 、３1 、
・・・３31との間を接続するもので、例えば第３層目の
アルミニウム配線膜（３Ａｌ）により構成され、ビット
線方向に延びている。そして、上記ロジック回路１に接
続された上記データバス３0 、３1 、・・・３31と交差
しスルーホールにて接続されている。該データバス３
0 、３1 、・・・３31は例えば第４層目のアルミニウム
配線膜（４Ａｌ）により構成されている。
第３１ビットまでの３２ビットデータバスで、上記入出
力バッファ８の各ビットと上記データバス３0 、３1 、
・・・３31との間を接続するもので、例えば第３層目の
アルミニウム配線膜（３Ａｌ）により構成され、ビット
線方向に延びている。そして、上記ロジック回路１に接
続された上記データバス３0 、３1 、・・・３31と交差
しスルーホールにて接続されている。該データバス３
0 、３1 、・・・３31は例えば第４層目のアルミニウム
配線膜（４Ａｌ）により構成されている。
【００１３】本実施の形態においては、ロジック回路で
あるグラフィックプロセッサ１と接続されたデータバス
３0 、３1 、・・・３31は、グラフィックプロセッサ１
と近い方のメモリ２に接続されたものと遠い方のメモリ
２に接続されたものとが同じ層の配線膜（４Ａｌ）によ
り形成され、形成位置（延びる位置）が異ならしめられ
ているが、しかし、互いに異なる層の配線膜[ 例えば第
５層目の配線膜（５Ａｌ）と第６層目の配線膜（６Ａ
ｌ）] により形成するようにしても良い。特に、ビット
数が多くなると（例えば６４ビット、或いは１２８ビッ
ト等）同じ層で形成することが難しくなるので、別の層
で形成せざるを得ない。どのような形態をとるにせよ、
本発明によれば、メモリ３のための配線層の層数が増え
るが、しかし、元来、グラフィックプロセッサ１におい
ては回路が極めて複雑で、配線層の層数が通常のメモリ
の層数よりも何層か多いので、そのプロセッサ１の上層
の何層かの配線膜をデータバス３0 、３1 、・・・
３31、９0 、９1 、・・・９31の形成にも用いれば、特
に本発明の実施のために特に配線膜の形成層数が増える
ことはない。尚、データバスを形成するために配線膜の
形成層数を増やすにあたりどの配線膜を下層にするかは
形成密度の高いか低いかにより決め、形成密度の高い配
線膜ほど下層に、形成密度の低い配線膜ほど上層にする
のが好ましい。半導体集積回路装置の表面の平坦度を可
及的に高めるためである。
あるグラフィックプロセッサ１と接続されたデータバス
３0 、３1 、・・・３31は、グラフィックプロセッサ１
と近い方のメモリ２に接続されたものと遠い方のメモリ
２に接続されたものとが同じ層の配線膜（４Ａｌ）によ
り形成され、形成位置（延びる位置）が異ならしめられ
ているが、しかし、互いに異なる層の配線膜[ 例えば第
５層目の配線膜（５Ａｌ）と第６層目の配線膜（６Ａ
ｌ）] により形成するようにしても良い。特に、ビット
数が多くなると（例えば６４ビット、或いは１２８ビッ
ト等）同じ層で形成することが難しくなるので、別の層
で形成せざるを得ない。どのような形態をとるにせよ、
本発明によれば、メモリ３のための配線層の層数が増え
るが、しかし、元来、グラフィックプロセッサ１におい
ては回路が極めて複雑で、配線層の層数が通常のメモリ
の層数よりも何層か多いので、そのプロセッサ１の上層
の何層かの配線膜をデータバス３0 、３1 、・・・
３31、９0 、９1 、・・・９31の形成にも用いれば、特
に本発明の実施のために特に配線膜の形成層数が増える
ことはない。尚、データバスを形成するために配線膜の
形成層数を増やすにあたりどの配線膜を下層にするかは
形成密度の高いか低いかにより決め、形成密度の高い配
線膜ほど下層に、形成密度の低い配線膜ほど上層にする
のが好ましい。半導体集積回路装置の表面の平坦度を可
及的に高めるためである。
【００１４】このような半導体集積回路装置によれば、
メモリ内データバス９0 、９1 、・・・９31とロジック
回路１とは、該データバス９0 、９1 、・・・９31とメ
モリ２上方にて交差する方向に延び、該データバス９
0 、９1 、・・・９31とは別の配線膜からなるデータバ
ス３0 、３1 、・・・３31を介して接続してなるので、
ロジック回路１とメモリ２とを接続するデータバス３
0 、３1 、・・・３31をメモリ２上を通るようにするこ
とができ、延いてはデータバス３0 、３1 、・・・３31
のみが面積を占有することを略ゼロにすることを可能に
できる。そして、データバス９0 、９1 、・・・９31を
メモリ２上に通すことにより短くすることができ、延い
てはバスの充放電電流を小さくすることができ、無駄な
消費電力を小さくすることができる。
メモリ内データバス９0 、９1 、・・・９31とロジック
回路１とは、該データバス９0 、９1 、・・・９31とメ
モリ２上方にて交差する方向に延び、該データバス９
0 、９1 、・・・９31とは別の配線膜からなるデータバ
ス３0 、３1 、・・・３31を介して接続してなるので、
ロジック回路１とメモリ２とを接続するデータバス３
0 、３1 、・・・３31をメモリ２上を通るようにするこ
とができ、延いてはデータバス３0 、３1 、・・・３31
のみが面積を占有することを略ゼロにすることを可能に
できる。そして、データバス９0 、９1 、・・・９31を
メモリ２上に通すことにより短くすることができ、延い
てはバスの充放電電流を小さくすることができ、無駄な
消費電力を小さくすることができる。
【００１５】尚、上記実施の形態は本発明をデータバス
が入出力共通データバスである半導体集積回路装置に適
用したものであったが、データバスとして入力データバ
スと出力データバスを別々に有するもの、あるいは出力
データバスのみを有するものにも本発明を適用すること
ができる。
が入出力共通データバスである半導体集積回路装置に適
用したものであったが、データバスとして入力データバ
スと出力データバスを別々に有するもの、あるいは出力
データバスのみを有するものにも本発明を適用すること
ができる。
【００１６】
【発明の効果】請求項１の半導体集積回路装置によれ
ば、メモリ内データバスとロジック回路とは、該データ
バスとメモリ上方にて交差する方向に延び、該データバ
スとは別の配線膜からなるデータバスを介して接続して
なるので、ロジック回路とメモリとを接続するデータバ
スをメモリ上を通るようにすることができ、延いてはデ
ータバスのみが面積を占有することを防止ないし少なく
することができる。そして、データバスをメモリ上に通
すことにより短くすることができ、延いてはバスの充放
電電流を小さくすることができ、無駄な消費電力を小さ
くすることができる。
ば、メモリ内データバスとロジック回路とは、該データ
バスとメモリ上方にて交差する方向に延び、該データバ
スとは別の配線膜からなるデータバスを介して接続して
なるので、ロジック回路とメモリとを接続するデータバ
スをメモリ上を通るようにすることができ、延いてはデ
ータバスのみが面積を占有することを防止ないし少なく
することができる。そして、データバスをメモリ上に通
すことにより短くすることができ、延いてはバスの充放
電電流を小さくすることができ、無駄な消費電力を小さ
くすることができる。
【図１】（Ａ）、（Ｂ）は本発明半導体集積回路装置の
第１の実施の形態を示すもので、（Ａ）は概略構成を示
す平面図、（Ｂ）は一つのメモリの拡大平面図である。
第１の実施の形態を示すもので、（Ａ）は概略構成を示
す平面図、（Ｂ）は一つのメモリの拡大平面図である。
【図２】メモリの概略構成を示す平面図である。
【図３】半導体集積回路装置の一つの従来例の概略構成
を示す平面図である。
を示す平面図である。
【図４】半導体集積回路装置の他の従来例の概略構成を
示す平面図である。
示す平面図である。
１・・・ロジック回路（グラフィックプロセッサ）、３
0 、３1 、・・・３31・・・ロジック回路と接続された
データバス、２・・・メモリ、４・・・アレイ、８・・
・入出力バッファ、９0 、９1 、・・・９31・・・メモ
リ内のデータバス。
0 、３1 、・・・３31・・・ロジック回路と接続された
データバス、２・・・メモリ、４・・・アレイ、８・・
・入出力バッファ、９0 、９1 、・・・９31・・・メモ
リ内のデータバス。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年８月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】図２は一つのメモリの概略構成を示す。図
において４はアレイ、５はＹデコーダ、６はＸデコー
ダ、７はセンスアンプ、８は入出力バッファである。図
３はメモリと３２ビットの複数（８個）のメモリ４１、
４２、・・・４８ とグラフィックプロセッサ（ロジック
回路）１０とを有し、その間を３２ビットのデータバス
で接続した半導体集積回路装置の従来例の一つである。
図４は別の従来例を示す。この図４に示す従来例におい
ては、縦２列に４個ずつメモリを並べ（従ってメモリ８
個）、その外側に８個に分割されたグラフィックプロセ
ッサを配置してなるものである。
において４はアレイ、５はＹデコーダ、６はＸデコー
ダ、７はセンスアンプ、８は入出力バッファである。図
３はメモリと３２ビットの複数（８個）のメモリ４１、
４２、・・・４８ とグラフィックプロセッサ（ロジック
回路）１０とを有し、その間を３２ビットのデータバス
で接続した半導体集積回路装置の従来例の一つである。
図４は別の従来例を示す。この図４に示す従来例におい
ては、縦２列に４個ずつメモリを並べ（従ってメモリ８
個）、その外側に８個に分割されたグラフィックプロセ
ッサを配置してなるものである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】
【発明が解決しようとする課題】ところで、図３に示す
ような半導体集積回路装置によれば、データバスが自己
専用の面積を占有するので、半導体集積回路装置に占め
る配線の面積比が大きくなるという問題がある。また、
図４に示すようにすれば、データバスが占有する面積が
小さくできるが、メモリ４１、４２、・・・４８ とグラ
フィックプロセッサ１０１、１０２、・・・１０８ の配
置に関して自由度が制約され、例えばグラフィックプロ
セッサを分割することが必要となる。そして、グラフィ
ックプロセッサを分割することが許容される場合は良い
が、許容されない場合もあり、その場合には図４に示す
ような半導体集積回路装置はつくることができないこと
になる。
ような半導体集積回路装置によれば、データバスが自己
専用の面積を占有するので、半導体集積回路装置に占め
る配線の面積比が大きくなるという問題がある。また、
図４に示すようにすれば、データバスが占有する面積が
小さくできるが、メモリ４１、４２、・・・４８ とグラ
フィックプロセッサ１０１、１０２、・・・１０８ の配
置に関して自由度が制約され、例えばグラフィックプロ
セッサを分割することが必要となる。そして、グラフィ
ックプロセッサを分割することが許容される場合は良い
が、許容されない場合もあり、その場合には図４に示す
ような半導体集積回路装置はつくることができないこと
になる。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｄ
Claims (2)
- 【請求項１】 ロジック回路と、複数の入力データバ
ス、出力データバス又は入出力共通データバスを有した
複数のメモリを有する半導体集積回路装置において、 上記メモリ内のデータバスはビット線の延びる方向に形
成され、 上記データバスと上記ロジック回路とは、該データバス
と交差する方向に延び該データバスとは別の配線膜から
なるデータバスを介して接続されてなることを特徴とす
る半導体集積回路装置 - 【請求項２】 メモリ内のデータバスとロジック回路と
接続されたデータバスとは配線密度の高い方が低い方よ
りも下層の配線膜により形成してなることを特徴とする
請求項１記載の半導体集積回路装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8270455A JPH10116913A (ja) | 1996-10-14 | 1996-10-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8270455A JPH10116913A (ja) | 1996-10-14 | 1996-10-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10116913A true JPH10116913A (ja) | 1998-05-06 |
Family
ID=17486538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8270455A Pending JPH10116913A (ja) | 1996-10-14 | 1996-10-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10116913A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001094069A (ja) * | 1999-09-21 | 2001-04-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2007072616A (ja) * | 2005-09-05 | 2007-03-22 | Sony Corp | 共有メモリ装置 |
| JP2008047079A (ja) * | 2005-09-07 | 2008-02-28 | Sony Corp | 集積装置 |
| JP2009071070A (ja) * | 2007-09-13 | 2009-04-02 | Sony Corp | 集積装置およびそのレイアウト方法、並びにプログラム |
| US8145851B2 (en) | 2005-09-07 | 2012-03-27 | Sony Corporation | Integrated device |
-
1996
- 1996-10-14 JP JP8270455A patent/JPH10116913A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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