JPH10116924A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH10116924A JPH10116924A JP8270042A JP27004296A JPH10116924A JP H10116924 A JPH10116924 A JP H10116924A JP 8270042 A JP8270042 A JP 8270042A JP 27004296 A JP27004296 A JP 27004296A JP H10116924 A JPH10116924 A JP H10116924A
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- silicon nitride
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- polysilicon film
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Abstract
(57)【要約】
【課題】 フローティングゲートの尖鋭部の角度がより
尖鋭となる技術を提供し、電子の消去効率の向上を図る
不揮発性半導体記憶装置の製造方法を提供する。 【解決手段】 半導体基板１上のポリシリコン膜３上に
形成した開口部４を有するシリコン窒化膜５をマスクに
して前記ポリシリコン膜３を等方性エッチングして、ポ
リシリコン膜３に溝部６を形成する。次に、全面にＣＶ
Ｄ法によりＣＶＤ酸化膜を形成した後、前記シリコン窒
化膜５が露出する位置までエッチバックを行い、前記溝
部６にＣＶＤ酸化膜７を埋設する。続いて、前記シリコ
ン窒化膜５を除去した後に前記酸化膜７をマスクにして
前記ポリシリコン膜３をエッチング・除去してフローテ
ィングゲートを形成するものである。
尖鋭となる技術を提供し、電子の消去効率の向上を図る
不揮発性半導体記憶装置の製造方法を提供する。 【解決手段】 半導体基板１上のポリシリコン膜３上に
形成した開口部４を有するシリコン窒化膜５をマスクに
して前記ポリシリコン膜３を等方性エッチングして、ポ
リシリコン膜３に溝部６を形成する。次に、全面にＣＶ
Ｄ法によりＣＶＤ酸化膜を形成した後、前記シリコン窒
化膜５が露出する位置までエッチバックを行い、前記溝
部６にＣＶＤ酸化膜７を埋設する。続いて、前記シリコ
ン窒化膜５を除去した後に前記酸化膜７をマスクにして
前記ポリシリコン膜３をエッチング・除去してフローテ
ィングゲートを形成するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置の製造方法に関し、更に詳しく言えば、スプリッ
トゲート型のフラッシュメモリに蓄えられた情報の消去
特性の向上を図る技術に関するものである。
憶装置の製造方法に関し、更に詳しく言えば、スプリッ
トゲート型のフラッシュメモリに蓄えられた情報の消去
特性の向上を図る技術に関するものである。
【０００２】
【従来の技術】以下で、従来例に係わる不揮発性半導体
記憶装置であるスプリットゲート型フラッシュメモリの
製造方法について図面を参照しながら説明する。このス
プリットゲート型フラッシュメモリは、図１０に示すよ
うにコントロールゲート５９が絶縁膜５８を介してフロ
ーティングゲート５７の上部から側部にかけて形成され
て成るフラッシュメモリである。
記憶装置であるスプリットゲート型フラッシュメモリの
製造方法について図面を参照しながら説明する。このス
プリットゲート型フラッシュメモリは、図１０に示すよ
うにコントロールゲート５９が絶縁膜５８を介してフロ
ーティングゲート５７の上部から側部にかけて形成され
て成るフラッシュメモリである。
【０００３】これを作成するには、先ず、図７に示すよ
うに半導体基板５１上にゲート絶縁膜５２とポリシリコ
ン膜５３を順次形成し、開口部５４を有するシリコン窒
化膜（ＳｉＮ膜）５５をマスクにして前記ポリシリコン
膜５３を熱酸化して、ポリシリコン膜５３上にＬＯＣＯ
Ｓ（Local Oxidation of Silicon）酸化膜５６を形成す
る。
うに半導体基板５１上にゲート絶縁膜５２とポリシリコ
ン膜５３を順次形成し、開口部５４を有するシリコン窒
化膜（ＳｉＮ膜）５５をマスクにして前記ポリシリコン
膜５３を熱酸化して、ポリシリコン膜５３上にＬＯＣＯ
Ｓ（Local Oxidation of Silicon）酸化膜５６を形成す
る。
【０００４】次に、前記ＬＯＣＯＳ酸化膜５６をマスク
にしてポリシリコン膜５３をエッチング・除去し、図８
に示すようにフローティングゲート５７を形成する。次
いで、前記絶縁膜５２をフッ酸系のエッチング液で等方
性エッチングしてフローティングゲート直下にのみ残存
するようにエッチング・除去した後に、図９に示すよう
に熱酸化膜から成る絶縁膜５８を形成する。
にしてポリシリコン膜５３をエッチング・除去し、図８
に示すようにフローティングゲート５７を形成する。次
いで、前記絶縁膜５２をフッ酸系のエッチング液で等方
性エッチングしてフローティングゲート直下にのみ残存
するようにエッチング・除去した後に、図９に示すよう
に熱酸化膜から成る絶縁膜５８を形成する。
【０００５】その後、前記絶縁膜５８上にポリシリコン
膜を形成してフローティングゲート５７の上部から側部
にかけて残存するようにパターニングしてコントロール
ゲート５９を形成し、こうして形成されたフローティン
グゲート５７及びコントロールゲート５９をマスクにし
て、不純物を半導体基板５１上に注入してソース・ドレ
イン領域６０、６１を形成する。これにより、図１０に
示すようなスプリットゲート型フラッシュメモリが形成
される。
膜を形成してフローティングゲート５７の上部から側部
にかけて残存するようにパターニングしてコントロール
ゲート５９を形成し、こうして形成されたフローティン
グゲート５７及びコントロールゲート５９をマスクにし
て、不純物を半導体基板５１上に注入してソース・ドレ
イン領域６０、６１を形成する。これにより、図１０に
示すようなスプリットゲート型フラッシュメモリが形成
される。
【０００６】尚、上述したスプリットゲート型フラッシ
ュメモリにおいて、書き込み対象のメモリセル（以下、
選択セルと称する。）のトランジスタをＯＮさせて、電
子をフローティングゲート５９に注入することによりプ
ログラムの書き込みをしていた。
ュメモリにおいて、書き込み対象のメモリセル（以下、
選択セルと称する。）のトランジスタをＯＮさせて、電
子をフローティングゲート５９に注入することによりプ
ログラムの書き込みをしていた。
【０００７】
【発明が解決しようとする課題】上記従来の不揮発性半
導体記憶装置の製造方法によると、ＬＯＣＯＳ酸化膜５
６をマスクにしてポリシリコン膜５３をエッチング・除
去し、図８に示すようにフローティングゲート５７を形
成することで、フローティングゲート５７の上部の角部
に尖鋭部Ａを形成し、電界集中を発生し易くさせて、電
子の消去効率を向上させている。
導体記憶装置の製造方法によると、ＬＯＣＯＳ酸化膜５
６をマスクにしてポリシリコン膜５３をエッチング・除
去し、図８に示すようにフローティングゲート５７を形
成することで、フローティングゲート５７の上部の角部
に尖鋭部Ａを形成し、電界集中を発生し易くさせて、電
子の消去効率を向上させている。
【０００８】しかしながら、従来ではポリシリコン膜５
３を熱酸化することで、前述した尖鋭部Ａを形成してい
るため、ＬＯＣＯＳ酸化膜５６形成時のバーズピークの
発生により、それほど鋭角にはならなかった。更に、前
記尖鋭部Ａの端部の形状がポリシリコン膜に形成される
グレインに影響されて均一な形状とならず、電子の消去
効率の低下の原因となっていた。
３を熱酸化することで、前述した尖鋭部Ａを形成してい
るため、ＬＯＣＯＳ酸化膜５６形成時のバーズピークの
発生により、それほど鋭角にはならなかった。更に、前
記尖鋭部Ａの端部の形状がポリシリコン膜に形成される
グレインに影響されて均一な形状とならず、電子の消去
効率の低下の原因となっていた。
【０００９】従って、本発明では前記フローティングゲ
ートの尖鋭部の角度がより尖鋭となる技術を提供し、電
子の消去効率の向上を図る不揮発性半導体記憶装置の製
造方法を提供することを目的とする。
ートの尖鋭部の角度がより尖鋭となる技術を提供し、電
子の消去効率の向上を図る不揮発性半導体記憶装置の製
造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】そこで、本発明は半導体
基板１上のポリシリコン膜３上に形成した開口部４を有
するシリコン窒化膜５をマスクにして前記ポリシリコン
膜３をウェットあるいはドライによる等方性エッチング
してポリシリコン膜３に溝部６を形成する。次に、全面
にＣＶＤ法によりＣＶＤ酸化膜７Ａを形成した後、前記
シリコン窒化膜５が露出する位置までエッチバックを行
い、前記溝部６にＣＶＤ酸化膜７を埋設する。続いて、
前記シリコン窒化膜５を除去した後に前記酸化膜７をマ
スクにして前記ポリシリコン膜３をエッチング・除去し
てフローティングゲート８を形成する。そして、全面を
酸化して絶縁膜９を形成した後、前記フローティングゲ
ート８の上部から側部にかけてコントロールゲート１０
を形成するものである。
基板１上のポリシリコン膜３上に形成した開口部４を有
するシリコン窒化膜５をマスクにして前記ポリシリコン
膜３をウェットあるいはドライによる等方性エッチング
してポリシリコン膜３に溝部６を形成する。次に、全面
にＣＶＤ法によりＣＶＤ酸化膜７Ａを形成した後、前記
シリコン窒化膜５が露出する位置までエッチバックを行
い、前記溝部６にＣＶＤ酸化膜７を埋設する。続いて、
前記シリコン窒化膜５を除去した後に前記酸化膜７をマ
スクにして前記ポリシリコン膜３をエッチング・除去し
てフローティングゲート８を形成する。そして、全面を
酸化して絶縁膜９を形成した後、前記フローティングゲ
ート８の上部から側部にかけてコントロールゲート１０
を形成するものである。
【００１１】また、本発明は半導体基板１上のポリシリ
コン膜３上に形成した開口部４を有するシリコン窒化膜
５をマスクにして前記ポリシリコン膜３をウェットある
いはドライによる等方性エッチングしてポリシリコン膜
３に溝部６を形成する。次に、全面にシリコン窒化膜を
形成した後、前記ポリシリコン膜３が露出する位置まで
エッチバックを行い、前記溝部６にシリコン窒化膜を埋
設する。続いて、前記シリコン窒化膜をマスクにして前
記ポリシリコン膜３をエッチング・除去してフローティ
ングゲート８を形成する。そして、全面を酸化して絶縁
膜９を形成した後、前記フローティングゲート８の上部
から側部にかけてコントロールゲート１０を形成するも
のである。
コン膜３上に形成した開口部４を有するシリコン窒化膜
５をマスクにして前記ポリシリコン膜３をウェットある
いはドライによる等方性エッチングしてポリシリコン膜
３に溝部６を形成する。次に、全面にシリコン窒化膜を
形成した後、前記ポリシリコン膜３が露出する位置まで
エッチバックを行い、前記溝部６にシリコン窒化膜を埋
設する。続いて、前記シリコン窒化膜をマスクにして前
記ポリシリコン膜３をエッチング・除去してフローティ
ングゲート８を形成する。そして、全面を酸化して絶縁
膜９を形成した後、前記フローティングゲート８の上部
から側部にかけてコントロールゲート１０を形成するも
のである。
【００１２】
【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置の製造方法の一実施の形態について説明する。本
発明の一実施の形態に係わる不揮発性半導体記憶装置
は、図６に示すようにコントロールゲート１０が絶縁膜
９を介してフローティングゲート８の上部から側部にか
けて形成されて成ることを特徴とするスプリットゲート
型フラッシュメモリである。
憶装置の製造方法の一実施の形態について説明する。本
発明の一実施の形態に係わる不揮発性半導体記憶装置
は、図６に示すようにコントロールゲート１０が絶縁膜
９を介してフローティングゲート８の上部から側部にか
けて形成されて成ることを特徴とするスプリットゲート
型フラッシュメモリである。
【００１３】先ず、図１に示すように半導体基板１上に
ゲート絶縁膜２を約９００℃のドライ酸化で形成し、膜
厚約１５００Åのポリシリコン膜３を形成する。次に、
前記ポリシリコン膜３上に開口部４を有するシリコン窒
化膜（ＳｉＮ膜）５を形成し、該シリコン窒化膜５をマ
スクにして前記ポリシリコン膜３をウェットあるいはド
ライによる等方性エッチングして溝部６を形成する。
ゲート絶縁膜２を約９００℃のドライ酸化で形成し、膜
厚約１５００Åのポリシリコン膜３を形成する。次に、
前記ポリシリコン膜３上に開口部４を有するシリコン窒
化膜（ＳｉＮ膜）５を形成し、該シリコン窒化膜５をマ
スクにして前記ポリシリコン膜３をウェットあるいはド
ライによる等方性エッチングして溝部６を形成する。
【００１４】次に、図２に示すように全面にＣＶＤ法に
より膜厚約４０００ÅのＣＶＤ酸化膜７Ａを形成する。
続いて、前記ＣＶＤ酸化膜７Ａを前記シリコン窒化膜５
が露出する位置までエッチバックして、図３に示すよう
に前記溝部６内にＣＶＤ酸化膜７を埋設する。このＣＶ
Ｄ酸化膜７が、従来の熱酸化により形成されるＬＯＣＯ
Ｓ酸化膜の代わりの働きをする。
より膜厚約４０００ÅのＣＶＤ酸化膜７Ａを形成する。
続いて、前記ＣＶＤ酸化膜７Ａを前記シリコン窒化膜５
が露出する位置までエッチバックして、図３に示すよう
に前記溝部６内にＣＶＤ酸化膜７を埋設する。このＣＶ
Ｄ酸化膜７が、従来の熱酸化により形成されるＬＯＣＯ
Ｓ酸化膜の代わりの働きをする。
【００１５】次に、前記シリコン窒化膜５を除去した後
に、前記ＣＶＤ酸化膜７をマスクにして図４に示すよう
に例えば流量８０ｓｃｃｍのＣｌ2 ガス、流量５ｓｃｃ
ｍのＯ2 ガスを用いて、圧力５ｍＴｏｒｒ、ＲＦパワー
５０Ｗ、マグネトロン２５０ｍＡの条件で残余のポリシ
リコン膜３をエッチングして完全に選択除去してフロー
ティングゲート８を形成する。
に、前記ＣＶＤ酸化膜７をマスクにして図４に示すよう
に例えば流量８０ｓｃｃｍのＣｌ2 ガス、流量５ｓｃｃ
ｍのＯ2 ガスを用いて、圧力５ｍＴｏｒｒ、ＲＦパワー
５０Ｗ、マグネトロン２５０ｍＡの条件で残余のポリシ
リコン膜３をエッチングして完全に選択除去してフロー
ティングゲート８を形成する。
【００１６】本発明では、前述したようにポリシリコン
膜３を等方性エッチングして形成した溝部６にＣＶＤ酸
化膜７を埋設形成することで、図４に示すようにフロー
ティングゲート８の角部に尖鋭部Ｂを形成しているた
め、従来装置の尖鋭部Ａに比してより鋭角な尖鋭部Ｂを
形成することができる。また、従来のような熱酸化によ
るＬＯＣＯＳ酸化膜の形成時に発生するバーズピークの
影響により尖鋭部の形成が阻害されるという問題がな
く、更に尖鋭部の端部がポリシリコン膜のグレインに影
響されて均一な形状にならないという問題が解消され
る。
膜３を等方性エッチングして形成した溝部６にＣＶＤ酸
化膜７を埋設形成することで、図４に示すようにフロー
ティングゲート８の角部に尖鋭部Ｂを形成しているた
め、従来装置の尖鋭部Ａに比してより鋭角な尖鋭部Ｂを
形成することができる。また、従来のような熱酸化によ
るＬＯＣＯＳ酸化膜の形成時に発生するバーズピークの
影響により尖鋭部の形成が阻害されるという問題がな
く、更に尖鋭部の端部がポリシリコン膜のグレインに影
響されて均一な形状にならないという問題が解消され
る。
【００１７】次いで、フッ酸系のエッチング液を用いて
フローティングゲート８直下の領域以外に形成されたゲ
ート絶縁膜２を除去した後、全面を約９５０℃の温度で
熱酸化することにより、膜厚２５０Å程度の熱酸化膜を
形成し、図５に示すように前記絶縁膜２や酸化膜７と共
に一体化された絶縁膜９を形成する。次に、ポリシリコ
ン膜を約１５００Å程度、ＷＳｉｘ膜を約１５００Å程
度順次形成し、前記フローティングゲート８の上部から
側部にかけて残存するようにパターニングしてコントロ
ールゲート１０を形成し、フローティングゲート８及び
コントロールゲート１０をマスクにして不純物を半導体
基板１に注入してソース・ドレイン領域１１、１２を形
成することにより、図６に示すようなスプリットゲート
型フラッシュメモリが形成される。
フローティングゲート８直下の領域以外に形成されたゲ
ート絶縁膜２を除去した後、全面を約９５０℃の温度で
熱酸化することにより、膜厚２５０Å程度の熱酸化膜を
形成し、図５に示すように前記絶縁膜２や酸化膜７と共
に一体化された絶縁膜９を形成する。次に、ポリシリコ
ン膜を約１５００Å程度、ＷＳｉｘ膜を約１５００Å程
度順次形成し、前記フローティングゲート８の上部から
側部にかけて残存するようにパターニングしてコントロ
ールゲート１０を形成し、フローティングゲート８及び
コントロールゲート１０をマスクにして不純物を半導体
基板１に注入してソース・ドレイン領域１１、１２を形
成することにより、図６に示すようなスプリットゲート
型フラッシュメモリが形成される。
【００１８】以上説明したように、ポリシリコン膜３を
等方性エッチングして形成した溝部６にＣＶＤ酸化膜７
を埋設形成することで、フローティングゲート８の角部
に鋭角な尖鋭部Ｂを形成しているため、従来のようなバ
ーズピークの発生による尖鋭部の形成を阻害するという
問題がなく、更にポリシリコン膜のグレインに影響され
て均一な形状にならないという問題が解消でき、従来装
置に比して更に尖鋭部を鋭角に形成でき、鋭角にするこ
とで、更に電界集中が発生し易くなり、消去時の印加電
圧を低くすることができ、より低電圧版に対応できる。
等方性エッチングして形成した溝部６にＣＶＤ酸化膜７
を埋設形成することで、フローティングゲート８の角部
に鋭角な尖鋭部Ｂを形成しているため、従来のようなバ
ーズピークの発生による尖鋭部の形成を阻害するという
問題がなく、更にポリシリコン膜のグレインに影響され
て均一な形状にならないという問題が解消でき、従来装
置に比して更に尖鋭部を鋭角に形成でき、鋭角にするこ
とで、更に電界集中が発生し易くなり、消去時の印加電
圧を低くすることができ、より低電圧版に対応できる。
【００１９】また、本発明の一実施の形態ではポリシリ
コン膜３を等方性エッチングして形成した溝部６にＣＶ
Ｄ酸化膜７を埋設形成した例について説明したが、本発
明はこれに限らず、酸化膜以外の絶縁膜、例えばシリコ
ン窒化膜を埋設するようにしても良い。即ち、図２に示
したＣＶＤ酸化膜７Ａの代わりにシリコン窒化膜を形成
し、該シリコン窒化膜を前記溝部６の周辺のポリシリコ
ン膜３の表面が露出する位置までエッチバックした後
に、該シリコン窒化膜をマスクにしてポリシリコン膜３
をエッチングして完全に選択除去して、図４に示したよ
うなフローティングゲート８を形成し、以下同様にして
スプリットゲート型フラッシュメモリを形成すれば良
い。この場合、シリコン窒化膜を前記溝部６の周辺のポ
リシリコン膜３の表面が露出する位置までエッチバック
することで、等方性エッチング時にマスクとして使用し
たシリコン窒化膜５を一緒に除去できるため、一実施の
形態に比して当該シリコン窒化膜５の除去工程が削減で
きる。
コン膜３を等方性エッチングして形成した溝部６にＣＶ
Ｄ酸化膜７を埋設形成した例について説明したが、本発
明はこれに限らず、酸化膜以外の絶縁膜、例えばシリコ
ン窒化膜を埋設するようにしても良い。即ち、図２に示
したＣＶＤ酸化膜７Ａの代わりにシリコン窒化膜を形成
し、該シリコン窒化膜を前記溝部６の周辺のポリシリコ
ン膜３の表面が露出する位置までエッチバックした後
に、該シリコン窒化膜をマスクにしてポリシリコン膜３
をエッチングして完全に選択除去して、図４に示したよ
うなフローティングゲート８を形成し、以下同様にして
スプリットゲート型フラッシュメモリを形成すれば良
い。この場合、シリコン窒化膜を前記溝部６の周辺のポ
リシリコン膜３の表面が露出する位置までエッチバック
することで、等方性エッチング時にマスクとして使用し
たシリコン窒化膜５を一緒に除去できるため、一実施の
形態に比して当該シリコン窒化膜５の除去工程が削減で
きる。
【００２０】
【発明の効果】以上、本発明によればフローティングゲ
ートの角部の尖鋭部を半導体基板上に形成されたポリシ
リコン膜を等方性エッチングすることで形成しているた
め、従来のような熱酸化による尖鋭部の形成に比して、
更に尖鋭部を鋭角に形成でき、鋭角にすることで、更に
電界集中が発生し易くなり、消去時の印加電圧を低くす
ることができ、より低電圧版に対応できる。
ートの角部の尖鋭部を半導体基板上に形成されたポリシ
リコン膜を等方性エッチングすることで形成しているた
め、従来のような熱酸化による尖鋭部の形成に比して、
更に尖鋭部を鋭角に形成でき、鋭角にすることで、更に
電界集中が発生し易くなり、消去時の印加電圧を低くす
ることができ、より低電圧版に対応できる。
【図１】本発明の一実施の形態の不揮発性半導体記憶装
置の製造方法を示す第１の断面図である。
置の製造方法を示す第１の断面図である。
【図２】本発明の一実施の形態の不揮発性半導体記憶装
置の製造方法を示す第２の断面図である。
置の製造方法を示す第２の断面図である。
【図３】本発明の一実施の形態の不揮発性半導体記憶装
置の製造方法を示す第３の断面図である。
置の製造方法を示す第３の断面図である。
【図４】本発明の一実施の形態の不揮発性半導体記憶装
置の製造方法を示す第４の断面図である。
置の製造方法を示す第４の断面図である。
【図５】本発明の一実施の形態の不揮発性半導体記憶装
置の製造方法を示す第５の断面図である。
置の製造方法を示す第５の断面図である。
【図６】本発明の一実施の形態の不揮発性半導体記憶装
置の製造方法を示す第６の断面図である。
置の製造方法を示す第６の断面図である。
【図７】従来の不揮発性半導体記憶装置の製造方法を示
す第１の断面図である。
す第１の断面図である。
【図８】従来の不揮発性半導体記憶装置の製造方法を示
す第２の断面図である。
す第２の断面図である。
【図９】従来の不揮発性半導体記憶装置の製造方法を示
す第３の断面図である。
す第３の断面図である。
【図１０】従来の不揮発性半導体記憶装置の製造方法を
示す第４の断面図である。
示す第４の断面図である。
Claims (2)
- 【請求項１】 半導体基板上に形成したポリシリコン膜
上に開口部を有するシリコン窒化膜を形成した後に該シ
リコン窒化膜をマスクにして前記ポリシリコン膜を等方
性エッチングしてポリシリコン膜に溝部を形成する工程
と、 全面に絶縁膜を形成した後にエッチバックを行い前記溝
部に絶縁膜を埋設する工程と、 前記絶縁膜をマスクにして前記ポリシリコン膜をエッチ
ング・除去してフローティングゲートを形成する工程
と、 全面を酸化して絶縁膜を形成した後に前記フローティン
グゲートの上部から側部にかけてコントロールゲートを
形成する工程と、 前記フローティングゲート及びコントロールゲートをマ
スクにして不純物を前記基板に注入してソース・ドレイ
ン領域を形成する工程とを有することを特徴とする不揮
発性半導体記憶装置の製造方法。 - 【請求項２】 前記溝部に埋設される絶縁膜は、シリコ
ン酸化膜あるいはシリコン窒化膜であることを特徴とす
る請求項１に記載の不揮発性半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8270042A JPH10116924A (ja) | 1996-10-11 | 1996-10-11 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8270042A JPH10116924A (ja) | 1996-10-11 | 1996-10-11 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10116924A true JPH10116924A (ja) | 1998-05-06 |
Family
ID=17480728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8270042A Pending JPH10116924A (ja) | 1996-10-11 | 1996-10-11 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10116924A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005101600A (ja) * | 2003-09-22 | 2005-04-14 | Samsung Electronics Co Ltd | 分離ゲートの構造を有するフラッシュメモリセルを製造する方法 |
| JP2005311016A (ja) * | 2004-04-21 | 2005-11-04 | Nec Electronics Corp | 半導体装置およびその製造方法 |
-
1996
- 1996-10-11 JP JP8270042A patent/JPH10116924A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005101600A (ja) * | 2003-09-22 | 2005-04-14 | Samsung Electronics Co Ltd | 分離ゲートの構造を有するフラッシュメモリセルを製造する方法 |
| JP2005311016A (ja) * | 2004-04-21 | 2005-11-04 | Nec Electronics Corp | 半導体装置およびその製造方法 |
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