JPH10116926A - 凹状のフローティングゲートを具備した不揮発性メモリ素子及びその製造方法 - Google Patents

凹状のフローティングゲートを具備した不揮発性メモリ素子及びその製造方法

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JPH10116926A JP9270218A JP27021897A JPH10116926A JP H10116926 A JPH10116926 A JP H10116926A JP 9270218 A JP9270218 A JP 9270218A JP 27021897 A JP27021897 A JP 27021897A JP H10116926 A JPH10116926 A JP H10116926A
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Abstract

(57)【要約】 【課題】 凹状のフローティングゲートを具備した不揮
発性メモリ素子及びその製造方法を提供する。 【解決手段】 半導体基板３０上に形成されたトンネル
酸化膜４０と、前記トンネル酸化膜４０上に形成され、
その断面がいずれの方向でも凹状のフローティングゲー
ト５０と、フローティングゲート５０の間の空間を埋込
む形で形成された埋込層４８と、フローティングゲート
の表面と前記埋込層４８の表面とを均一な厚さで覆う層
間絶縁膜５２と、層間絶縁膜５２上に形成されたコント
ロールゲート５８とを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子及
び製造方法に係り、特にフローティングゲートとコント
ロールゲートとが積層されたセル構造を有するEEPROM(E
lectrically Erase Programmable Read Only Memory)や
フラッシュEEPROM(flash EEPROM)のような不揮発性メモ
リ素子及びその製造方法に関する。
【０００２】
【従来の技術】EEPROMやフラッシュEEPROMのような不揮
発性メモリ素子はソースとドレインとが形成された半導
体基板上にデータを保存するフローティングゲート(flo
atinggate)と電圧を印加するコントロールゲート(contr
ol gate)とで構成されたメモリセルよりなる。図1は、
一般的なEEPROMを示した断面図であって、（Ａ）はワー
ドライン方向への断面図であり、（Ｂ）はビットライン
方向への断面図である。
【０００３】図1を参照すれば、半導体基板10上に複数
個の活性領域とフィールド領域とが順次に相互平行に配
列され、この活性領域の半導体基板上には、トンネル酸
化膜16が形成されており、このフィールド領域の半導体
基板には、活性領域の間を絶縁させるための素子分離膜
12が形成されている。この素子分離膜12の下部には、素
子分離特性を強化するためのチャンネルストップ層14が
形成されている。
【０００４】前記トンネル酸化膜16上には、素子分離膜
の縁部の縁部を覆うようにパタニングされた正方形のフ
ローティングゲート18が形成されており、その上には通
常ONO(Oxide/Nitride/Oxide)よりなる層間絶縁膜22が形
成されており、この層間絶縁膜22上には前記フローティ
ングゲート18のワードライン方向の側壁を取囲んでワー
ドライン方向に長棒状で形成されたコントロールゲート
24が形成されている。また、ソース及びドレイン20は、
隣接する単位セルトランジスタの前記フローティングゲ
ートの間の半導体基板に形成されている。
【０００５】前述した一般的なEEPROMをワードライン方
向から見ると、トンネル酸化膜16、各セル単位に分離さ
れたフローティングゲート18、このフローティングゲー
トを覆う層間絶縁膜22及びワードライン方向に形成され
ているフローティングゲート18を同時に覆うように形成
されたコントロールゲート24が順次に形成されている形
であり、ビットライン方向に見ると、トンネル酸化膜1
6、フローティングゲート18、層間絶縁膜22及びコント
ロールゲート24が順次に積層された構造が各セル単位に
分離されている形である。
【０００６】図2(A)及び図2(B)は、前記EEPROMの製造に
用いられる工程順序別レイアウト図である。図2（Ａ）
において、点線で囲まれた領域は、半導体基板の活性領
域を形成するための第1マスクパターンP1であり、斜線
領域はフローティングゲートの形成のための第2マスク
パターンP2であり、図2（Ｂ）において実線で示された
領域は、コントロールゲートの形成のための第3マスク
パターンP3である。説明の便宜上、前記図2（Ａ）からI
II-III線の方向はワードライン方向と称し、III'-III'
線の方向はビットライン方向と称する。図2（Ａ）を参
照すれば、第2マスクパターンP2のフローティングゲー
トは、活性領域(第1マスクパターンP1の領域)だけでな
くフィールド領域(隣接した単位セルトランジスタの第1
マスクパターンの間の領域）の縁部までに拡張されてい
ることがわかる。
【０００７】図3（Ａ）及び図3（Ｂ）は、各々前記図2
（Ａ）のIII-III線及びIII'-III'線を切って見た断面図
であり、図4（Ａ）及び図４（Ｂ）は各々前記図2（Ｂ）
のIV-IV線及びIV'-IV'線を切って見た断面図である。ま
ず、図3（Ａ）及び図3(B)を参照すれば、P形半導体基板
10にN形及びP形ウェル(図示せず)を順次に形成し、活性
領域とフィールド領域とを区分するためにフィールドイ
オン注入とLOCOS(LOCal Oxidation of Silicon)やSEPOX
(SElectivityPolysilicon OXidation)のような通常の素
子分離法でチャンネルストップ層14及び素子分離膜12を
各々形成する。次いで、活性領域の半導体基板上にトン
ネル酸化膜16を形成し、フローティングゲート用多結晶
シリコンを、通常の化学気相蒸着法(CVD)で蒸着させた
後、図2の第2マスクパターンP2を用いた写真蝕刻工程で
ビットライン方向に長棒状のフローティングゲートパタ
ーン17を形成する。
【０００８】引続き、図4（Ａ）及び図4Bを参照すれ
ば、フローティングゲートパターン17を有する半導体基
板の全面に、ONOよりなる層間絶縁膜22を形成し、その
上にコントロールゲート用として多結晶シリコンとポリ
サイドを順次に蒸着させた後、図2の第3マスクパターン
P3を用いた写真蝕刻工程で前記コントロールゲート用ポ
リサイド膜と多結晶シリコン、層間絶縁膜22及びフロー
ティングゲートパターン17を順次に蝕刻(セルフアライ
ン蝕刻工程)することにより、各セル単位に分離された
フローティングゲート18、このフローティングゲート18
上に形成された層間絶縁膜22及びワードライン方向に長
棒状で形成されたコントロールゲート24を形成する。ソ
ース及びドレイン20は、フローティングゲート18及びコ
ントロール24を形成した後、不純物イオンを注入して形
成する。
【０００９】前記のようなEEPROMは、ドレインやバルク
領域(即ち、半導体基板)からフローティングゲートに電
子のトンネリングにより記憶データがプログラムされ、
前記フローティングゲートからドレインやバルク領域に
電子のトンネリングにより、記憶データが消去(erase)
される。以下、前記EEPROMのプログラム及び消去動作を
図1に基づき具体的に説明すれば次の通りである。
【００１０】まず、プログラム動作は、コントロールゲ
ート24には、１８Ｖほどの高電圧を印加し、ドレイン20
は、接地させ、ソース20は、フローティングさせてドレ
イン20からフローティングゲート18への電子トンネリン
グを行わせたり、やコントロールゲート24に18Vほどの
高電圧を印加し、バルク領域は接地させてバルク領域か
らフローティングゲート18へのトンネリングを発生さ
せ、前記フローティングゲート18内に電子を充電するこ
とにより行われる。
【００１１】次いで、データの消去動作は、前記ドレイ
ン20には18Vほどの高電圧を印加し、コントロールゲー
ト24は接地させ、ソース20はフローティングさせること
により、フローティングゲート18からドレイン20に電子
トンネリングを発生させたり、バルク領域には、18Vほ
どの高電圧を印加し、コントロールゲート24は接地させ
ることにより、フローティングゲート18からバルク領域
に電子トンネリングを発生させて、フローティングゲー
ト18に充電された電子を、ドレイン20またはバルク領域
に抜出させることにより行われる。
【００１２】この際、フローティングゲート18に誘導さ
れる電圧は、フローティングゲート18とコントロールゲ
ート24との間のキャパシタンスとフローティングゲート
18と半導体基板10との間のキャパシタンスの比(カップ
リング比：coupling ratio)により決定される。EEPROM
やフラッシュEEPROMのような不揮発性メモリ素子は、前
述したようにプログラム動作時、高電圧が印加されるた
め活性領域間の素子分離特性が素子の信頼度の決定に重
要な要素となる。
【００１３】素子分離特性を決定する要素としては、素
子分離膜の厚さと幅、素子分離膜の下部に形成されるチ
ャンネルストップ層の不純物濃度及びプログラム時に供
給される電圧の大きさ等が挙げられるが、素子の高集積
化のためには、活性領域間の素子分離間隔を縮少する必
要があるので、分離特性の改善のために、間隔を大きく
しなければならないということは、高集積化にとって重
大な制限要素となっている。
【００１４】また、素子の素子分離特性を強化するため
の、別の１つの方法として、素子分離膜を厚くすること
が考えられるが、集積化が加速されることによりフィー
ルド領域の幅はむしろ縮まる方向であるため、縮まった
フィールド領域で成長可能な素子分離膜の厚さを増加さ
せることには限界がある。他の方法としては、素子分離
用チャンネルストップ層の不純物濃度を増加させる方法
があるが、これはソース、ドレイン層と、チャンネルス
トップ層とが接する地点でのブレークダウン(break dow
n)特性が弱くなり、また、後続の熱処理工程によりチャ
ンネルストップ層がセル活性領域にまで広がってセル活
性領域の幅を減少させ、セル電流を低下させるという問
題点が発生する。
【００１５】素子の素子分離特性を強化するためのさら
に他の方法として、セルの動作電圧、即ちコントロール
ゲートに印加される電圧を低める方法がある。これは、
フローティングゲートとコントロールゲートとの間のキ
ャパシタンスC1とフローティングゲートと半導体基板と
の間のキャパシタンスC2により決定されるカップリング
比C1/C2の増加と共にコントロールゲートに印加された
電圧がフローティングゲートに誘導される比率を増加さ
せ、トンネル酸化膜の両端に誘導される電圧をコントロ
ールゲートの低くなった電圧とは別に一定に保ち、半導
体基板やドレインからフローティングゲートに注入され
る電子トンネリング特性を変わらなくすることにより、
さらに低いプログラム電圧でもプログラム可能なセルを
具現しうるのでフィールド領域のフィールド絶縁電圧を
低めうる。
【００１６】前記カップリング比を増加させるための方
法のうち一つとしてフローティングゲートとコントロー
ルゲートとの間の層間絶縁膜の誘電率を増加させる方法
があるが、これは新たな誘電膜質の開発が必要なのでそ
の適用が難しく、他に層間絶縁膜を薄くする方法がある
が、これはプログラムと消去動作時コントロールゲート
とフローティングゲートとの間の素子分離特性を保つべ
きであるという課題とのトレードオフであるため、スケ
ールダウン(scale down)に限界がある。
【００１７】従って、セル構造の変更により、フローテ
ィングゲートとコントロールゲートとの間のキャパシタ
ンスを増加させて前記カップリング比を高める方法が最
近に多く研究されている。フローティングゲートとコン
トロールゲートとの間のキャパシタンスを増加させるた
めに、前述した一般的な不揮発性メモリ素子の場合、フ
ローティングゲートを活性領域の両側のフィールド領域
にまで拡張してコントロールゲートと重なるフローティ
ングゲートの上部の面積を増加させたり、フローティン
グゲートの厚さを増加させてワードライン方向にコント
ロールゲートにより取囲まれるフローティングゲートの
両端面の面積を増加させる方法が利用されている。しか
し、このような方法等は、素子の集積度を徐々に増加さ
せると、セルの大きさは減少するから、フローティング
ゲートの間の間隔を縮めるに(即ち、フローティングゲ
ートの面積を拡張させるに)限界があり、フローティン
グゲートの厚さを増加させるとセルとセルとの間の横縦
比の増加に因してフローティングゲート形成のための蝕
刻工程だけでなく後続段階のコントロールゲートの形成
のためのセルフアラインの蝕刻工程に問題が発生する。
【００１８】図5（Ａ）及び図５(B)と図6とは、フロー
ティングゲートとコントロールゲートとの間のキャパシ
タンスを増加させるためにフローティングゲートを素子
分離膜まで拡張したりフローティングゲートを厚くした
りすると発生する問題点を説明するためのものであっ
て、図2（Ｂ）のV-V線に沿って見た断面図である。
【００１９】図5（Ａ）及び図５（Ｂ）を参照すれば、
フローティングゲートパターンを形成するための蝕刻工
程において、側面のプロファイルを完全な垂直に形成し
にくいため、フローティングゲートパターン17a、17bの
プロファイルは傾く、このような傾斜により、コントロ
ールゲートと半導体基板との間の積層された複数の膜を
1枚のマスクとして蝕刻するセルフアライン蝕刻工程
時、棒状でフローティングゲートパターンの側面部に形
成されたONO膜質は異方性蝕刻で全てを除去することは
できず、かかる蝕刻されないONO膜の下に残留するポリ
シリコン(コントロールゲートあるいはフローティング
ゲート）はシャドーイング(shadowing)効果に起因し
て、蝕刻が難しくなり、ポリシリコンの残留物が発生す
ることになる。
【００２０】このような残留物は、コントロールゲート
とコントロールゲートとの間を短絡させてメモリ素子の
不良を発生させる原因となるため、図6に示されたよう
に、蝕刻過多となって前記残留物を除去するが、このよ
うな蝕刻過多により、素子分離膜12が薄くなり活性領域
間の素子分離特性を弱くする。
【００２１】
【発明が解決しようとする課題】本発明の目的は、フィ
ールド領域の減少(スケールダウン)にも拘らず厚い素子
分離膜が形成でき、カップリング比を増加させることに
よりセルの動作電圧を低めてフィールド領域の絶縁負担
を軽減しうる不揮発性メモリ素子を提供するにある。本
発明の他の目的は、前記のような不揮発性メモリ素子を
製造するに最適の製造方法を提供するにある。
【００２２】
【課題を解決するための手段】前記目的を達成するため
の本発明による不揮発性メモリ素子は、半導体基板上に
形成されたトンネル酸化膜と、前記トンネル酸化膜上に
形成され、その断面がいずれの方向でも凹状のフローテ
ィングゲートと、前記フローティングゲートの間の空間
を埋込む形で形成された埋込層と、前記フローティング
ゲートの表面と前記埋込層の表面とを均一な厚さで覆う
層間絶縁膜と、前記層間絶縁膜上に形成されたコントロ
ールゲートとを具備することを特徴とする。
【００２３】この際、前記フローティングゲートは、各
々ワードラインとビットラインとが重なる所に位置し、
フィールド領域の素子分離膜の縁部を覆うように形成す
ることが望ましい。前記他の目的を達成するための不揮
発性メモリ素子の製造方法は、半導体基板上にトンネル
酸化膜を形成する第1工程と、前記トンネル酸化膜上に
フローティングゲート用の導電膜を形成する第2工程
と、前記フローティングゲート用の導電膜上に長方形の
第1パターンを形成する第3工程と、前記第1パターンを
マスクとして前記フローティングゲート用の導電膜を蝕
刻することによりフローティングゲート用の導電パター
ンを形成する第4工程と、前記第1パターン及びフローテ
ィングゲート用の導電パターンの側壁に導電性スペーサ
を形成することにより前記フローティングゲート用の導
電パターンと導電性スペーサよりなるその断面が凹状の
フローティングゲートを形成する第5工程と、前記フロ
ーティングゲートが形成された基板の全面に絶縁物質を
塗布した後、前記第1パターンの表面が露出されるまで
に蝕刻することにより前記フローティングゲートの間の
空間を埋込む埋込層を形成する第6工程と、前記第1パタ
ーンを除去する第7工程と、前記第１パターンが除去さ
れた後、露出されるフローティングゲートの表面及び前
記埋込層上に均一な厚さの層間絶縁膜を形成する第８工
程と、前記層間絶縁膜が形成された基板の全面にコント
ロールゲート用の導電膜を形成する第9工程と、前記コ
ントロールゲート用の導電膜をパタニングすることによ
りコントロールゲートを形成する第10工程とを具備する
ことを特徴とする。
【００２４】この際、前記フローティングゲート用の導
電膜及び導電性スペーサは化学気相蒸着法により多結晶
シリコン膜を形成することが望ましい。前記第1パター
ンは所定の蝕刻工程に対し、前記フローティングゲート
用の導電膜及び導電性スペーサを形成する物質に対した
蝕刻選択性の良好な物質で形成し、前記埋込層は前記第
1パターンを形成する物質に対した蝕刻選択性の良好な
物質、例えば前記フローティングゲート用導電膜及び導
電性スペーサは不純物のドーピングされた多結晶シリコ
ンで形成し、前記第1パターンは窒化物で形成し、前記
埋込層は酸化物で形成することが望ましい。また、前記
コントロールゲート用の導電膜はポリサイド膜で形成す
ることが望ましい。
【００２５】前記他の目的を達成するための本発明によ
る不揮発性メモリ素子の製造方法は、半導体基板上にト
ンネル酸化膜を形成する第1工程と、前記トンネル酸化
膜上にフローティングゲート用の導電膜を形成する第2
工程と、前記フローティングゲート用の導電膜上に長方
形の第1パターンを形成する第3工程と、前記第1パター
ンの側壁に導電性スペーサを形成すると同時に前記フロ
ーティングゲート用の導電膜を蝕刻することにより前記
導電性スペーサと食刻されたフローティングゲート用の
導電膜よりなる、その断面が凹状のフローティングゲー
トを形成する第4工程と、前記フローティングゲートが
形成された基板の全面に絶縁物質を塗布した後、前記第
1パターンの表面が露出されるまで蝕刻することにより
前記フローティングゲートの間の空間を埋込む埋込層を
形成する第5工程と、前記第1パターンを除去する第6工
程と、前記第1パターンを除去した後、露出されるフロ
ーティングゲートの表面及び前記埋込層上に均一な厚さ
の層間絶縁膜を形成する第７工程と、前記層間絶縁膜が
形成された基板の全面にコントロールゲート用の導電膜
を形成する第８工程と、前記コントロールゲート用の導
電膜をパタニングすることによりコントロールゲートを
形成する第9工程とを具備することを特徴とする。
【００２６】前記他の目的を達成するための本発明によ
る不揮発性メモリ素子の製造方法は、半導体基板上にト
ンネル酸化膜を形成する第1工程と、前記トンネル酸化
膜上にフローティングゲート用の導電膜を形成する第2
工程と、前記フローティングゲート用導電膜上に第1絶
縁膜を形成する第3工程と、前記第1絶縁膜上に長方形の
第1パターンを形成する第4工程と、前記第1パターンが
形成された基板の全面に均一な厚さを有する第2絶縁膜
を形成した後、これを異方性蝕刻して前記第1パターン
の側壁に第2絶縁膜スペーサを形成すると同時に前記第1
絶縁膜を蝕刻することにより前記第2絶縁膜スペーサと
蝕刻された第1絶縁膜よりなる保護膜を形成する第5工程
と、前記第2絶縁膜スペーサの側壁に導電性スペーサを
形成すると同時に前記フローティングゲート用の導電膜
を蝕刻することにより前記導電性スペーサと食刻された
フローティングゲート用の導電膜よりなる、その断面が
凹状のフローティングゲートを形成する第6工程と、前
記フローティングゲートが形成された基板の全面に絶縁
物質を塗布した後、前記第1パターンの表面が露出され
るまで蝕刻することにより前記フローティングゲートの
間の空間を埋込む埋込層を形成する第7工程と、前記第1
パターンを除去する第8工程と、前記保護膜を除去する
第9工程と、前記フローティングゲートの表面及び前記
埋込層上に均一な厚さの層間絶縁膜を形成する第10工程
と、前記層間絶縁膜が形成された基板の全面にコントロ
ールゲート用の導電膜を形成する第11工程と、前記コン
トロールゲート用の導電膜をパタニングすることにより
コントロールゲートを形成する第12工程とを具備するこ
とを特徴とする。
【００２７】前記保護膜は、前記第1パターン及びフロ
ーティングゲートを形成する物質に対した蝕刻選択性の
良好な物質で各々形成することが望ましく、前記フロー
ティングゲートは多結晶シリコンで形成し、前記第1パ
ターンは窒化物で形成し、前記保護膜は酸化物で形成す
る。
【００２８】
【発明の実施の形態】図7（Ａ）及び図7（Ｂ）は、本発
明の一実施の形態により製造された不揮発性メモリ素子
の断面図であって、図7（Ａ）はワードライン方向の断
面を示し、図7（Ｂ）はビットライン方向の断面を示
す。本発明による不揮発性メモリ素子は、半導体基板30
上に形成されたトンネル酸化膜40、前記トンネル酸化膜
40上に形成され、その断面が何れの方向でも凹状のフロ
ーティングゲート50、前記フローティングゲート50の間
の空間を埋込む絶縁物質よりなる埋込層48、前記フロー
ティングゲート50の表面と前記埋込層48の表面を均一な
厚さで覆う層間絶縁膜52及び前記層間絶縁膜52上で前記
凹状のフローティングゲート50を埋込むと同時にワード
ライン方向に長棒状に形成されたコントロールゲート58
で構成されている。
【００２９】この時、前記フローティングゲート50はワ
ードライン(即ち、コントロールゲート58)とビットライ
ン(図示せず）が重なる所で各セル単位で隔離されるよ
うに配置され、前記コントロールゲート58は導電率を高
めるため多結晶シリコン膜54とシリサイド膜56が積層さ
れた形で形成されている。従って、本発明による不揮発
性メモリ素子によれば、第1に、フローティングゲート5
0を凹状に形成し、このフローティングゲート50の凹状
の中央部の四面側壁をコントロールゲート58と接触させ
ることにより、従来よりフローティングゲート50とコン
トロールゲート58との間のキャパシタンスを増加させ、
カップリング比を向上させうるためフィールド領域の絶
縁負担(コントロールゲート58に印加される電圧を従来
より低めうるので)を減らせ、第2に、素子分離膜36上に
所定の厚さの絶縁物質よりなる埋込層48を形成すること
により活性領域間の素子分離特性を強化しうる。
【００３０】特に、前記カップリング比は、凹状のフロ
ーティングゲート50の四面側壁の高さを増加させること
によりさらに向上させうるのでフィールド領域の絶縁負
担を従来よりさらに減らしうる。図8乃至図14は、本発
明の一実施の形態として示した不揮発性メモリ素子の製
造方法を工程順序別に説明するために示した断面図であ
って、各図の（Ａ）及び（Ｂ）は各々ワードライン方向
及びビットライン方向の断面である。
【００３１】まず、図8（Ａ）及び図8（Ｂ）を参照すれ
ば、P形半導体基板30に写真とイオン注入技術及び高温
熱処理技術を用いてN形ウェル32及びP形ウェル34を順次
に形成した後、素子間素子分離特性を強化させるために
フィールド領域の半導体基板に、例えばホウ素(B)のよ
うなP形不純物を高濃度にイオン注入し、チャンネルス
トップ層の形成のための注入層(図示せず)を形成した
後、部分酸化法(LOCOS）のような素子分離法を用い、例
えば3、000オングストロームÅ〜4、000オングストロー
ムほどの素子分離膜36を形成する。この際、前記注入層
が前記素子分離膜36の形成時に提供される熱により半導
体基板の内部に拡散されて前記素子分離膜36の下部にチ
ャンネルストップ層38を形成する。
【００３２】次いで、前記素子分離膜36の形成時に使わ
れた膜を除去した後、露出された半導体基板の全面に、
例えば酸化膜または窒化膜を70オングストローム〜100
オングストロームほどに蒸着してトンネル酸化膜40を形
成し、連続に化学気相蒸着法(CVD)で多結晶シリコン膜
を、例えば1、000オングストローム〜3、000オングスト
ロームの厚さで蒸着した後、燐を多量含むPOCl3を蒸着
して前記多結晶シリコン膜内に不純物イオンをドーピン
グすることによりフローティングゲート用の導電層を形
成する。
【００３３】引続き、前記フローティングゲート用の導
電層上に所定の蝕刻工程に対し、前記フローティングゲ
ート用の導電層との蝕刻選択性の良好な物質、例えば窒
化物を3、000オングストローム〜5、000オングストロー
ムの厚さで形成し、これを各セル単位に限定されるよう
に長方形にパタニングして第1パターン44を形成した
後、引続き前記フローティングゲート用の導電層を蝕刻
することにより長方形のフローティングゲート用の導電
パターン42を形成する。
【００３４】この際、前記チャンネルストップ層38は、
素子分離膜36を形成する前に不純物イオンを注入して形
成する以外に、素子分離膜36を形成した後、この素子分
離膜36を通過するほどの注入エネルギーとして不純物イ
オンを注入する工程により形成することもできる。ま
た、前記多結晶シリコン膜内に不純物をドーピングする
工程はPOCl3を蒸着して行う以外に、燐または砒素イオ
ンを前記多結晶シリコン膜内に直接注入して行なうこと
もできる。
【００３５】図9（Ａ）及び図9（Ｂ）を参照すれば、前
記第1パターン44が形成された基板の全面に、例えば化
学気相蒸着法(CVD)で多結晶シリコン膜を1、000オング
ストローム〜2、000オングストロームの厚さに形成した
後、これを前記素子分離膜36及び第1パターン44が露出
されるまで異方性蝕刻することにより、前記第1パター
ン44の側壁にフローティングゲートの形成のための導電
性スペーサ46を形成する。前記フローティングゲート用
の導電パターン42と前記導電性スペーサ46は相互連結さ
れており、フローティングゲート50を構成する。この
時、前記フローティングゲート50は、ワードライン方向
及びビットライン方向における断面が凹状で形成され
る。
【００３６】次いで、前記素子分離膜36を通過しないほ
どのエネルギーでN形不純物イオンを注入することによ
り露出された半導体基板にソース及びドレイン47を形成
する。 この時、前記多結晶シリコン膜には、図8の説
明のように、燐または砒素を直接イオン注入することに
より不純物が注入されうる。図10（Ａ）及び図10（Ｂ）
を参照すれば、フローティングゲート50が形成された基
板の全面に、所定の蝕刻工程に対し、前記第1パターン
との蝕刻選択性の良好な物質、例えば酸化物を化学気相
蒸着法で4、000オングストローム〜6、000オングストロ
ームの厚さに蒸着した後、前記第1パターン44の表面が
完全に露出されるまでこれを蝕刻することにより前記フ
ローティングゲート50との間の空間を完全に埋込む埋込
層48を形成する。
【００３７】前記酸化物の蒸着厚さは前記フローティン
グゲート50とフローティングゲートとの間の幅により調
整されうるが、前記フローティングゲート50の間の空間
が完全に埋込まれるほどの厚さで蒸着されることが望ま
しい。図11（Ａ）及び図11（Ｂ）は、前記第1パターン
(図10の44)を湿式蝕刻液で除去した後の断面図であっ
て、前記湿式蝕刻により凹状の前記フローティングゲー
ト50の側壁は全て露出される。
【００３８】図12（Ａ）及び図12（Ｂ）を参照すれば、
露出されたフローティングゲート50の表面及び埋込層48
の表面上に、例えば80オングストロームほどの厚さの熱
酸化膜と、100オングストローム〜200オングストローム
の厚さの窒化膜を積層した後、この窒化膜の表面を熱酸
化させて酸化膜を形成することにより、等化酸化膜の厚
さが150オングストローム〜200オングストロームほどの
層間絶縁膜52を形成する。
【００３９】図13（Ａ）及び図13（Ｂ）を参照すれば、
前記層間絶縁膜52上に、例えば多結晶シリコン膜を化学
気相蒸着法で2、000オングストローム〜3、000オングス
トロームの厚さに形成した後、コントロールゲートの導
電率を高めるために金属化合物のシリサイド層を、例え
ば1、000オングストローム〜2、000オングストロームの
厚さに積層することにより多結晶シリコン膜とシリサイ
ド層とが積層された形(即ち、ポリサイド構造(polycide
structure）のコントロールゲート(即ち、ワードライ
ン)の形成のための導電層を形成する。この時、前記多
結晶シリコン膜内に不純物イオンを注入する工程は図８
の説明と同一である。
【００４０】図14（Ａ）及び図14（Ｂ）を参照すれば、
写真蝕刻工程で前記多結晶シリコン膜とシリサイド層と
をパタニングすることによりワードライン方向には(図1
4（Ａ）参照)各セルのフローティングゲート50と重なる
長棒状であり、ビットライン方向には(図14（Ｂ）参照)
各セル単位に分離されるコントロールゲート58を形成す
る。図15及び図16は、本発明の他の実施の形態として示
した不揮発性メモリ素子の製造方法を工程順序別に説明
するために示した断面図であって、前記図8乃至図14と
同一な部材符号は同一な部分を意味する。
【００４１】前記図8で説明したような技術でフローテ
ィングゲート用の導電層41を形成した後、前記フローテ
ィングゲート用の導電層41上に、所定の蝕刻工程に対
し、前記フローティングゲート用の導電層41との蝕刻選
択性の良好な物質、例えば窒化物を3、000オングストロ
ーム〜5、000オングストロームの厚さで形成し、これを
各セル単位に限定されるように長方形にパタニングして
第1パターン44を形成する(図15（Ａ）及び図15
（Ｂ）)。
【００４２】次いで、前記第1パターン44が形成された
基板の全面に、例えば化学気相蒸着法(CVD)で多結晶シ
リコン膜を1、000オングストローム〜2、000オングスト
ロームの厚さに蒸着して導電性スペーサの形成のための
導電層を形成した後、前記素子分離膜36及び第1パター
ン44が露出されるまでに前記導電性スペーサの形成のた
めの導電層及びフローティングゲート用の導電層を異方
性蝕刻することにより長方形のフローティングゲート用
の導電パターン42と前記第1パターン44の側壁に形成さ
れ、前記フローティングゲート用の導電パターン42と連
結された円筒形の導電性スペーサ45で構成され、ワード
ライン方向及びビットライン方向における断面が凹状の
フローティングゲート51を形成する。
【００４３】引続き、前記素子分離膜36を通過しないほ
どのエネルギーでN形不純物イオンを注入することによ
り露出された半導体基板にソース及びドレイン47を形成
する(図16（Ａ）及び図16（Ｂ）)。以降、埋込層、層間
絶縁膜及びコントロールゲートを形成する工程は前記図
10乃至図14に記述されたようである。
【００４４】図17乃至図22は本発明のさらに他の実施の
形態として示した不揮発性メモリ素子の製造方法を工程
順序別に説明するために示した断面図であって、前記図
8乃至図14と同一な部材符号は同一な部分を意味する。
図17（Ａ）及び図17（Ｂ）を参照すれば、前記図8で説
明したような技術でフローティングゲート用の導電層41
を形成した後、所定の蝕刻工程に対し、前記フローティ
ングゲート用の導電層41及び以降に形成される第1パタ
ーン形成膜との蝕刻選択性の良好な物質、例えば酸化物
を200オングストローム〜500オングストロームの厚さに
化学気相蒸着法で蒸着して第1保護膜60を形成した後、
前記第1保護膜60上に所定の蝕刻工程に対し、前記第1保
護膜及び以降に形成される埋込層との蝕刻選択性の良好
な物質例えば窒化物を3、000オングストローム〜5、000
オングストロームの厚さに形成することにより第1パタ
ーン形成膜43を形成する。
【００４５】図18（Ａ）及び図18（Ｂ）を参照すれば、
各セル単位に限定されるように前記第1パターン形成膜4
3と第1保護膜とをパタニングして長方形の第1パターン4
4及び第1保護膜パターン61を形成した後、前記第1パタ
ーン44及び第1保護膜パターン61が形成された基板の全
面に前記第1保護膜を構成する物質と同一な物質、例え
ば酸化物を再び200オングストローム〜500オングストロ
ームの厚さに化学気相蒸着法で蒸着して第2保護膜を形
成した後、これを異方性食蝕することにより前記第1パ
ターン44の側壁に第2保護膜よりなるスペーサ62を形成
する。この際、前記第1保護膜パターン61と第2保護膜よ
りなるスペーサ62を通称して保護膜63と称する。
【００４６】図19（Ａ）及び図19（Ｂ）を参照すれば、
前記第1パターン44及び保護膜63が形成された基板の全
面に、例えば化学気相蒸着法(CVD)で多結晶シリコン膜
を1、000オングストローム〜2、000オングストロームの
厚さに蒸着して導電性スペーサの形成のための導電層を
形成した後、前記素子分離膜36及び第1パターン44が露
出されるまでに前記導電性スペーサの形成のための導電
層及びフローティングゲート用の導電層を異方性蝕刻す
ることにより長方形のフローティングゲート用の導電パ
ターン42と前記第1パターン44の側壁に形成されて前記
フローティングゲート用の導電パターン42と連結された
円筒形の導電性スペーサ45で構成され、ワードライン方
向及びビットライン方向での断面が凹状のフローティン
グゲート51を形成する。次いで、前記素子分離膜36を通
過しないほどのエネルギーでN形不純物イオンを注入す
ることにより露出された半導体基板にソース及びドレイ
ン47を形成する。
【００４７】図20（Ａ）及び図20（Ｂ）を参照すれば、
フローティングゲート51が形成された基板の全面に、所
定の蝕刻工程に対し、前記第1パターンとの蝕刻選択性
の良好な物質、例えば酸化物を化学気相蒸着法で4、000
オングストローム〜6、000オングストロームの厚さに蒸
着した後、前記第1パターン44の表面が完全に露出され
るまでにこれを蝕刻することにより前記フローティング
ゲート51の間の空間を完全に埋込む埋込層48を形成す
る。
【００４８】この時、前記酸化物の蒸着厚さは前記フロ
ーティングゲート51とフローティングゲート51の間の幅
により調整されうるが、前記フローティングゲート51の
間の空間が完全に埋込まれるほどの厚さに蒸着されるこ
とが望ましい。図21（Ａ）及び図21（Ｂ）は前記第1パ
ターン(図20（Ａ）、（Ｂ）の44)を湿式蝕刻液で除去し
た後、引続き保護膜(図20（Ａ）、（Ｂ）の61)を湿式蝕
刻として除去した後の断面図であって、前記湿式蝕刻に
より凹状の前記フローティングゲート50の側壁は全て露
出される。
【００４９】前記第1パターンは、通常燐酸のような湿
式蝕刻液を使用して除去するが、このような湿式蝕刻
時、フローティングゲート50が前記湿式蝕刻液に露出さ
れ、その表面が損傷されたり、第1パターンの残留物が
完全に除去されなく、フローティングゲートの表面に残
って膜質を低下させることによりプログラム動作や消去
動作のための高電圧の印加時、漏れ電流特性が弱くなる
問題点が発生する。従って、本実施例では、フローティ
ングゲート50の四面壁に保護膜を形成して前記第1パタ
ーンの除去時にフローティングゲート50を保護させるこ
とにより前記のような漏れ電流の問題が発生しない。
【００５０】図22（Ａ）及び図22（Ｂ）を参照すれば、
露出されたフローティングゲート50の表面及び埋込層48
の表面上に、例えば80Åほどの厚さの熱酸化膜と、100
オングストローム〜200オングストロームの厚さの窒化
膜を積層した後、この窒化膜の表面を熱酸化させ、酸化
膜を形成することにより等値酸化膜の厚さが150オング
ストローム〜200オングストロームの層間絶縁膜52を形
成する。
【００５１】
【発明の効果】本発明による不揮発性メモリ素子及びそ
の製造方法によれば、第1、フローティングゲートを凹
状の断面を有するように形成してコントロールゲートと
フローティングゲートとの間のキャパシタンスを増加
(カップリング比増加)させることによりプログラムまた
は消去時に印加される電圧を従来より低めてフィールド
領域の絶縁負担を減らしうる。
【００５２】プログラム及び消去電圧を低くする場合、
プログラム電圧を生成したり、生成されたプログラム電
圧をセルのコントロールゲートに伝達するためのロジッ
ク回路を構成するトランジスタ及びキャパシタの動作電
圧が低くなってトランジスタゲート酸化膜やキャパシタ
を構成する酸化膜の破壊電圧やトランジスタのジャンク
ションブレイクダウン電圧が改善される。
【００５３】第2に、フローティングゲートの間の空間
を埋込層で埋込み、セル間の分離のための分離膜の厚さ
を増加させる効果を得ることによりフィールド領域の素
子分離特性を強化させうる。即ち、活性領域間の絶縁の
ために従来には素子分離膜のみを使用したが、本発明で
は素子分離膜だけでなく埋込層も使用するので、つまり
セル間の分離のための分離膜の厚さを増加させうる。こ
のような、分離膜の厚さ増加効果はフィールド領域をス
ケールダウンさせ、セルアレーの全体的な面積を縮める
ことにより素子の集積度を増加させうる。
【００５４】第3に、フローティングゲートを完全に形
成した後、コントロールゲートを形成するので、従来の
セルフアライン蝕刻工程時に問題となった素子分離膜上
の導電性残留物の問題が発生しないので、これによる不
良発生を防止しうる。
【００５５】第4に、第1パターンの厚さを調整すること
によりフローティングゲートとコントロールゲートとの
間のキャパシタンスを増加させうるので効率よくカップ
リング比を増加させうる。本発明は前記実施の形態に限
定されなく、多くの変形が本発明の技術的思想内で当分
野で通常の知識を有するものにより可能であることは明
白である。
【図面の簡単な説明】
【図１】 一般的なEEPROMを示した断面図である。
【図２】 （Ａ）および（Ｂ）は、前記EEPROMの製造に
用いられる工程順序別レイアウト図である。
【図３】 （Ａ）は、前記図２（Ａ）のIII-III線を切
って見た断面図であり、（Ｂ）は、前記図２（Ａ）のII
I'-III'線を切って見た断面図である。
【図４】 （Ａ）は、前記図２（Ｂ）のIV-IV線を切っ
て見た断面図であり、（Ｂ）は、前記図２（Ｂ）のIV'-
IV'線を切って見た断面図である。
【図５】 フローティングゲートとコントロールゲート
との間のキャパシタンスを増加させるためにフローティ
ングゲートを素子分離膜までに拡張したりフローティン
グゲートを厚くする時発生する問題点を説明するための
ものであって、（Ａ）、（Ｂ）は、図２（Ｂ）のV-V線
を切って見た断面図である。
【図６】 フローティングゲートとコントロールゲート
との間のキャパシタンスを増加させるためにフローティ
ングゲートを素子分離膜までに拡張したりフローティン
グゲートを厚くする時発生する問題点を説明するための
ものであって、図２（Ｂ）のV-V線を切って見た断面図
である。
【図７】 本発明の一実施の形態により製造された不揮
発性メモリ素子の断面図であり、（Ａ）はワードライン
方向、（Ｂ）は、ビットライン方向からみた図である。
【図８】 本発明の一実施の形態として示した不揮発性
メモリ素子の製造方法を工程順序別に説明するため示し
た断面図であり、（Ａ）はワードライン方向、（Ｂ）
は、ビットライン方向からみた図である。
【図９】 本発明の一実施の形態として示した不揮発性
メモリ素子の製造方法を工程順序別に説明するため示し
た断面図であり、（Ａ）はワードライン方向、（Ｂ）
は、ビットライン方向からみた図である。
【図１０】 本発明の一実施の形態として示した不揮発
性メモリ素子の製造方法を工程順序別に説明するため示
した断面図であり、（Ａ）はワードライン方向、（Ｂ）
は、ビットライン方向からみた図である。
【図１１】 本発明の一実施の形態として示した不揮発
性メモリ素子の製造方法を工程順序別に説明するため示
した断面図であり、（Ａ）はワードライン方向、（Ｂ）
は、ビットライン方向からみた図である。
【図１２】 本発明の一実施の形態として示した不揮発
性メモリ素子の製造方法を工程順序別に説明するため示
した断面図であり、（Ａ）はワードライン方向、（Ｂ）
は、ビットライン方向からみた図である。
【図１３】 本発明の一実施の形態として示した不揮発
性メモリ素子の製造方法を工程順序別に説明するため示
した断面図であり、（Ａ）はワードライン方向、（Ｂ）
は、ビットライン方向からみた図である。
【図１４】 本発明の一実施の形態として示した不揮発
性メモリ素子の製造方法を工程順序別に説明するため示
した断面図であり、（Ａ）はワードライン方向、（Ｂ）
は、ビットライン方向からみた図である。
【図１５】 本発明の他の実施の形態として示した不揮
発性メモリ素子の製造方法を工程順序別に説明するため
示した断面図であり、（Ａ）はワードライン方向、
（Ｂ）は、ビットライン方向からみた図である。
【図１６】 本発明の他の実施の形態として示した不揮
発性メモリ素子の製造方法を工程順序別に説明するため
示した断面図であり、（Ａ）はワードライン方向、
（Ｂ）は、ビットライン方向からみた図である。
【図１７】 本発明のさらに別の実施の形態として示し
た不揮発性メモリ素子の製造方法を工程順序別に説明す
るため示した断面図であり、（Ａ）はワードライン方
向、（Ｂ）は、ビットライン方向からみた図である。
【図１８】 本発明のさらに別の実施の形態として示し
た不揮発性メモリ素子の製造方法を工程順序別に説明す
るため示した断面図であり、（Ａ）はワードライン方
向、（Ｂ）は、ビットライン方向からみた図である。
【図１９】 本発明のさらに別の実施の形態として示し
た不揮発性メモリ素子の製造方法を工程順序別に説明す
るため示した断面図であり、（Ａ）はワードライン方
向、（Ｂ）は、ビットライン方向からみた図である。
【図２０】 本発明のさらに別の実施の形態として示し
た不揮発性メモリ素子の製造方法を工程順序別に説明す
るため示した断面図であり、（Ａ）はワードライン方
向、（Ｂ）は、ビットライン方向からみた図である。
【図２１】 本発明のさらに別の実施の形態として示し
た不揮発性メモリ素子の製造方法を工程順序別に説明す
るため示した断面図であり、（Ａ）はワードライン方
向、（Ｂ）は、ビットライン方向からみた図である。
【図２２】 本発明のさらに別の実施の形態として示し
た不揮発性メモリ素子の製造方法を工程順序別に説明す
るため示した断面図であり、（Ａ）はワードライン方
向、（Ｂ）は、ビットライン方向からみた図である。
【符号の説明】
３０ 半導体基板 ４０ トンネル酸化膜 ４８ 埋め込み層 ５０ フローティングゲート ５２ 層間絶縁膜 ５８ コントロールゲート

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成されたトンネル酸化
    膜と、 前記トンネル酸化膜上に形成され、その断面がいずれの
    方向でも凹状のフローティングゲートと、 前記フローティングゲートの間の空間を埋込む形で形成
    された埋込層と、 前記フローティングゲートの表面と前記埋込層の表面と
    を均一な厚さで覆う層間絶縁膜と、 前記層間絶縁膜上に形成されたコントロールゲートとを
    具備することを特徴とする凹状のフローティングゲート
    を具備した不揮発性メモリ素子。
  2. 【請求項２】 前記フローティングゲートは各々ワード
    ラインとビットラインとが重なる所に位置し、フィール
    ド領域の素子分離膜の縁部を覆うように形成することを
    特徴とする請求項１に記載の凹状のフローティングゲー
    トを具備した不揮発性メモリ素子。
  3. 【請求項３】 ａ） 半導体基板上にトンネル酸化膜を
    形成する第1工程と、 ｂ） 前記トンネル酸化膜上にフローティングゲート用
    の導電膜を形成する第2工程と、 ｃ） 前記フローティングゲート用の導電膜上に長方形
    の第1パターンを形成する第3工程と、 ｄ） 前記第1パターンをマスクとして前記フローティン
    グゲート用の導電膜を蝕刻することによりフローティン
    グゲート用の導電パターンを形成する第4工程と、 ｅ） 前記第1パターン及びフローティングゲート用の導
    電パターンの側壁に導電性スペーサを形成することによ
    り前記フローティングゲート用の導電パターンと導電性
    スペーサよりなるその断面が凹状のフローティングゲー
    トを形成する第5工程と、 ｆ） 前記フローティングゲートが形成された基板の全
    面に絶縁物質を塗布した後、前記第1パターンの表面が
    露出されるまでに蝕刻することにより前記フローティン
    グゲートの間の空間を埋込む埋込層を形成する第6工程
    と、 ｇ） 前記第1パターンを除去する第7工程と、 ｈ） 前記第1パターンが除去された後、露出されるフロ
    ーティングゲートの表面及び前記埋込層上に均一な厚さ
    の層間絶縁膜を形成する第8工程と、 ｉ） 前記層間絶縁膜が形成された基板の全面にコント
    ロールゲート用の導電膜を形成する第9工程と、 ｊ） 前記コントロールゲート用の導電膜をパタニング
    することによりコントロールゲートを形成する第10工程
    とを具備することを特徴とする凹状のフローティングゲ
    ートを具備した不揮発性メモリ素子の製造方法。
  4. 【請求項４】 前記フローティングゲート用の導電膜及
    び導電性スペーサは化学気相蒸着法により多結晶シリコ
    ン膜を形成することを特徴とする請求項３に記載の凹状
    のフローティングゲートを具備した不揮発性メモリ素子
    の製造方法。
  5. 【請求項５】 前記第1パターンは所定の蝕刻工程に対
    し、前記フローティングゲート用の導電膜及び導電性ス
    ペーサを形成する物質に対した蝕刻選択性の良好な物質
    で形成することを特徴とする請求項３に記載の凹状のフ
    ローティングゲートを具備した不揮発性メモリ素子の製
    造方法。
  6. 【請求項６】 前記埋込層は前記第1パターンを形成す
    る物質に対した蝕刻選択性の良好な物質で形成すること
    を特徴とする請求項３に記載の凹状のフローティングゲ
    ートを具備した不揮発性メモリ素子の製造方法。
  7. 【請求項７】 前記フローティングゲート用導電膜及び
    導電性スペーサは不純物のドーピングされた多結晶シリ
    コンで形成し、前記第1パターンは窒化物で形成し、前
    記埋込層は酸化物で形成することを特徴とする請求項６
    に記載の凹状のフローティングゲートを具備した不揮発
    性メモリ素子の製造方法。
  8. 【請求項８】 前記コントロールゲート用の導電膜はポ
    リサイド膜で形成することを特徴とする請求項３に記載
    の凹状のフローティングゲートを具備した不揮発性メモ
    リ素子の製造方法。
  9. 【請求項９】 ａ） 半導体基板上にトンネル酸化膜を
    形成する第1工程と、 ｂ） 前記トンネル酸化膜上にフローティングゲート用
    の導電膜を形成する第２工程と、 ｃ） 前記フローティングゲート用の導電膜上に長方形
    の第1パターンを形成する第3工程と、 ｄ） 前記第1パターンの側壁に導電性スペーサを形成す
    ると同時に前記フローティングゲート用の導電膜を蝕刻
    することにより前記導電性スペーサと食刻されたフロー
    ティングゲート用の導電膜よりなる、その断面が凹状の
    フローティングゲートを形成する第4工程と、 ｅ） 前記フローティングゲートが形成された基板の全
    面に絶縁物質を塗布した後、前記第1パターンの表面が
    露出されるまで蝕刻することにより前記フローティング
    ゲートの間の空間を埋込む埋込層を形成する第5工程
    と、 ｆ） 前記第1パターンを除去する第6工程と、 ｇ） 前記第1パターンを除去した後、露出されるフロー
    ティングゲートの表面及び前記埋込層上に均一な厚さの
    層間絶縁膜を形成する第7工程と、 ｈ） 前記層間絶縁膜が形成された基板の全面にコント
    ロールゲート用の導電膜を形成する第8工程と、 ｉ） 前記コントロールゲート用の導電膜をパタニング
    することによりコントロールゲートを形成する第9工程
    とを具備することを特徴とする凹状のフローティングゲ
    ートを具備した不揮発性メモリ素子の製造方法。
  10. 【請求項１０】 ａ）半導体基板上に、トンネル酸化膜
    を形成する第１工程と、 ｂ） 前記トンネル酸化膜上にフローティングゲート用
    の導電膜を形成する第2工程と、 ｃ） 前記フローティングゲート用導電膜上に第1絶縁膜
    を形成する第3工程と、 ｄ） 前記第1絶縁膜上に長方形の第1パターンを形成す
    る第4工程と、 ｅ） 前記第1パターンが形成された基板の全面に均一な
    厚さを有する第2絶縁膜を形成した後、これを異方性蝕
    刻して前記第1パターンの側壁に第2絶縁膜スペーサを形
    成すると同時に前記第1絶縁膜を蝕刻することにより前
    記第2絶縁膜スペーサと食刻された第1絶縁膜よりなる保
    護膜を形成する第5工程と、 ｆ） 前記第2絶縁膜スペーサの側壁に導電性スペーサを
    形成すると同時に前記フローティングゲート用の導電膜
    を蝕刻することにより前記導電性スペーサと食刻された
    フローティングゲート用の導電膜よりなる、その断面が
    凹状のフローティングゲートを形成する第6工程と、 ｇ） 前記フローティングゲートが形成された基板の全
    面に絶縁物質を塗布した後、前記第1パターンの表面が
    露出されるまで蝕刻することにより前記フローティング
    ゲートの間の空間を埋込む埋込層を形成する第7工程
    と、 ｈ） 前記第1パターンを除去する第8工程と、 ｉ） 前記保護膜を除去する第9工程と、 ｊ） 前記フローティングゲートの表面及び前記埋込層
    上に均一な厚さの層間絶縁膜を形成する第10工程と、 ｋ） 前記層間絶縁膜が形成された基板の全面にコント
    ロールゲート用の導電膜を形成する第11工程と、 ｌ） 前記コントロールゲート用の導電膜をパタニング
    することによりコントロールゲートを形成する第12工程
    とを具備することを特徴とする凹状のフローティングゲ
    ートを具備した不揮発性メモリ素子の製造方法。
  11. 【請求項１１】 前記保護膜は、前記第1パターン及び
    フローティングゲートを形成する物質に対した蝕刻選択
    性の良好な物質で各々形成することを特徴とする請求項
    １０に記載の凹状のフローティングゲートを具備した不
    揮発性メモリ素子の製造方法。
  12. 【請求項１２】 前記フローティングゲートは多結晶シ
    リコンで形成し、前記第1パターンは窒化物で形成し、
    前記保護膜は酸化物で形成することを特徴とする請求項
    １１に記載の凹状のフローティングゲートを具備した不
    揮発性メモリ素子の製造方法。
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