JPH10116995A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10116995A JPH10116995A JP8269944A JP26994496A JPH10116995A JP H10116995 A JPH10116995 A JP H10116995A JP 8269944 A JP8269944 A JP 8269944A JP 26994496 A JP26994496 A JP 26994496A JP H10116995 A JPH10116995 A JP H10116995A
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Abstract
(57)【要約】
【課題】 ダイヤフラム部を薄化することにより、半導
体圧力センサの高度化、小型化を図る。 【解決手段】 ダイオード部ＡにおけるＮ- エピタキシ
ャル型領域２の表層部にＰ+ 型拡散層５と、ダイオード
部ＡにおけるＮ- 型エピタキシャル領域２の表層部のう
ちＰ+ 型拡散層５の周辺にＮ+ 型拡散層６を形成する。
そして、Ｐ+ 型拡散層５と、このＰ+ 型拡散層５の周辺
に形成したＮ+ 型拡散層７とを電気的に接続する電気配
線９を形成して、その後、Ｐ+ 型拡散層５と電気的に接
続された電気配線９側から所定電圧を印加して電気化学
ストップエッチングを行う。このようにすると、Ｐ+ 型
拡散層５とＮ+ 型拡散層７とが短絡して同電位を保持す
るため、Ｐ+ 型拡散層５、Ｎ- 型エピタキシャル領域２
及びＰ- 型シリコン基板１により形成される寄生トラン
ジスタがオンせず、良好なダイヤフラムが形成できる。
体圧力センサの高度化、小型化を図る。 【解決手段】 ダイオード部ＡにおけるＮ- エピタキシ
ャル型領域２の表層部にＰ+ 型拡散層５と、ダイオード
部ＡにおけるＮ- 型エピタキシャル領域２の表層部のう
ちＰ+ 型拡散層５の周辺にＮ+ 型拡散層６を形成する。
そして、Ｐ+ 型拡散層５と、このＰ+ 型拡散層５の周辺
に形成したＮ+ 型拡散層７とを電気的に接続する電気配
線９を形成して、その後、Ｐ+ 型拡散層５と電気的に接
続された電気配線９側から所定電圧を印加して電気化学
ストップエッチングを行う。このようにすると、Ｐ+ 型
拡散層５とＮ+ 型拡散層７とが短絡して同電位を保持す
るため、Ｐ+ 型拡散層５、Ｎ- 型エピタキシャル領域２
及びＰ- 型シリコン基板１により形成される寄生トラン
ジスタがオンせず、良好なダイヤフラムが形成できる。
Description
【０００１】
【発明の属する技術分野】本発明は、薄肉部を有する半
導体装置の製造方法に関し、例えば、ダイヤフラムを有
する半導体圧力センサ等の半導体装置の製造方法に関す
る。
導体装置の製造方法に関し、例えば、ダイヤフラムを有
する半導体圧力センサ等の半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】半導体圧力センサにおいて、ダイヤフラ
ム部を電気化学ストップエッチングにより形成する。こ
の電気化学ストップエッチングを行うに際し、ダイアフ
ラム部に所定電圧を印加する必要がある。ところで、一
般的に半導体装置を製造するにあたって、１つのウェハ
により多数のチップを形成するため、上記所定電圧をこ
れら多数のチップに印加しなければならない。このた
め、各チップに電気的に導通した配線を形成し、その配
線を介して所定電圧を印加して電気化学ストップエッチ
ングを行っている。
ム部を電気化学ストップエッチングにより形成する。こ
の電気化学ストップエッチングを行うに際し、ダイアフ
ラム部に所定電圧を印加する必要がある。ところで、一
般的に半導体装置を製造するにあたって、１つのウェハ
により多数のチップを形成するため、上記所定電圧をこ
れら多数のチップに印加しなければならない。このた
め、各チップに電気的に導通した配線を形成し、その配
線を介して所定電圧を印加して電気化学ストップエッチ
ングを行っている。
【０００３】具体的には、図７に示すように、ウェハ内
の多数のチップに並列的に接続された電気配線９を形成
し、電気化学ストップエッチング時には、この電気配線
９を介してダイヤフラム部に所定電圧Ｖｃｃが印加され
る。そして、ダイヤフラムを形成した後、スクライブラ
インに沿ってダイシングカットし、チップ単位に分割す
る。しかしこのとき、図８に示すように、チップ端面に
配線の残粕５０が付着し、半導体圧力センサ作動時にお
いて電気配線９とＰ - 型シリコン基板１が短絡してしま
う場合がある。これを防ぐために、図９に示すように、
Ｐ+ 型拡散層５及びＮ+ 型拡散層７にて電気化学ストッ
プエッチング時の印加電圧においては順方向バイアスと
なり、半導体圧力センサ実動作時においては逆方向バイ
アスとなるダイオードを形成している。
の多数のチップに並列的に接続された電気配線９を形成
し、電気化学ストップエッチング時には、この電気配線
９を介してダイヤフラム部に所定電圧Ｖｃｃが印加され
る。そして、ダイヤフラムを形成した後、スクライブラ
インに沿ってダイシングカットし、チップ単位に分割す
る。しかしこのとき、図８に示すように、チップ端面に
配線の残粕５０が付着し、半導体圧力センサ作動時にお
いて電気配線９とＰ - 型シリコン基板１が短絡してしま
う場合がある。これを防ぐために、図９に示すように、
Ｐ+ 型拡散層５及びＮ+ 型拡散層７にて電気化学ストッ
プエッチング時の印加電圧においては順方向バイアスと
なり、半導体圧力センサ実動作時においては逆方向バイ
アスとなるダイオードを形成している。
【０００４】しかしながら、このダイオードにおけるＰ
+ 型領域５とＮ- 型エピタキシャル層２及びＰ- 型シリ
コン基板１にて寄生トランジスタが形成される。そし
て、電気化学ストップエッチング時においてこの寄生ト
ランジスタがオンし、電気配線９からＰ- 型シリコン基
板１に電流が流れてしまいダイヤフラム部Ｂを形成する
ための所定電圧Ｖｃｃを加えることができない。この寄
生トランジスタの影響をなくすために、従来においては
ダイオードの下のＮ- 型エピタキシャル層２とＰ - 型シ
リコン基板１間にキャリアストッパーとしてＮ+ 埋め込
み拡散層を形成している。
+ 型領域５とＮ- 型エピタキシャル層２及びＰ- 型シリ
コン基板１にて寄生トランジスタが形成される。そし
て、電気化学ストップエッチング時においてこの寄生ト
ランジスタがオンし、電気配線９からＰ- 型シリコン基
板１に電流が流れてしまいダイヤフラム部Ｂを形成する
ための所定電圧Ｖｃｃを加えることができない。この寄
生トランジスタの影響をなくすために、従来においては
ダイオードの下のＮ- 型エピタキシャル層２とＰ - 型シ
リコン基板１間にキャリアストッパーとしてＮ+ 埋め込
み拡散層を形成している。
【０００５】このＮ+ 埋め込み拡散層は、Ｐ- 型シリコ
ン基板１、Ｎ- 型エピタキシャル層２の両方向に厚み広
がりを持ち、Ｎ+ 埋め込み層がないダイヤフラム部にお
いては数μｍ程度Ｎ- 型エピタキシャル層２の厚さが厚
くなる。
ン基板１、Ｎ- 型エピタキシャル層２の両方向に厚み広
がりを持ち、Ｎ+ 埋め込み層がないダイヤフラム部にお
いては数μｍ程度Ｎ- 型エピタキシャル層２の厚さが厚
くなる。
【０００６】
【発明が解決しようとする課題】ところで、半導体圧力
センサの高度化、小型化を図るためには、ダイヤフラム
の薄化が考えられる。そして、ダイヤフラムの厚さは、
印加電圧による空乏層広がりやＮ- 型エピタキシャル層
２の厚さにより決定されるため、Ｎ- 型エピタキシャル
層２の薄化が必要となる。
センサの高度化、小型化を図るためには、ダイヤフラム
の薄化が考えられる。そして、ダイヤフラムの厚さは、
印加電圧による空乏層広がりやＮ- 型エピタキシャル層
２の厚さにより決定されるため、Ｎ- 型エピタキシャル
層２の薄化が必要となる。
【０００７】このＮ- 型エピタキシャル層２の薄化のた
めに、上述したＮ+ 埋め込み拡散層を廃止することが考
えられるが、電気化学ストップエッチング時において寄
生トランジスタの影響が生じるという問題がある。本発
明は上記点に鑑みてなされたもので、Ｎ+ 埋め込み拡散
層をなくし、寄生トランジスタの影響のない半導体装置
を製造する方法を提供することを目的とする。
めに、上述したＮ+ 埋め込み拡散層を廃止することが考
えられるが、電気化学ストップエッチング時において寄
生トランジスタの影響が生じるという問題がある。本発
明は上記点に鑑みてなされたもので、Ｎ+ 埋め込み拡散
層をなくし、寄生トランジスタの影響のない半導体装置
を製造する方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するため、以下の技術的手段を採用する。請求項１に記
載の発明においては、第１導電型の半導体基板（１）上
に、形成された第２導電型の半導体層（２）を少なくと
もダイオード部（Ａ）とダイヤフラム部（Ｂ）とに分離
し、ダイオード部（Ａ）における半導体層（２）の表層
部に第１導電型の拡散層（５）を形成し、この拡散層
（５）の表層部に第２導電型の拡散層（７）を形成す
る。また、第１導電型の拡散層（５）の周辺に第２導電
型の拡散層（６）を形成する。
するため、以下の技術的手段を採用する。請求項１に記
載の発明においては、第１導電型の半導体基板（１）上
に、形成された第２導電型の半導体層（２）を少なくと
もダイオード部（Ａ）とダイヤフラム部（Ｂ）とに分離
し、ダイオード部（Ａ）における半導体層（２）の表層
部に第１導電型の拡散層（５）を形成し、この拡散層
（５）の表層部に第２導電型の拡散層（７）を形成す
る。また、第１導電型の拡散層（５）の周辺に第２導電
型の拡散層（６）を形成する。
【０００９】そして、第１の導電型拡散層（５）と、こ
の第１の導電型拡散層（５）の周辺に形成した第２の導
電型の拡散層（７）とを電気的に接続する電気配線
（９）と、第１導電型の拡散層（５）の表層部に形成し
た第２導電型の拡散層（７）とダイヤフラム部（Ｂ）に
おける半導体層（２）とを電気的に接続する電気配線
（１０）を形成する。
の第１の導電型拡散層（５）の周辺に形成した第２の導
電型の拡散層（７）とを電気的に接続する電気配線
（９）と、第１導電型の拡散層（５）の表層部に形成し
た第２導電型の拡散層（７）とダイヤフラム部（Ｂ）に
おける半導体層（２）とを電気的に接続する電気配線
（１０）を形成する。
【００１０】次に、第１導電型の拡散層（５）と電気的
に接続された電気配線（１１）側から所定電圧を印加し
て電気化学ストップエッチングを行い、ダイヤフラム部
（Ｂ）における半導体基板（１）裏面に、凹部（１３）
を形成することを特徴とする。このように、ダイオード
部（Ａ）における第２導電型の半導体層（２）の表層部
に形成される第１導電型の拡散層（５）の周辺に第１導
電型の拡散層（６）を形成して、第１導電型の拡散層
（５）と第２導電型の拡散層（６）とを短絡させること
により、電気化学ストップエッチング時に所定電圧Ｖｃ
ｃを印加したときにおいて寄生トランジスタがオンしな
いようにすることができる。
に接続された電気配線（１１）側から所定電圧を印加し
て電気化学ストップエッチングを行い、ダイヤフラム部
（Ｂ）における半導体基板（１）裏面に、凹部（１３）
を形成することを特徴とする。このように、ダイオード
部（Ａ）における第２導電型の半導体層（２）の表層部
に形成される第１導電型の拡散層（５）の周辺に第１導
電型の拡散層（６）を形成して、第１導電型の拡散層
（５）と第２導電型の拡散層（６）とを短絡させること
により、電気化学ストップエッチング時に所定電圧Ｖｃ
ｃを印加したときにおいて寄生トランジスタがオンしな
いようにすることができる。
【００１１】これにより、寄生トランジスタをオンさせ
ないために必要としていた、第１導電型の半導体基板
（１）と第２導電型の半導体層（２）との間に形成する
Ｎ+ 埋め込み層を排除することができるため、半導体圧
力センサの薄化を図ることができる。なお、上記各手段
の括弧内の符号は、後述する実施形態記載の具体的手段
との対応関係を示すものである。
ないために必要としていた、第１導電型の半導体基板
（１）と第２導電型の半導体層（２）との間に形成する
Ｎ+ 埋め込み層を排除することができるため、半導体圧
力センサの薄化を図ることができる。なお、上記各手段
の括弧内の符号は、後述する実施形態記載の具体的手段
との対応関係を示すものである。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて説明する。図１に本発明の一実施形態であっ
て、電気化学ストップエッチング時における半導体圧力
センサの説明図を示す。本実施形態における半導体圧力
センサの製造工程について説明する。まず、Ｐ - 型シリ
コン基板（第１導電型の半導体基板）１上にエピタキシ
ャル成長法によりＮ- 型エピタキシャル領域（第２導電
型の半導体層）２を形成する。そして、Ｎ- 型エピタキ
シャル領域２に、素子分離のためのアイソレーションＰ
+ 型拡散層３を形成する。
基づいて説明する。図１に本発明の一実施形態であっ
て、電気化学ストップエッチング時における半導体圧力
センサの説明図を示す。本実施形態における半導体圧力
センサの製造工程について説明する。まず、Ｐ - 型シリ
コン基板（第１導電型の半導体基板）１上にエピタキシ
ャル成長法によりＮ- 型エピタキシャル領域（第２導電
型の半導体層）２を形成する。そして、Ｎ- 型エピタキ
シャル領域２に、素子分離のためのアイソレーションＰ
+ 型拡散層３を形成する。
【００１３】このアイソレーションＰ+ 型拡散層（第１
導電型の拡散層）３により分離された領域は、ダイオー
ド部Ａとダイヤフラム部Ｂ及びスクライブ部Ｃに区別さ
れる。そして、ダイヤフラム部ＢにおけるＮ- 型エピタ
キシャル領域２の表層部にイオン注入を行いブリッジ状
にゲージ抵抗となるＰ+ 型拡散層４を形成し、また、ダ
イオード部ＡにおけるＮ- 型エピタキシャル領域２の表
層部にイオン注入を行い、Ｐ+ 型拡散層５を形成する。
導電型の拡散層）３により分離された領域は、ダイオー
ド部Ａとダイヤフラム部Ｂ及びスクライブ部Ｃに区別さ
れる。そして、ダイヤフラム部ＢにおけるＮ- 型エピタ
キシャル領域２の表層部にイオン注入を行いブリッジ状
にゲージ抵抗となるＰ+ 型拡散層４を形成し、また、ダ
イオード部ＡにおけるＮ- 型エピタキシャル領域２の表
層部にイオン注入を行い、Ｐ+ 型拡散層５を形成する。
【００１４】次に、ダイオード部ＡにおけるＰ+ 型拡散
層５の表層部とＮ- 型エピタキシャル領域２の表層部の
うちＰ+ 型拡散層５の周辺及びダイヤフラム部Ｂにおけ
るＰ + 型領域４の近傍にそれぞれリンイオン等を拡散さ
せ、Ｎ- 型拡散層（第２導電型の拡散層）６、７、８を
形成する。このときの半導体圧力センサのダイオード部
Ａにおける上面図を図２（ａ）に示す。
層５の表層部とＮ- 型エピタキシャル領域２の表層部の
うちＰ+ 型拡散層５の周辺及びダイヤフラム部Ｂにおけ
るＰ + 型領域４の近傍にそれぞれリンイオン等を拡散さ
せ、Ｎ- 型拡散層（第２導電型の拡散層）６、７、８を
形成する。このときの半導体圧力センサのダイオード部
Ａにおける上面図を図２（ａ）に示す。
【００１５】なお、ダイオード部ＡにおけるＰ+ 型拡散
層５、Ｎ- 型エピタキシャル領域２、Ｐ- 型シリコン基
板１により形成されるＰＮＰ接続は、電気化学ストップ
エッチング時においては、寄生トランジスタとして作用
し、それぞれエミッタ領域、ベース領域、コレクタ領域
となる。そして、図示しないが所定の領域に酸化膜を形
成し、その後、この上面全面に、配線層を形成し、エッ
チングにより電気配線９、１０をパターニング形成す
る。このとき、Ｎ+ 型拡散層６を形成したことにより電
気配線９にて、ダイオード部Ａにおけるエミッタ領域で
あるＰ+ 型拡散層５とベース領域であるＮ- 型エピタキ
シャル領域とが電気的に接続される。また、このとき電
気配線１０によりＮ + 型拡散層７とダイヤフラム部Ｂに
おけるＮ- 型拡散層とを電気的に接続する。この後、電
気配線９と電気的に接続されたボンディングパッド１１
と、電気配線１０と電気的に接続されたボンディングパ
ッド１２をそれぞれ形成する。
層５、Ｎ- 型エピタキシャル領域２、Ｐ- 型シリコン基
板１により形成されるＰＮＰ接続は、電気化学ストップ
エッチング時においては、寄生トランジスタとして作用
し、それぞれエミッタ領域、ベース領域、コレクタ領域
となる。そして、図示しないが所定の領域に酸化膜を形
成し、その後、この上面全面に、配線層を形成し、エッ
チングにより電気配線９、１０をパターニング形成す
る。このとき、Ｎ+ 型拡散層６を形成したことにより電
気配線９にて、ダイオード部Ａにおけるエミッタ領域で
あるＰ+ 型拡散層５とベース領域であるＮ- 型エピタキ
シャル領域とが電気的に接続される。また、このとき電
気配線１０によりＮ + 型拡散層７とダイヤフラム部Ｂに
おけるＮ- 型拡散層とを電気的に接続する。この後、電
気配線９と電気的に接続されたボンディングパッド１１
と、電気配線１０と電気的に接続されたボンディングパ
ッド１２をそれぞれ形成する。
【００１６】次に、図示しないが、Ｐ- 型シリコン基板
１の底面側を、ダイヤフラム部Ｂに穴が形成されたマス
クで覆う。そして、配線電極１０側から所定電圧Ｖｃｃ
を印加した状態でＫＯＨ水溶液にて電気化学ストップエ
ッチングを行い、ダイヤフラム部Ｂの所定部分の薄膜化
を行う。ここで、電気化学ストップエッチングは、シリ
コンの電位がパッシベーション電圧以上になると、陽極
酸化反応により酸化膜が形成されるためシリコンのエッ
チングが停止することを利用している。Ｎ型エピタキシ
ャル層にパッシベーション電圧以上の所定電圧Ｖｃｃが
印加されるため、ＰＮ接合で空乏層が発生する。Ｐ- 型
シリコン基板１側の空乏層の先端は略パッシベーション
電圧と等しいため、Ｐ- 型シリコン基板１側の空乏層で
エッチングが停止する。
１の底面側を、ダイヤフラム部Ｂに穴が形成されたマス
クで覆う。そして、配線電極１０側から所定電圧Ｖｃｃ
を印加した状態でＫＯＨ水溶液にて電気化学ストップエ
ッチングを行い、ダイヤフラム部Ｂの所定部分の薄膜化
を行う。ここで、電気化学ストップエッチングは、シリ
コンの電位がパッシベーション電圧以上になると、陽極
酸化反応により酸化膜が形成されるためシリコンのエッ
チングが停止することを利用している。Ｎ型エピタキシ
ャル層にパッシベーション電圧以上の所定電圧Ｖｃｃが
印加されるため、ＰＮ接合で空乏層が発生する。Ｐ- 型
シリコン基板１側の空乏層の先端は略パッシベーション
電圧と等しいため、Ｐ- 型シリコン基板１側の空乏層で
エッチングが停止する。
【００１７】この方法に基づき、電気化学ストップエッ
チングを行う。ところで、前述したように、ダイオード
部Ａにおいて、Ｐ+ 型拡散層５とＮ-型エピタキシャル
領域２及びＰ- 型シリコン基板１にてＰＮＰ接合が形成
され寄生トランジスタとして作用する。このとき、図１
に示すようにエミッタ領域となるＰ+ 型拡散層５とベー
ス領域となるＮ- 型エピタキシャル領域２とを電気的に
接続しているため、これらの領域は同電位に保持され
る。このため、エミッタ、ベース領域間に電位差が生じ
ず、寄生トランジスタがオンしない。
チングを行う。ところで、前述したように、ダイオード
部Ａにおいて、Ｐ+ 型拡散層５とＮ-型エピタキシャル
領域２及びＰ- 型シリコン基板１にてＰＮＰ接合が形成
され寄生トランジスタとして作用する。このとき、図１
に示すようにエミッタ領域となるＰ+ 型拡散層５とベー
ス領域となるＮ- 型エピタキシャル領域２とを電気的に
接続しているため、これらの領域は同電位に保持され
る。このため、エミッタ、ベース領域間に電位差が生じ
ず、寄生トランジスタがオンしない。
【００１８】例えば、電気化学ストップエッチングにお
いて、図１に示す本実施形態におけるダイオード構造を
採用した場合と、図１に示す構造においてベース領域と
なるＮ+ 型拡散層６を形成しないダイオード構造を採用
した場合についての、寄生トランジスタの電流増幅率ｈ
ｆｅ（Ｉｃ／Ｉｂ）のシミュレーション結果を図３に示
す。
いて、図１に示す本実施形態におけるダイオード構造を
採用した場合と、図１に示す構造においてベース領域と
なるＮ+ 型拡散層６を形成しないダイオード構造を採用
した場合についての、寄生トランジスタの電流増幅率ｈ
ｆｅ（Ｉｃ／Ｉｂ）のシミュレーション結果を図３に示
す。
【００１９】このように、本実施形態におけるダイオー
ド構造を採用した場合においては寄生トランジスタの電
流増幅率ｈｆｅ（Ｉｃ／Ｉｂ）は、ほぼ零であり、寄生
トランジスタがオンしない。このため、印加された所定
電圧Ｖｃｃにより空乏層が発生し、正常な電気化学スト
ップエッチングがなされ、空乏層の先端でエッチングが
停止する。これにより、電気化学ストップエッチングが
終了し、図４に示すようにダイヤフラム部Ｂに凹部１３
が形成される。
ド構造を採用した場合においては寄生トランジスタの電
流増幅率ｈｆｅ（Ｉｃ／Ｉｂ）は、ほぼ零であり、寄生
トランジスタがオンしない。このため、印加された所定
電圧Ｖｃｃにより空乏層が発生し、正常な電気化学スト
ップエッチングがなされ、空乏層の先端でエッチングが
停止する。これにより、電気化学ストップエッチングが
終了し、図４に示すようにダイヤフラム部Ｂに凹部１３
が形成される。
【００２０】なお、この後、スクライブ部Ｃにてスクラ
イブラインに沿ってＰ- 型シリコン基板１をチップ単位
にダイシングカットし、図５に示す半導体圧力センサは
完成する。このように、ダイオード部ＡにおけるＮ- 型
エピタキシャル領域２の表層部に形成されるＰ+ 型拡散
層（ベース領域）５の周辺にＮ+ 型拡散層（コレクタ領
域）６を形成してベース領域とコレクタ領域とを短絡さ
せることにより、電気化学ストップエッチング時に所定
電圧Ｖｃｃを印加したときにおいて寄生トランジスタが
オンしないようにすることができる。
イブラインに沿ってＰ- 型シリコン基板１をチップ単位
にダイシングカットし、図５に示す半導体圧力センサは
完成する。このように、ダイオード部ＡにおけるＮ- 型
エピタキシャル領域２の表層部に形成されるＰ+ 型拡散
層（ベース領域）５の周辺にＮ+ 型拡散層（コレクタ領
域）６を形成してベース領域とコレクタ領域とを短絡さ
せることにより、電気化学ストップエッチング時に所定
電圧Ｖｃｃを印加したときにおいて寄生トランジスタが
オンしないようにすることができる。
【００２１】これにより、寄生トランジスタをオンさせ
ないために必要としていたＰ- 型シリコン基板１とＮ-
型エピタキシャル領域２との間に形成するＮ+ 埋め込み
層を排除することができるため、半導体圧力センサの薄
化を図ることができる。次に、このように形成された半
導体圧力センサについて実動作時における半導体圧力セ
ンサの回路図を図６に示す。
ないために必要としていたＰ- 型シリコン基板１とＮ-
型エピタキシャル領域２との間に形成するＮ+ 埋め込み
層を排除することができるため、半導体圧力センサの薄
化を図ることができる。次に、このように形成された半
導体圧力センサについて実動作時における半導体圧力セ
ンサの回路図を図６に示す。
【００２２】図６に示すように、実動作時における回路
はダイヤフラム部Ｂの表層面にブリッジ状に形成された
ゲージ抵抗となるＰ+ 型拡散層４に例えば１．４Ｖの定
電圧Ｖｇを印加する。そして、Ｐ+ 型拡散層５及びＮ-
型エピタキシャル領域２により形成されるダイオードを
流れてボンディングパッド３側に電流が流れないよう
に、Ｖｇよりも高電圧となる電圧Ｖｂをボンディングパ
ッド１２に印加する。
はダイヤフラム部Ｂの表層面にブリッジ状に形成された
ゲージ抵抗となるＰ+ 型拡散層４に例えば１．４Ｖの定
電圧Ｖｇを印加する。そして、Ｐ+ 型拡散層５及びＮ-
型エピタキシャル領域２により形成されるダイオードを
流れてボンディングパッド３側に電流が流れないよう
に、Ｖｇよりも高電圧となる電圧Ｖｂをボンディングパ
ッド１２に印加する。
【００２３】そして、ダイヤフラム部ＢにおけるＰ+ 型
拡散層４が液体や気体から受圧して変形する。これによ
り、Ｐ+ 型拡散層４の抵抗値が変化し、ゲージ抵抗のブ
リッジに設けられた出力部における電圧（電流）値にて
この変化を読み取り、半導体圧力センサにかかる圧力を
検出する。なお、エミッタ領域となるＰ+ 型拡散層５
と、その表層部に形成されたＮ+ 型拡散層７は、半導体
圧力センサ実動作時においてはダイオードとして働く。
そして、ボンディングパッド３から電圧を印加したとき
において、上述したように、ダイシングカット時におけ
る電気配線の残粕５０によりＮ- 型エピタキシャル領域
２とＰ- 型シリコン基板１が短絡してたとしても、この
ダイオードにより、電気配線５側に電流が流れるのを防
止できるため、半導体圧力センサは正常な動作を行うこ
とができる。
拡散層４が液体や気体から受圧して変形する。これによ
り、Ｐ+ 型拡散層４の抵抗値が変化し、ゲージ抵抗のブ
リッジに設けられた出力部における電圧（電流）値にて
この変化を読み取り、半導体圧力センサにかかる圧力を
検出する。なお、エミッタ領域となるＰ+ 型拡散層５
と、その表層部に形成されたＮ+ 型拡散層７は、半導体
圧力センサ実動作時においてはダイオードとして働く。
そして、ボンディングパッド３から電圧を印加したとき
において、上述したように、ダイシングカット時におけ
る電気配線の残粕５０によりＮ- 型エピタキシャル領域
２とＰ- 型シリコン基板１が短絡してたとしても、この
ダイオードにより、電気配線５側に電流が流れるのを防
止できるため、半導体圧力センサは正常な動作を行うこ
とができる。
【００２４】本実施形態においては、図２（ａ）に示す
ようにＰ+ 型拡散層５の周辺の一部にＮ+ 型拡散層６を
形成したが、図２（ｂ）に示すように、Ｐ+ 型拡散層５
の周囲を囲むようにＮ+ 型拡散層６を形成してもよい。
また、本実施形態においては、半導体圧力センサについ
て本発明を適用したが、半導体加速度センサ等について
も適用可能することができる。
ようにＰ+ 型拡散層５の周辺の一部にＮ+ 型拡散層６を
形成したが、図２（ｂ）に示すように、Ｐ+ 型拡散層５
の周囲を囲むようにＮ+ 型拡散層６を形成してもよい。
また、本実施形態においては、半導体圧力センサについ
て本発明を適用したが、半導体加速度センサ等について
も適用可能することができる。
【００２５】また、本実施形態においては、第１導電型
にＰ型の半導体材料を適用し、第２導電型にＮ型の半導
体材料を適用しているが、これを第１導電型にＮ型の半
導体材料を適用し、第２導電型にＰ型の半導体材料を適
用してもよい。
にＰ型の半導体材料を適用し、第２導電型にＮ型の半導
体材料を適用しているが、これを第１導電型にＮ型の半
導体材料を適用し、第２導電型にＰ型の半導体材料を適
用してもよい。
【図１】本発明の１実施形態であって電気化学ストップ
エッチング時における半導体圧力センサの断面図であ
る。
エッチング時における半導体圧力センサの断面図であ
る。
【図２】図１における、ダイオード部Ａの上面図であ
る。
る。
【図３】電気化学ストップエッチングにおけるシミュレ
ーションによる比較図である。
ーションによる比較図である。
【図４】電気化学ストップエッチング後における半導体
圧力センサの断面図である。
圧力センサの断面図である。
【図５】実動作時における半導体圧力センサの断面図で
ある。
ある。
【図６】実動作時における半導体圧力センサの回路図で
ある。
ある。
【図７】ウェハにおいて、多数形成される半導体圧力セ
ンサの観念図である。
ンサの観念図である。
【図８】半導体圧力センサをチップ単位でダイシングカ
ットした時の断面図である。
ットした時の断面図である。
【図９】従来における半導体圧力センサにおいて、ダイ
オードの下層部におけるＮ+ 型埋め込み層を排除した時
の説明図である。
オードの下層部におけるＮ+ 型埋め込み層を排除した時
の説明図である。
１…Ｐ- 型シリコン基板、２…Ｎ- 型エピタキシャル領
域、３…アイソレーション領域、４…ゲージ抵抗、５…
エミッタ領域となるＰ+ 型拡散層、６…ベース領域とな
るＮ+ 型拡散層、７…Ｎ+ 型拡散層、８…Ｎ+ 型拡散
層、９…電気配線、１０…電気配線。
域、３…アイソレーション領域、４…ゲージ抵抗、５…
エミッタ領域となるＰ+ 型拡散層、６…ベース領域とな
るＮ+ 型拡散層、７…Ｎ+ 型拡散層、８…Ｎ+ 型拡散
層、９…電気配線、１０…電気配線。
Claims (1)
- 【請求項１】 第１導電型の半導体基板（１）上に、第
２導電型の半導体層（２）を形成し、前記半導体層
（２）を少なくともダイオード部（Ａ）とダイヤフラム
部（Ｂ）とに分離する素子分離層（３）を形成する工程
と、 前記ダイオード部（Ａ）における前記半導体層（２）の
表層部に第１導電型の拡散層（５）を形成し、この拡散
層（５）の表層部に第２導電型の拡散層（７）を形成す
る工程と、 前記第１導電型の拡散層（５）の周辺に第２導電型の拡
散層（６）を形成する工程と、 前記第１導電型の拡散層（５）と、この第１導電型の拡
散層（５）の周辺に形成した前記第２導電型の拡散層
（７）とを電気的に接続する電気配線（９）を形成する
工程と、 前記第１導電型の拡散層（５）の表層部に形成した前記
第２導電型の拡散層（７）と、前記ダイヤフラム部
（Ｂ）における半導体層（２）とを電気的に接続する電
気配線（１０）を形成する工程と、 前記第１導電型の拡散層（５）と電気的に接続された電
気配線（９）側から所定電圧を印加して電気化学ストッ
プエッチングを行い、前記ダイヤフラム部（Ｂ）におけ
る前記半導体基板（１）裏面に、凹部（１３）を形成す
る工程とを備えることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26994496A JP3551654B2 (ja) | 1996-10-11 | 1996-10-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26994496A JP3551654B2 (ja) | 1996-10-11 | 1996-10-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10116995A true JPH10116995A (ja) | 1998-05-06 |
| JP3551654B2 JP3551654B2 (ja) | 2004-08-11 |
Family
ID=17479389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26994496A Expired - Fee Related JP3551654B2 (ja) | 1996-10-11 | 1996-10-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3551654B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9105753B2 (en) | 2012-08-10 | 2015-08-11 | Denso Corporation | Semiconductor physical quantity sensor and method for manufacturing the same |
-
1996
- 1996-10-11 JP JP26994496A patent/JP3551654B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9105753B2 (en) | 2012-08-10 | 2015-08-11 | Denso Corporation | Semiconductor physical quantity sensor and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3551654B2 (ja) | 2004-08-11 |
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