JPH10117003A - 定電圧ダイオード及びその製造方法 - Google Patents

定電圧ダイオード及びその製造方法

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JPH10117003A
JPH10117003A JP8270923A JP27092396A JPH10117003A JP H10117003 A JPH10117003 A JP H10117003A JP 8270923 A JP8270923 A JP 8270923A JP 27092396 A JP27092396 A JP 27092396A JP H10117003 A JPH10117003 A JP H10117003A
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JP
Japan
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semiconductor region
type semiconductor
semiconductor
forming
main
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JP8270923A
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English (en)
Inventor
Susumu Murakami
進 村上
Yasuhiro Mochizuki
康弘 望月
Minehiro Nemoto
峰弘 根本
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Publication of JPH10117003A publication Critical patent/JPH10117003A/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/411—PN diodes having planar bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 

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  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 サージ耐量、信頼性が高い、一定の耐圧に制
御された定電圧ダイオードを得る。 【解決手段】 ｎ型半導体領域１の一方の表面からｎ型
半導体領域１に延び、一方の主表面でｎ型半導体領域１
との間に終端する第１のｐｎ接合を形成するｐ+型半導
体領域２、２２が、一定の間隔でｎ型半導体領域１を主
表面に露出させるように複数形成され、他方の表面に高
不純物濃度のｎ+ 型半導体領域３が形成されている。ま
た、ｎ型半導体領域１及びｎ+ 型半導体領域３に包囲さ
れる位置に第２、第３のｐｎ接合を形成する高不純物濃
度のｐ+ 型半導体領域４が、ｐ+ 型半導体領域２、２２
のほぼ直下に複数配置されて構成されている。 【効果】 急峻な逆バイアス電圧が印加されるとｎ型基
板全体に拡がる空乏層の先端がｐ+型半導体領域４にま
で延び、ｐ+型半導体領域４とｎ+ 型高不純物濃度の半
導体領域３との間でアバランシェ降伏が生じ、局所的な
熱破壊を防止する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、定電圧ダイオード
及びその製造方法に係り、特に、一定の逆耐圧を有する
定電圧ダイオード及びその製造方法に関する。
【０００２】
【従来の技術】一般に、ツェナーダイオードと呼ばれて
いる定電圧ダイオードは、高不純物濃度のｎ型半導体領
域とｐ型半導体領域とにより形成されるｐｎ接合を備え
て構成されている。そして、ｐｎ接合が所定の耐圧を得
るために、例えば、ｎ型半導体基板とそれより高不純物
濃度のｐ型半導体領域とでｐｎ接合を形成している場
合、ｐｎ接合の周辺部分にｐ型半導体領域より深いｐ型
のガードリング領域を形成することが知られている。こ
の種の従来技術として、例えば、特開昭５７−７１１８
８６号公報等に記載された技術がある。この従来技術に
よれば、改善された高い信頼性を有するツェナーダイオ
ードを高い生産効率で提供することができる。
【０００３】また、他の従来技術として、例えば、特開
昭５７−１２９４７５号公報等に記載された技術が知ら
れている。この従来技術は、ガードリング領域に囲まれ
たｐｎ主接合領域を複数に分割し、かつ、対称的に配置
することにより電流集中によるサージ耐量の低下を防止
するというものである。
【０００４】しかし、前述した各従来技術は、定電圧を
実現するために高不純物濃度のｎ型半導体とｐ型半導体
領域とを隣接して形成しているため、得られる定電圧が
１０Ｖ以下であり、高耐圧の定電圧ダイオードを容易に
得ることができないものである。
【０００５】また、高耐圧ダイオードに関する従来技術
として、例えば、ＩＥＥＥ Ｔransaction on Ｅlectro
n Ｄevices, Ｖol. ED-31, No.6, 733(1984)における
Ｋ.Ｐ.Ｂrieger等による“The Influence of Surface C
harge and Bevel Angle on theBlocking Behavier of a
High Voltage p+nn+ Device”と題する文献に記載され
た技術が知られている。この文献には、半導体基体の側
端面のｐｎ接合と交差する角度（ベベル角度）を調整す
ることにより、ｐｎ接合露出表面の電界強度を下げ高耐
圧のダイオードを実現することができることが示されて
いる。
【０００６】しかし、この文献に記載された従来技術
は、半導体表面の電界強度を一様とすることができず、
ベベル角度や半導体表面の保護膜中の電荷の極性や大き
さ等により、ｐ型半導体側や高不純物濃度のｎ型半導体
表面での電界が強くなり降伏しやすいものである。すな
わち、この従来技術は、降伏時において、降伏現象が素
子内部のｐｎ接合全体で一様に生起せずに端面で生起す
るため、仮に高耐圧の定電圧ダイオードを得ることがで
きても、降伏時に、局所的な熱発生を伴い破壊に至りや
すいものである。
【０００７】さらに、高耐圧のショットキーダイオード
に関する他の従来技術として、例えば、特開昭６０−３
１２７１号公報、特開平３−２４７６７号公報等に記載
された技術が知られている。これらの従来技術は、ｎ型
半導体層の一方の主表面の露出面に、選択的に高不純物
濃度のｐ+ 層が複数形成され、ｎ型半導体層の他方の主
表面に高不純物濃度のｎ+ 層が形成され、高不純物濃度
のｐ+ 層の間隔を適正にすることにより、高耐圧化を図
り、逆回復時間を短くして高速化を可能にすることがで
きるというものである。
【０００８】
【発明が解決しようとする課題】前述した従来技術は、
何れも、定電圧を実現する動作原理としてアバランシェ
あるいはツェナー降伏のみを使用するものであり、高耐
圧素子に適用した場合に電界強度がｐｎ接合面内で不均
一になり、降伏時に電流集中によって素子が破壊される
という問題点を有している。また、高耐圧のショットキ
ーダイオードに関する従来技術は、急峻な逆バイアス電
圧が印加されたとき、表面のｐｎ接合終端近傍で電界が
集中することによるサージ耐量の低下に対して配慮され
ていないものであった。
【０００９】本発明の目的は、前記従来技術の問題点を
解決し、高いサージ耐量を有し、一定の逆耐圧を有する
定電圧ダイオード及びその製造方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】本発明によれば前記目的
は、定電圧ダイオードを所定の高電圧を分担する部分
と、所定の高電圧に達したら面内で均一に降伏を生じる
部分から構成し、任意の高電圧に対して定電圧特性を示
すように構成することにより達成される。
【００１１】具体的に言えば、前記目的は、一対の主表
面を有する半導体基体のそれぞれの主表面に第１、第２
の主電極が設けられて構成される定電圧ダイオードにお
いて、前記半導体基体を、一方の主表面に隣接する第１
導電型の第１半導体領域の一方の主表面から第１半導体
領域に延び、第１半導体領域との間に終端する第１のｐ
ｎ接合を形成する第１半導体領域より高不純物濃度の第
２導電型の第２半導体領域が、一方の主表面から見て第
２半導体領域の外周部の内側に少なくとも１つ以上の第
１半導体領域が一方の主表面に露出する部分を有するよ
うに形成し、他方の主表面に第１半導体領域に隣接する
第１半導体領域より高不純物濃度の第１導電型の第３半
導体領域を形成し、第１半導体領域及び第３半導体領域
に包囲され第１半導体領域及び第３半導体領域との間に
第２のｐｎ接合及び第３のｐｎ接合を形成する第２半導
体領域より高不純物濃度を有する他方導電型の第４半導
体領域を形成して構成し、前記第１の主電極を、前記半
導体基体の一方の主表面に、第２半導体領域にオーミッ
ク接触し、第２半導体領域の外周部の内側に露出する少
なくとも１つ以上の第１半導体領域にショットキー接触
して設け、前記第２の主電極を、前記半導体基体の他方
の主表面に、第３半導体領域にオーミック接触して設け
ることにより達成される。
【００１２】また、前記目的は、前述において、前記半
導体基体を、一対の主表面に隣接する第１導電型の第１
半導体領域の一方の主表面から第１半導体領域に延び、
第１半導体領域との間に終端する第１のｐｎ接合を形成
する第１半導体領域より高不純物濃度の第２導電型の第
２半導体領域を形成し、他方の主表面に第１半導体領域
に隣接する第１半導体領域より高不純物濃度の第１導電
型の第３半導体領域を形成し、第１半導体領域及び第３
半導体領域に包囲され第１半導体領域及び第３半導体領
域との間に第２のｐｎ接合及び第３のｐｎ接合を形成す
る第２半導体領域より高不純物濃度を有する他方導電型
の第４半導体領域を形成して構成することにより達成さ
れる。
【００１３】本発明による定電圧ダイオードは、前述の
構造を備えることにより、第１の主電極に負、第２の主
電極に正の逆バイアス電圧が印加され、第１のｐｎ接合
から延びる空乏層が第４半導体領域に到達すると、一定
の逆方向電圧すなわち定電圧で第３のｐｎ接合の電界強
度が高くなり、第３のｐｎ接合で均一に降伏現象を生じ
させることができ、高いサージ耐量を得ることができ
る。
【００１４】
【発明の実施の形態】以下、本発明による定電圧ダイオ
ード及びその製造方法の実施形態を図面により詳細に説
明する。
【００１５】図１は本発明の第１の実施形態による定電
圧ダイオードの構造を説明する断面図、図２は図１に示
す定電圧ダイオードの主表面から見た平面図である。図
１において、１はｎ型半導体領域、２、４、２２はｐ+
型半導体領域、３はｎ+ 型半導体領域、５は絶縁膜、２
０はアノード電極、３０はカソード電極である。
【００１６】本発明の第１の実施形態による定電圧ダイ
オード（以下、単にダイオードという）は、図１に示す
ように、一方の主表面に隣接する第１半導体領域として
のｎ型半導体領域１の一方の主表面からｎ型半導体領域
１に延び、一方の主表面でｎ型半導体領域１との間に終
端する第１のｐｎ接合を有するように第２半導体領域と
してのｐ+ 型半導体領域２、２２が形成され、このと
き、ｐ+ 型半導体領域２が、ｐ+ 型半導体領域２２に囲
まれて互いに一定の間隔でｎ型半導体領域１が主表面に
露出するように複数形成され、他方の主表面にｎ型半導
体領域１と隣接し、ｎ型半導体領域１より高不純物濃度
の第３半導体領域としてのｎ+ 型半導体領域３が形成さ
れて構成されている。また、図示ダイオードは、ｎ型半
導体領域１及びｎ+ 型半導体領域３に包囲され、ｎ型半
導体領域１及びｎ+ 型半導体領域３との間に第２のｐｎ
接合及び第３のｐｎ接合を形成する本発明によるｎ型半
導体領域１より高不純物濃度の第４半導体領域としての
ｐ+ 型半導体領域４が、前記ｐ+ 型半導体領域２及びｐ
+ 型半導体領域２２のほぼ直下に複数配置されて構成さ
れている。
【００１７】さらに、図示ダイオードは、一方の主表面
において、ｐ+ 型半導体領域２の表面でオーミック接触
し、両端のｐ+ 型半導体領域２２に挟まれたｎ型半導体
領域１の表面でショットキー接触し、ｐ+ 型半導体領域
２に近い両端のｐ+ 型半導体領域２２の表面の一部にオ
ーミック接触するアノード電極２０が形成され、他方の
主表面にあるｎ+ 型半導体領域３の露出した面にオーミ
ック接触するカソード電極３０が形成されて構成されて
いる。
【００１８】図２に示す本発明のダイオードの一方の主
表面から見た平面図は、アノード電極２０の一部を削除
して示している。この図２から判るように、図１に示す
ダイオードは、複数のｐ+ 型半導体領域２の一部がｐ+
型半導体領域２２と連結され、表面に露出するｎ型半導
体領域１がｐ+ 型半導体領域２とｐ+ 型半導体領域２２
とに囲まれた構成を備えている。なお、図２のＡ−Ａ’
部で示した箇所の断面の概略図が図１に相当する。
【００１９】次に、前述した本発明の第１の実施形態に
よるダイオードが、高いサージ耐量を有することについ
て説明する。
【００２０】いま、図１に示すダイオードのアノード電
極２０に負、カソード電極３０に正の急峻な逆バイアス
電圧が印加されたものとする。このとき、ｎ型半導体領
域１とｐ+ 型半導体領域２及び２２とからなる第１のｐ
ｎ接合が逆バイアスされ、これにより生じる空乏層は、
ほとんど低不純物濃度のｎ型半導体領域１に拡がる。ｎ
型半導体領域１とｐ+ 型半導体領域２とによる第１のｐ
ｎ接合から拡がる空乏層は、ｐ+ 型半導体領域２の間に
ｎ型半導体領域１が介在して、隣合うｐ+ 型半導体領域
２から延びる空乏層がぶつかるので、ｐ+ 型半導体領域
２の間のｎ型半導体領域１での電界が緩和される。この
ため、図１に示すダイオードは、高耐圧化に有利なもの
となる。さらに、図示ダイオードは、アノード電極２０
が第１のｐｎ接合表面を一方の主表面から見て、二酸化
珪素膜等の絶縁膜５を介して覆うように形成されている
ので、ｎ型半導体領域１の表面に延びる空乏層が前記絶
縁膜５上のアノード電極２０の電位の影響を受け横方向
に拡がり、このため、表面電界が緩和されて高耐圧化し
やすい利点を有するものとなる。
【００２１】しかし、図示ダイオードは、本発明により
設けられた高不純物濃度のｐ+ 型半導体領域４がない場
合、定電圧として利用する素子の耐圧以上の急峻な逆バ
イアス電圧、すなわち、サージ電圧が印加されると、前
記第１のｐｎ接合のｐ+ 型半導体領域２２あるいはｐ+
型半導体領域２内の電界が局所的に集中する箇所で降伏
が生じる。この局所的な降伏が生じるときの印加電圧
は、素子の耐圧にほぼ匹敵するが、素子の耐圧より僅か
でも高くなる電圧は、全て局所的な熱の発生を伴うこと
に費やされ、その結果、素子を熱破壊してしまう。
【００２２】図１に示すダイオードは、本発明により設
けられた高不純物濃度のｐ+ 型半導体領域４が存在して
いるため、ｎ型半導体領域１とｐ+ 型半導体領域２及び
２２とからなる第１のｐｎ接合から延びる空乏層が、第
１のｐｎ接合が保有する第１耐圧以下の印加電圧で、ｐ
+ 型半導体領域４に到達するように設定しておくことに
より、高不純物濃度のｐ+ 型半導体領域４と高不純物濃
度のｎ+ 型半導体領域３とからなる第３のｐｎ接合でツ
ェナー降伏、あるいは、アバランシェ降伏させることが
できる。すなわち、第１耐圧以下の電圧で前記空乏層が
ｐ+ 型半導体領域４に到達する電圧をパンチスルー電圧
とすれば、パンチスルー電圧を、第１半導体領域である
ｎ+ 型半導体領域１の不純物濃度や厚みを適正化して、
第１耐圧以下に設定することができる。
【００２３】すなわち、前述した本発明の第１の実施形
態によるダイオードは、前記パンチスルー電圧で空乏層
がｐ+ 型半導体領域４に到達するように設定しておくこ
とにより、高不純物濃度のｐ+ 型半導体領域４と高不純
物濃度のｎ+ 型半導体領域３とからなる第３のｐｎ接合
で均等にツェナー降伏、あるいは、アバランシェ降伏さ
せることができ、高いサージ耐量を得ることができる。
【００２４】図３は本発明の第２の実施形態による定電
圧ダイオードの構造を説明する断面図であり、図の符号
は図１の場合と同一である。
【００２５】図３に示す本発明の第２の実施形態による
ダイオードは、図１により説明した実施形態における高
不純物濃度のｐ+ 型半導体領域２が無く、アノード電極
２０とｎ型半導体領域１とをショットキー接触させたも
のである。本発明は、このように、ショットキー接合を
有するダイオードにも適用可能である。この場合も、図
１で説明したと同様の効果、すなわち、ショットキー接
合あるいはｐ+ 型半導体領域２２のいずれかの第１耐圧
以下のパンチスルー電圧で、空乏層がｐ+ 型半導体領域
４に到達するように設定しておくことにより、高不純物
濃度のｐ+ 型半導体領域４と高不純物濃度のｎ+ 型半導
体領域３とからなる第３のｐｎ接合で均等にツェナー降
伏、あるいは、アバランシェ降伏させることができ、高
いサージ耐量を得ることができる。
【００２６】図４は本発明の第３の実施形態による定電
圧ダイオードの構造を説明する断面図である。図４にお
いて、２１はｐ+ 型半導体領域であり、他の符号は図１
の場合と同一である。
【００２７】図４に示す本発明の第３の実施形態による
ダイオードは、図１により説明した実施形態における高
不純物濃度のｐ+ 型半導体領域２が無く、アノード電極
２０をｐ+ 型半導体領域２１にオーミック接触させたも
のである。本発明は、このように、通常のｐｎ接合を有
するダイオードにも適用可能である。この場合も、図１
及び図３で説明したと同様の効果、すなわち、ｐ+ 型半
導体領域２１とｎ型半導体領域１とからなるｐｎ接合の
第１耐圧以下のパンチスルー電圧で、空乏層がｐ+ 型半
導体領域４に到達するように設定しておくことにより、
高不純物濃度のｐ+ 型半導体領域４と高不純物濃度のｎ
+ 型半導体領域３とからなる第３のｐｎ接合で均等にツ
ェナー降伏、あるいは、アバランシェ降伏させることが
でき、高いサージ耐量を得ることができる。
【００２８】図５は前述した本発明の各実施形態におけ
る高不純物濃度のｐ+ 型半導体領域４の平面パターンの
レイアウト例を示す図である。
【００２９】図５に示すように、図１、図３、図４に示
したｎ型半導体領域１及びｎ+ 型半導体領３に包囲され
たｐ+ 型半導体領域４は、内部に長方形の空洞部４ａ
（ｎ型半導体領域１及びｎ+ 型半導体領３のみの部分）
を複数有するようなｐ+ 型半導体領域４１により構成さ
れている。このように、ｐ+ 型半導体領域４１を部分的
に連結しておくことにより、ｐ+ 型半導体領域４１のど
こか特定の箇所に空乏層が到達しても、電位がｐ+ 型半
導体領域４１内で一定となるので、ｐ+ 型半導体領域４
１とｎ+ 型半導体領域３とからなる第３のｐｎ接合で均
等にツェナー降伏、あるいは、アバランシェ降伏させる
ことができ、サージ耐量を高くすることができる。
【００３０】図６は前述した本発明の各実施形態におけ
る高不純物濃度のｐ+ 型半導体領域４の平面パターンの
レイアウトの他の例を示す図である。
【００３１】図６に示すように、図１、図３、図４に示
したｎ型半導体領域１及びｎ+ 型半導体領３に包囲され
たｐ+ 型半導体領域４は、内部に正方形の空洞部４ｂ
（ｎ型半導体領域１及びｎ+ 型半導体領３のみの部分）
を複数有するようなｐ+ 型半導体領域４２により構成さ
れている。このように、ｐ+ 型半導体領域４２を部分的
に連結しておくことにより、図５で説明した場合と同様
な効果、すなわち、ｐ+型半導体領域４２のどこか特定
の箇所に空乏層が到達しても、電位はｐ+ 型半導体領域
４２内で一定となるので、ｐ+ 型半導体領域４２とｎ+
型半導体領域３とからなる第３のｐｎ接合で均等にツェ
ナー降伏、あるいは、アバランシェ降伏させることがで
き、サージ耐量を高くすることができる。
【００３２】図７は前述した図１に示す本発明の第１の
実施形態による定電圧ダイオードの製造方法の一例を説
明する主な工程毎の断面図であり、以下、これについて
説明する。
【００３３】（１）まず、抵抗率が０.００１Ω・ｃｍ
〜０.０１Ω・ｃｍの低抵抗のｎ+ 型半導体領域３を構
成する半導体基体を用意する〔図７（ａ）〕。
【００３４】（２）この半導体基体を酸化して二酸化珪
素膜６を形成し、通常のホトエッチングにより二酸化珪
素膜６に窓を開け、表面側にｐ型の不純物としてのＢ
（ボロン）を表面不純物濃度が１立方センチメートル当
り約１×１０18個〜１×１０19個で深さが０.５μｍ〜
２μｍ程度のｐ+ 型半導体領域４を選択的に形成する
〔図７（ｂ）〕。
【００３５】（３）その後、二酸化珪素膜６をフッ酸等
により除去して清浄化した表面に、ｎ型の不純物を１立
方センチメートル当り約１×１０15個〜１×１０16個含
むｎ型半導体領域１をエピタキシャル法を用いて約４μ
ｍ〜１０μｍ程度形成する〔図７（ｃ）〕。
【００３６】（４）続いて、図７（ｃ）の工程を終了し
たウェハに酸化を行って二酸化珪素膜７を形成し、通常
のホトエッチングにより二酸化珪素膜７に窓を開け、表
面側にｐ型の不純物としてのＢ（ボロン）を表面不純物
濃度が１立方センチメートル当り約１×１０18個〜１×
１０19個で深さが０.５μｍ〜２μｍ程度のｐ+ 型半導
体領域２及びｐ+ 型半導体領域２２を選択的に形成す
る。なお、このとき、ｐ+型半導体領域２２とｐ+ 型半
導体領域２とを別プロセスで形成してもよい。例えば、
ｐ+ 型半導体領域２２を前述した酸化、ホトエッチング
により選択的に形成した後、形成された酸化膜を除去
し、再び酸化、ホトエッチングにより選択的にｐ+ 型半
導体領域２２より浅くなるようｐ+ 型半導体領域２を形
成するようにしてもよい〔図７（ｄ）〕。
【００３７】（５）その後、前述までの工程を終了した
ウェハを洗浄した後、酸化を行うか、あるいは、二酸化
珪素膜７をフッ酸等により除去した後、改めて酸化を行
い、表面にＰ2Ｏ5を３ｍｏｌ％〜６ｍｏｌ％含むリンガ
ラスを約０.３μｍ〜０.７μｍ程度形成して絶縁膜５と
する。次に、通常のホトエッチングにより絶縁膜５にコ
ンタクト用の窓を開け、表面側のｐ+ 型半導体領域２の
表面全域、ｐ+ 型半導体領域２２のペレット中心部に近
い表面、さらに、ｐ+ 型半導体領域２、ｐ+ 型半導体領
域２２に挟まれたｎ型半導体１の表面を露出させ、裏面
に存在していた酸化膜を全面除去しｎ+ 型半導体領域３
の表面を露出させる。最後に、表面に露出したｐ+ 型半
導体領域２、ｐ+ 型半導体領域２２、さらに、ｐ+ 型半
導体領域２、ｐ+ 型半導体領域２２に挟まれたｎ型半導
体１にアノード電極２０を形成する。このアノード電極
２０は、ｐ+ 型半導体領域２とｐ+ 型半導体領域２２と
に挟まれたｎ型半導体１にはショットキー接触し、ｐ+
型半導体領域２及びｐ+ 型半導体領域２２にはオーミッ
ク接触するアルミニウム、モリブデン、チタン、バナジ
ウム、白金、あるいは、これらのシリサイドを用いて形
成される。また、裏面に露出したｎ+ 型半導体領域３
に、オーミック接触するアルミニウム、ニッケル、ある
いは、クロム／ニッケル／銀等を用いてカソード電極３
０を形成する〔図７（ｅ）〕。
【００３８】前述による製造方法で製造された定電圧ダ
イオードは、定電圧として利用する耐圧が２１Ｖ、順方
向電圧降下が順方向電流密度を１平方センチメートル当
り１５０Ａとしたとき約０.４Ｖ〜０.６Ｖの値であっ
た。なお、本発明による高不純物濃度のｐ+ 型半導体領
域４を設けないダイオードは、順方向電圧降下が同程度
で、約２８〜３５Ｖの耐圧が得られた。そして、約４０
Ｖのピーク電圧を有するパルス電圧を印加したサージ耐
量の試験の結果、本発明による高不純物濃度のｐ+ 型半
導体領域４を設けた定電圧ダイオードは破壊に到らなか
ったが、ｐ+ 型半導体領域４を設けないダイオードはｐ
+ 型半導体領域２２の外周近傍で熱破壊していた。すな
わち、本発明の第１の実施形態による定電圧ダイオード
は、高いサージ耐量を有するものであることが確認でき
た。
【００３９】図８は前述した図３に示す本発明の第２の
実施形態による定電圧ダイオードの製造方法の一例を説
明する主な工程毎の断面図であり、以下、これについて
説明する。なお、図８（ａ）〜図８（ｃ）に示す工程は
図７の場合と同一であるので、その説明を省略する。
【００４０】図８（ｃ）の工程を終了したウェハに酸化
を行って二酸化珪素膜７を形成し、通常のホトエッチン
グにより二酸化珪素膜７に窓を開け、表面側にｐ型の不
純物としてのＢ（ボロン）を表面不純物濃度が１立方セ
ンチメートル当り約１×１０18個〜１×１０19個で深さ
が０.５μｍ〜２μｍ程度のｐ+型半導体領域２２を選択
的に形成する〔図８（ｄ）〕。
【００４１】その後、図８（ｄ）の工程を終了したウェ
ハを洗浄した後、酸化を行うか、あるいは、二酸化珪素
膜７をフッ酸等により除去した後、改めて酸化を行い、
表面にＰ2Ｏ5を３ｍｏｌ％〜６ｍｏｌ％含むリンガラス
を約０.３μｍ〜０.７μｍ程度形成して絶縁膜５とす
る。次に、通常のホトエッチングにより絶縁膜５にコン
タクト用の窓を開け、表面側のｐ+ 型半導体領域２２の
ペレット中心部に近い表面、さらに、ｐ+ 型半導体領域
２２に挟まれたｎ型半導体１の表面を露出させ、裏面に
存在していた酸化膜を全面除去しｎ+ 型半導体領域３の
表面を露出させる。最後に、表面に露出したｐ+ 型半導
体領域２２とｐ+ 型半導体領域２２に挟まれたｎ型半導
体１にアノード電極２０を形成する。このアノード電極
２０は、ｐ+ 型半導体領域２２に挟まれたｎ型半導体１
にはショットキー接触し、ｐ+ 型半導体領域２２にはオ
ーミック接触するアルミニウム、モリブデン、チタン、
バナジウム、白金、あるいは、これらのシリサイドを用
いて形成される。また、裏面に露出したｎ+ 型半導体領
域３に、オーミック接触するアルミニウム、ニッケル、
あるいは、クロム／ニッケル／銀等を用いてカソード電
極３０を形成する〔図８（ｅ）〕。
【００４２】前述した製造方法により、定電圧として利
用する耐圧が２１Ｖ、順方向電圧降下として順方向電流
密度が１平方センチメートル当り１５０Ａとしたとき約
０.３Ｖ〜０.５Ｖの値を有する定電圧ダイオードを得る
ことができた。なお、本発明による高不純物濃度のｐ+
型半導体領域４が設けられないダイオードは、順方向電
圧降下が同程度で、約２５Ｖ〜３０Ｖの耐圧が得られ
た。そして、前述の方法により得られた本発明の第２の
実施形態による定電圧ダイオードは、図７で説明した場
合と同様に高いサージ耐量を有するものであることが確
認できた。
【００４３】図９は前述した図４に示す本発明の第３の
実施形態による定電圧ダイオードの製造方法の一例を説
明する主な工程毎の断面図であり、以下、これについて
説明する。なお、図９（ａ）〜図９（ｃ）に示す工程は
図７、図８の場合と同一であるので、その説明を省略す
る。
【００４４】図９（ｃ）の工程を終了したウェハに酸化
を行って二酸化珪素膜７を形成し、通常のホトエッチン
グにより二酸化珪素膜７に窓を開け、表面側にｐ型の不
純物としてのＢ（ボロン）を表面不純物濃度が１立方セ
ンチメートル当り約１×１０18個〜１×１０19個で深さ
が０.５μｍ〜２μｍ程度のｐ+型半導体領域２１を選択
的に形成する〔図９（ｄ）〕。
【００４５】その後、図９（ｄ）の工程を終了したウェ
ハを洗浄した後、酸化を行うか、あるいは、二酸化珪素
膜７をフッ酸等により除去した後、改めて酸化を行い、
表面にＰ2Ｏ5を３ｍｏｌ％〜６ｍｏｌ％含むリンガラス
を約０.３μｍ〜０.７μｍ程度形成して絶縁膜５とす
る。次に、通常のホトエッチングにより絶縁膜５にコン
タクト用の窓を開け、表面側のｐ+ 型半導体領域２１の
ペレット中心部に近い表面を露出させ、裏面に存在して
いた酸化膜を全面除去しｎ+ 型半導体領域３の表面を露
出させる。最後に、表面に露出したｐ+ 型半導体領域２
１にアノード電極２０を、裏面に露出したｎ+ 型半導体
領域３にカソード電極３０を、オーミック接触するアル
ミニウム、ニッケル、あるいは、クロム／ニッケル／銀
等を用いて形成する〔図９（ｅ）〕。
【００４６】前述した製造方法により、定め電圧として
利用する耐圧が４０Ｖ、順方向電圧降下として順方向電
流密度が１平方センチメートル当り１５０Ａとしたとき
約０.７Ｖ〜０.８Ｖの値を有する定電圧ダイオードを得
ることができた。なお、本発明による高不純物濃度のｐ
+ 型半導体領域４が設けられないダイオードは、順方向
電圧降下が同程度で、約４５Ｖ〜８０Ｖの耐圧が得られ
た。そして、前述の方法により得られた本発明の第３の
実施形態による定電圧ダイオードは、図７で説明した場
合と同様に高いサージ耐量を有するものであることが確
認できた。
【００４７】前述した本発明の各実施形態によれば、耐
圧が一定の値に制御された定電圧特性を示し、かつ、極
めてサージ耐量の高い優れた特性を持つ定電圧ダイオー
ドとその製造方法とを提供することができる。そして、
本発明の実施形態による定電圧ダイオードは、高温逆バ
イアス試験（印加電圧が定格電圧の８０％、接合温度が
２００℃、試験時間が１０００ｈ）の結果、リーク電流
の増加が初期値の５０％の増加に留まり、高信頼性を示
すことが確認できた。
【００４８】
【発明の効果】以上説明したように、本発明による一定
の耐圧に制御された定電圧ダイオードは、サージ耐量が
高いという効果を奏することができ、また、その製造方
法を用いれば、高信頼の定電圧ダイオードを製造するこ
とが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による定電圧ダイオー
ドの構造を説明する断面図である。
【図２】図１に示す定電圧ダイオードの主表面から見た
平面図である。
【図３】本発明の第２の実施形態による定電圧ダイオー
ドの構造を説明する断面図である。
【図４】本発明の第３の実施形態による定電圧ダイオー
ドの構造を説明する断面図である。
【図５】本発明の各実施形態における高不純物濃度のｐ
+ 型半導体領域４の平面パターンのレイアウト例を示す
図である。
【図６】本発明の各実施形態における高不純物濃度のｐ
+ 型半導体領域４の平面パターンの他のレイアウト例を
示す図である。
【図７】本発明の第１の実施形態による定電圧ダイオー
ドの製造方法の一例を説明する主な工程毎の断面図であ
る。
【図８】本発明の第２の実施形態による定電圧ダイオー
ドの製造方法の一例を説明する主な工程毎の断面図であ
る。
【図９】本発明の第３の実施形態による定電圧ダイオー
ドの製造方法の一例を説明する主な工程毎の断面図であ
る。
【符号の説明】
１ ｎ型半導体領域 ２、２１、２２ ｐ+ 型半導体領域 ３ ｎ+ 型半導体領域 ４、４１、４２ ｐ+ 型半導体領域 ５ 絶縁膜 ６、７ 二酸化珪素膜 ２０ アノード電極 ３０ カソード電極

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 一対の主表面を有する半導体基体のそれ
    ぞれの主表面に第１、第２の主電極が設けられて構成さ
    れる定電圧ダイオードにおいて、 前記半導体基体は、一方の主表面に隣接する第１導電型
    の第１半導体領域の一方の主表面から第１半導体領域に
    延び、第１半導体領域との間に終端する第１のｐｎ接合
    を形成する第１半導体領域より高不純物濃度の第２導電
    型の第２半導体領域が、一方の主表面から見て第２半導
    体領域の外周部の内側に、少なくとも１つ以上の第１半
    導体領域が一方の主表面に露出する部分を有するように
    形成され、他方の主表面に第１半導体領域に隣接する第
    １半導体領域より高不純物濃度の第１導電型の第３半導
    体領域が形成され、第１半導体領域及び第３半導体領域
    に包囲され第１半導体領域及び第３半導体領域との間に
    第２のｐｎ接合及び第３のｐｎ接合を形成する第２半導
    体領域より高不純物濃度を有する他方導電型の第４半導
    体領域が形成されて構成され、 前記第１の主電極は、前記半導体基体の一方の主表面
    に、第２半導体領域にオーミック接触し、第２半導体領
    域の外周部の内側に露出する少なくとも１つ以上の第１
    半導体領域にショットキー接触して設けられ、 前記第２の主電極は、前記半導体基体の他方の主表面
    に、第３半導体領域にオーミック接触して設けられたこ
    とを特徴とする定電圧ダイオード。
  2. 【請求項２】 一対の主表面を有する半導体基体のそれ
    ぞれの主表面に第１、第２の主電極が設けられて構成さ
    れる定電圧ダイオードにおいて、 前記半導体基体は、一対の主表面に隣接する第１導電型
    の第１半導体領域の一方の主表面から第１半導体領域に
    延び、第１半導体領域との間に終端する第１のｐｎ接合
    を形成する第１半導体領域より高不純物濃度の第２導電
    型の第２半導体領域が形成され、他方の主表面に第１半
    導体領域に隣接する第１半導体領域より高不純物濃度の
    第１導電型の第３半導体領域が形成され、第１半導体領
    域及び第３半導体領域に包囲され第１半導体領域及び第
    ３半導体領域との間に第２のｐｎ接合及び第３のｐｎ接
    合を形成する第２半導体領域より高不純物濃度を有する
    他方導電型の第４半導体領域が形成されて構成され、 前記第１の主電極は、前記半導体基体の一方の主表面に
    おいて第２半導体領域にオーミック接触して設けられ、 前記第２の主電極は、前記半導体基体の他方の主表面に
    おいて第３半導体領域にオーミック接触して設けられた
    ことを特徴とする定電圧ダイオード。
  3. 【請求項３】 一対の主表面を有する半導体基体のそれ
    ぞれの主表面に第１、第２の主電極が設けられて構成さ
    れる定電圧ダイオードの製造方法において、 高不純物濃度の第１導電型の第３半導体領域の一方の主
    表面から内部に延びる第２導電型の第４半導体領域を、
    第４半導体領域の外周部の内側に少なくとも１つ以上の
    第３半導体領域が露出するように選択的に形成する工程
    と、 第３半導体領域及び第４半導体領域の一方の主表面側に
    第３半導体領域及び第４半導体領域に隣接する第１導電
    型の第１半導体領域をエピタキシャル成長法により形成
    する工程と、 第１半導体領域の一方の主表面から内部に延び、第１半
    導体領域との間に終端する第１のｐｎ接合を形成する第
    １半導体領域より高不純物濃度の第２導電型の第２半導
    体領域を、一方の主表面から見て第２半導体領域の外周
    部の内側に少なくとも１つ以上の第１半導体領域が一方
    の主表面に露出する部分を有するように形成する工程
    と、 一方の主表面に露出する第２半導体領域にオーミック接
    触し、第２半導体領域の外周部の内側に露出する少なく
    とも１つ以上の第１半導体領域にショットキー接触する
    第１の主電極を形成する工程と、 他方の主表面露出する第３半導体領域にオーミック接触
    する第２の主電極とを形成する工程とを具備することを
    特徴とする定電圧ダイオードの製造方法。
  4. 【請求項４】 一対の主表面を有する半導体基体のそれ
    ぞれの主表面に第１、第２の主電極が設けられて構成さ
    れる定電圧ダイオードの製造方法において、 高不純物濃度の第１導電型の第３半導体領域の一方の主
    表面から内部に延びる第２導電型の第４半導体領域を、
    第４半導体領域の外周部の内側に少なくとも１つ以上の
    第３半導体領域が露出するように選択的に形成する工程
    と、 第３半導体領域及び第４半導体領域の一方の主表面側に
    第３半導体領域及び第４半導体領域に隣接する第１導電
    型の第１半導体領域をエピタキシャル成長法により形成
    する工程と、 第１半導体領域の一方の主表面から内部に延び、第１半
    導体領域との間に終端する第１のｐｎ接合を形成する第
    １半導体領域より高不純物濃度の第２導電型の第２半導
    体領域を形成する工程と、 一方の主表面に露出する第２半導体領域にオーミック接
    触する第１の主電極を形成する工程と、 他方の主表面露出する第３半導体領域にオーミック接触
    する第２の主電極とを形成する工程とを具備することを
    特徴とする定電圧ダイオードの製造方法。
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