JPH10117114A - 利得可変半導体回路 - Google Patents
利得可変半導体回路Info
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- JPH10117114A JPH10117114A JP8267211A JP26721196A JPH10117114A JP H10117114 A JPH10117114 A JP H10117114A JP 8267211 A JP8267211 A JP 8267211A JP 26721196 A JP26721196 A JP 26721196A JP H10117114 A JPH10117114 A JP H10117114A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
- H03G1/007—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using field-effect transistors [FET]
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Abstract
(57)【要約】
【課題】 低挿入損失で歪み特性の良好な大きな利得可
変幅を有する利得可変半導体減衰器の実現。 【解決手段】 減衰率制御信号Vconに基づいて、入力信
号RFinの利得を変化させる利得可変半導体回路であっ
て、入力信号RFinが入力され、第１の制御信号に基づい
て利得が変化する第１の種類の利得可変回路1-1,…,1-n
と、第１の種類の利得可変回路の後段に設けられ、第２
の制御信号に基づいて利得が変化する第２の種類の利得
可変回路2-1,2-2,…,2-mと、減衰率制御信号Vconから第
１と第２の制御信号を生成する制御信号生成部３とを備
え、利得の大きな範囲では、第１の種類の利得可変回路
がVconに応じて利得を減少させると共に第２の種類の利
得可変回路は一定の利得であり、利得の小さな範囲で
は、第１の種類の利得可変回路の利得は飽和し、第２の
種類の利得可変回路の利得が減少する。
変幅を有する利得可変半導体減衰器の実現。 【解決手段】 減衰率制御信号Vconに基づいて、入力信
号RFinの利得を変化させる利得可変半導体回路であっ
て、入力信号RFinが入力され、第１の制御信号に基づい
て利得が変化する第１の種類の利得可変回路1-1,…,1-n
と、第１の種類の利得可変回路の後段に設けられ、第２
の制御信号に基づいて利得が変化する第２の種類の利得
可変回路2-1,2-2,…,2-mと、減衰率制御信号Vconから第
１と第２の制御信号を生成する制御信号生成部３とを備
え、利得の大きな範囲では、第１の種類の利得可変回路
がVconに応じて利得を減少させると共に第２の種類の利
得可変回路は一定の利得であり、利得の小さな範囲で
は、第１の種類の利得可変回路の利得は飽和し、第２の
種類の利得可変回路の利得が減少する。
Description
【０００１】
【発明の属する技術分野】本発明は、オートマチック・
ゲイン・コントロール（ＡＧＣ）回路等の利得可変増幅
器等に使用される利得可変回路を半導体回路で実現した
利得可変半導体回路に関し、特に歪み特性の劣化が少な
く、挿入損失が低い、大きな減衰量の利得可変半導体減
衰器に関する。
ゲイン・コントロール（ＡＧＣ）回路等の利得可変増幅
器等に使用される利得可変回路を半導体回路で実現した
利得可変半導体回路に関し、特に歪み特性の劣化が少な
く、挿入損失が低い、大きな減衰量の利得可変半導体減
衰器に関する。
【０００２】
【従来の技術】無線通信用受信装置等では、高周波の受
信信号を増幅器で増幅した後、局部発振器の出力する一
定周波数の発振信号と混合することにより中間周波数信
号を生成するが、混合の際には受信信号が一定の振幅で
あることが要求される。受信信号の振幅は、受信状況に
応じて著しく変化する。そのため、混合器の出力信号に
基づいて増幅器の増幅率をフィードバック制御すること
により、増幅器から常に一定の振幅の信号が出力される
ようにしている。このような機能をオートマチック・ゲ
イン・コントロール（ＡＧＣ）と呼んでいる。ＡＧＣ機
能を実現するには、増幅器が利得（ゲイン）を変化させ
る利得可変機能を有する必要がある。本発明は、このよ
うな高周波信号の利得可変機能を実現する回路に関す
る。
信信号を増幅器で増幅した後、局部発振器の出力する一
定周波数の発振信号と混合することにより中間周波数信
号を生成するが、混合の際には受信信号が一定の振幅で
あることが要求される。受信信号の振幅は、受信状況に
応じて著しく変化する。そのため、混合器の出力信号に
基づいて増幅器の増幅率をフィードバック制御すること
により、増幅器から常に一定の振幅の信号が出力される
ようにしている。このような機能をオートマチック・ゲ
イン・コントロール（ＡＧＣ）と呼んでいる。ＡＧＣ機
能を実現するには、増幅器が利得（ゲイン）を変化させ
る利得可変機能を有する必要がある。本発明は、このよ
うな高周波信号の利得可変機能を実現する回路に関す
る。
【０００３】図１から図３は、従来使用されてきた利得
可変機能を実現するための回路例を示す図である。な
お、以下の例としては、無線通信用受信装置等に使用さ
れる回路を例として説明するので、半導体素子として
は、ＭＥＳ型の電界効果トランジスタ（ＭＥＳＦＥＴ）
を使用した例で説明するが、本発明はこれに限られるも
のではなく、ＭＯＳＦＥＴ等にも適用可能である。
可変機能を実現するための回路例を示す図である。な
お、以下の例としては、無線通信用受信装置等に使用さ
れる回路を例として説明するので、半導体素子として
は、ＭＥＳ型の電界効果トランジスタ（ＭＥＳＦＥＴ）
を使用した例で説明するが、本発明はこれに限られるも
のではなく、ＭＯＳＦＥＴ等にも適用可能である。
【０００４】図１は、アッテネータ型と呼ばれる減衰量
が可変の回路、すなわち利得が可変の回路で、２個の電
界効果トランジスタ（ＦＥＴ）を組み合わせた回路であ
る。図１に示すように、一方のＦＥＴｒ１は、被制御電
極の一方（ドレイン）に入力信号ＲＦｉｎが入力され、
被制御電極のもう一方（ソース）から出力信号が出力さ
れ、制御電極（ゲート）に制御信号Ｖｂが印加される。
もう一方のＦＥＴｈ１は、被制御電極の一方（ドレイ
ン）がＦＥＴｒ１のドレインに接続され、すなわち、ド
レインに入力信号ＲＦｉｎが入力され、被制御電極のも
う一方（ソース）は容量素子Ｃ１と抵抗Ｒ１を介して接
地され、ゲートに制御信号Ｖａが印加される。
が可変の回路、すなわち利得が可変の回路で、２個の電
界効果トランジスタ（ＦＥＴ）を組み合わせた回路であ
る。図１に示すように、一方のＦＥＴｒ１は、被制御電
極の一方（ドレイン）に入力信号ＲＦｉｎが入力され、
被制御電極のもう一方（ソース）から出力信号が出力さ
れ、制御電極（ゲート）に制御信号Ｖｂが印加される。
もう一方のＦＥＴｈ１は、被制御電極の一方（ドレイ
ン）がＦＥＴｒ１のドレインに接続され、すなわち、ド
レインに入力信号ＲＦｉｎが入力され、被制御電極のも
う一方（ソース）は容量素子Ｃ１と抵抗Ｒ１を介して接
地され、ゲートに制御信号Ｖａが印加される。
【０００５】ＦＥＴｒ１は、ゲートに印加される制御信
号Ｖｂが高レベルの時に導通し、入力信号ＲＦｉｎをそ
のまま出力信号ＲＦｏｕｔとして出力する。制御信号Ｖ
ｂのレベルが低下すると、それに従って出力信号ＲＦｏ
ｕｔのレベルが低下する。従って、制御信号Ｖｂが高レ
ベルになるほど減衰量は低下し、制御信号Ｖｂが低レベ
ルになるほど減衰量が増加し、Ｖｂがあるレベル以下で
は減衰量が一定になる。Ｖｂの可変範囲を出力信号ＲＦ
ｏｕｔがリニアに変化する範囲に設定すれば、制御信号
Ｖｂを制御することにより入力信号ＲＦｉｎを減衰させ
ることができる。
号Ｖｂが高レベルの時に導通し、入力信号ＲＦｉｎをそ
のまま出力信号ＲＦｏｕｔとして出力する。制御信号Ｖ
ｂのレベルが低下すると、それに従って出力信号ＲＦｏ
ｕｔのレベルが低下する。従って、制御信号Ｖｂが高レ
ベルになるほど減衰量は低下し、制御信号Ｖｂが低レベ
ルになるほど減衰量が増加し、Ｖｂがあるレベル以下で
は減衰量が一定になる。Ｖｂの可変範囲を出力信号ＲＦ
ｏｕｔがリニアに変化する範囲に設定すれば、制御信号
Ｖｂを制御することにより入力信号ＲＦｉｎを減衰させ
ることができる。
【０００６】ＦＥＴｈ１と抵抗Ｒ１と容量素子Ｃ１を直
列に接続した直列回路を、入力信号ＲＦｉｎの信号線と
グランドの間に接続した回路は、ＦＥＴｈ１が導通する
と高周波成分については、入力信号ＲＦｉｎの一部がグ
ランドに流れるため出力信号ＲＦｏｕｔが減衰する。従
って、ＦＥＴｈ１のゲートに印加される制御信号Ｖａが
増加して、ＦＥＴｈ１を信号が通過し易くなるほど減衰
量が増加する。ＦＥＴｈ１が完全に導通した状態では、
グランドに分流される割合は抵抗Ｒ１の値によって決定
される。
列に接続した直列回路を、入力信号ＲＦｉｎの信号線と
グランドの間に接続した回路は、ＦＥＴｈ１が導通する
と高周波成分については、入力信号ＲＦｉｎの一部がグ
ランドに流れるため出力信号ＲＦｏｕｔが減衰する。従
って、ＦＥＴｈ１のゲートに印加される制御信号Ｖａが
増加して、ＦＥＴｈ１を信号が通過し易くなるほど減衰
量が増加する。ＦＥＴｈ１が完全に導通した状態では、
グランドに分流される割合は抵抗Ｒ１の値によって決定
される。
【０００７】このように、ＦＥＴｒ１による減衰と、Ｆ
ＥＴｈ１と抵抗Ｒ１と容量素子Ｃ１の直列回路による減
衰は独立であり、利得可変機能を実現するには一方のみ
でもよい。図２は、増幅器として動作するＦＥＴａ１の
ドレイン電圧を可変とすることで減衰量、すなわち利得
を変化させるタイプの利得可変回路を示す。ＦＥＴａ１
のゲートには増幅する信号ＲＦｉｎが印加され、ドレイ
ンにはインダクタンス素子Ｌ１を介して制御信号Ｖｃが
印加され、ソースはグランド等の電源の低電位側に接続
される。出力信号は、容量素子Ｃ２を介してドレインよ
り出力される。制御信号Ｖｃはインダクタンス素子Ｌ１
を介して印加されるため、ドレインをバイアスすること
になり、制御信号Ｖｃを変化させることによりＦＥＴａ
１の増幅率が変化する。
ＥＴｈ１と抵抗Ｒ１と容量素子Ｃ１の直列回路による減
衰は独立であり、利得可変機能を実現するには一方のみ
でもよい。図２は、増幅器として動作するＦＥＴａ１の
ドレイン電圧を可変とすることで減衰量、すなわち利得
を変化させるタイプの利得可変回路を示す。ＦＥＴａ１
のゲートには増幅する信号ＲＦｉｎが印加され、ドレイ
ンにはインダクタンス素子Ｌ１を介して制御信号Ｖｃが
印加され、ソースはグランド等の電源の低電位側に接続
される。出力信号は、容量素子Ｃ２を介してドレインよ
り出力される。制御信号Ｖｃはインダクタンス素子Ｌ１
を介して印加されるため、ドレインをバイアスすること
になり、制御信号Ｖｃを変化させることによりＦＥＴａ
１の増幅率が変化する。
【０００８】図３は、増幅器として動作するＦＥＴａ１
のゲート電圧を可変とすることで利得を変化させるタイ
プの利得可変回路を示す。ＦＥＴａ１のゲートには増幅
する信号ＲＦｉｎが印加されると共に、インダクタンス
素子Ｌ２を介して制御信号Ｖｄが印加される。出力信号
は、容量素子Ｃ２を介してドレインより出力される。図
示していないが、ドレインとソースの間にはインダクタ
ンス素子を介して電圧が印加される。制御信号Ｖｄはイ
ンダクタンス素子Ｌ１を介して印加されるため、ゲート
をバイアスすることになり、制御信号Ｖｄを変化させる
ことによりＦＥＴａ１の利得、すなわち減衰量が変化す
る。
のゲート電圧を可変とすることで利得を変化させるタイ
プの利得可変回路を示す。ＦＥＴａ１のゲートには増幅
する信号ＲＦｉｎが印加されると共に、インダクタンス
素子Ｌ２を介して制御信号Ｖｄが印加される。出力信号
は、容量素子Ｃ２を介してドレインより出力される。図
示していないが、ドレインとソースの間にはインダクタ
ンス素子を介して電圧が印加される。制御信号Ｖｄはイ
ンダクタンス素子Ｌ１を介して印加されるため、ゲート
をバイアスすることになり、制御信号Ｖｄを変化させる
ことによりＦＥＴａ１の利得、すなわち減衰量が変化す
る。
【０００９】実際の回路は、図１から図３に示した各回
路をそれぞれ複数個直列に接続したり、異なる回路を直
列に接続することにより実現している。
路をそれぞれ複数個直列に接続したり、異なる回路を直
列に接続することにより実現している。
【００１０】
【発明が解決しようとする課題】利得可変機能付き回路
に要求される性能としては、まずより大きな利得可変
幅、低挿入損失、良好な歪み特性、及びその機能の使い
易さ等がある。図１に示したアッテネータ型の回路は、
減衰量が使用されるトランジスタの特性に大きく左右さ
れ、減衰量が大きくなるように設計すれば、その挿入損
失も増大する。すなわち、利得可変幅と挿入損失がトレ
ードオフの関係にある。従って、減衰量をあまり大きく
することが難しいという問題がある。
に要求される性能としては、まずより大きな利得可変
幅、低挿入損失、良好な歪み特性、及びその機能の使い
易さ等がある。図１に示したアッテネータ型の回路は、
減衰量が使用されるトランジスタの特性に大きく左右さ
れ、減衰量が大きくなるように設計すれば、その挿入損
失も増大する。すなわち、利得可変幅と挿入損失がトレ
ードオフの関係にある。従って、減衰量をあまり大きく
することが難しいという問題がある。
【００１１】また、図２に示した回路では、増幅器をオ
ン・オフ制御させる制御信号Ｖｃは、低消費電流のＣＭ
ＯＳ型のＬＳＩから出力されるのが一般的であるが、Ｃ
ＭＯＳ型のＬＳＩの出力信号の駆動能力は小さいため、
制御信号Ｖｃをドレインに直接入力させることはでき
ず、電源とドレインの間に電流容量の大きなスイッチを
挿入し、それを制御信号により制御して減衰量を変化さ
せるという方法をとる必要があり、回路が複雑になると
いう問題があった。
ン・オフ制御させる制御信号Ｖｃは、低消費電流のＣＭ
ＯＳ型のＬＳＩから出力されるのが一般的であるが、Ｃ
ＭＯＳ型のＬＳＩの出力信号の駆動能力は小さいため、
制御信号Ｖｃをドレインに直接入力させることはでき
ず、電源とドレインの間に電流容量の大きなスイッチを
挿入し、それを制御信号により制御して減衰量を変化さ
せるという方法をとる必要があり、回路が複雑になると
いう問題があった。
【００１２】更に、図３に示した回路では、減衰量を大
きくするためには、動作点をよりオピンチオフに近づけ
るようにゲートバイアスを設定する必要があり、歪み特
性が劣化してしまうという問題点があった。図４は、図
３に示した回路の出力特性を示す図であり、利得が１の
時（すなわち減衰しない時）には、入力ＲＦｉｎと出力
ＲＦｏｕｔは広い範囲でリニアである。この関係がリニ
アである範囲では、歪みが小さいので、広い入力範囲で
歪みが小さいといえる。これに対して、減衰率が５の時
には、図示のような特性になり、リニアリティが維持で
きないため、歪みが増大する。また、減衰量が大きい場
合には、歪み特性は入力ＲＦｉｎが大きくなるほど劣化
する。
きくするためには、動作点をよりオピンチオフに近づけ
るようにゲートバイアスを設定する必要があり、歪み特
性が劣化してしまうという問題点があった。図４は、図
３に示した回路の出力特性を示す図であり、利得が１の
時（すなわち減衰しない時）には、入力ＲＦｉｎと出力
ＲＦｏｕｔは広い範囲でリニアである。この関係がリニ
アである範囲では、歪みが小さいので、広い入力範囲で
歪みが小さいといえる。これに対して、減衰率が５の時
には、図示のような特性になり、リニアリティが維持で
きないため、歪みが増大する。また、減衰量が大きい場
合には、歪み特性は入力ＲＦｉｎが大きくなるほど劣化
する。
【００１３】図１から図３に示した利得可変機能を有す
る従来の回路は、それぞれ上記のような問題点を有して
おり、それらを組み合わせた回路においても同様の問題
を有していた。本発明は、このような問題を解決するた
めのものであり、大きな利得可変幅を有するが、低挿入
損失で歪み特性の良好な利得可変半導体回路を実現する
ことを目的とする。
る従来の回路は、それぞれ上記のような問題点を有して
おり、それらを組み合わせた回路においても同様の問題
を有していた。本発明は、このような問題を解決するた
めのものであり、大きな利得可変幅を有するが、低挿入
損失で歪み特性の良好な利得可変半導体回路を実現する
ことを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明の利得可変半導体回路は、２種類の利得可変
回路を組み合わせ、利得の可変範囲を２つの範囲に分
け、一方の範囲では一方の利得可変回路の利得のみが変
化し、もう一方の利得可変回路の利得は変化せず、もう
一方の範囲では一方の利得可変回路の利得は飽和して変
化せず、もう一方の利得可変回路の利得が変化するよう
にする。２種類の利得可変回路がこのような動作を行う
ように、制御部を設ける。
め、本発明の利得可変半導体回路は、２種類の利得可変
回路を組み合わせ、利得の可変範囲を２つの範囲に分
け、一方の範囲では一方の利得可変回路の利得のみが変
化し、もう一方の利得可変回路の利得は変化せず、もう
一方の範囲では一方の利得可変回路の利得は飽和して変
化せず、もう一方の利得可変回路の利得が変化するよう
にする。２種類の利得可変回路がこのような動作を行う
ように、制御部を設ける。
【００１５】具体的には、図１に示した形式のアッテネ
ータを第１の利得可変回路とし、図３に示した増幅器を
第２の利得可変回路として組み合わせ、利得が大きい場
合には、第１の利得可変回路が減衰動作を行うように
し、第２の利得可変回路の利得は一定で変化しないよう
にし、利得が小さい場合には、第１の利得可変回路の利
得は飽和するようにし、第２の利得可変回路が利得を変
化させるようにする。
ータを第１の利得可変回路とし、図３に示した増幅器を
第２の利得可変回路として組み合わせ、利得が大きい場
合には、第１の利得可変回路が減衰動作を行うように
し、第２の利得可変回路の利得は一定で変化しないよう
にし、利得が小さい場合には、第１の利得可変回路の利
得は飽和するようにし、第２の利得可変回路が利得を変
化させるようにする。
【００１６】すなわち、本発明の利得可変半導体回路
は、減衰量制御信号に基づいて、入力信号の利得を変化
させる利得可変半導体回路であって、入力信号が入力さ
れ、第１の制御信号に基づいて利得が変化する第１の種
類の利得可変回路と、第１の種類の利得可変回路の後段
に設けられ、第２の制御信号に基づいて利得が変化する
第２の種類の利得可変回路と、減衰量制御信号から第１
と第２の制御信号を生成する制御信号生成部とを備え、
制御信号生成部は、減衰量制御信号の変化範囲を２つの
範囲に分け、大きな利得を指示する一方の範囲では、第
１の種類の利得可変回路が減衰量制御信号の変化に応じ
て利得を減少させると共に、第２の種類の利得可変回路
は一定の利得であるように、第１と第２の制御信号を生
成し、減衰量制御信号の変化範囲の内の小さな利得を指
示するもう一方の範囲では、第１の種類の利得可変回路
の利得の減少が飽和して利得が変化しないようにすると
共に、第２の種類の利得可変回路の利得が減衰量制御信
号の変化に応じて減少するように前記第１と第２の制御
信号を生成することを特徴とする。
は、減衰量制御信号に基づいて、入力信号の利得を変化
させる利得可変半導体回路であって、入力信号が入力さ
れ、第１の制御信号に基づいて利得が変化する第１の種
類の利得可変回路と、第１の種類の利得可変回路の後段
に設けられ、第２の制御信号に基づいて利得が変化する
第２の種類の利得可変回路と、減衰量制御信号から第１
と第２の制御信号を生成する制御信号生成部とを備え、
制御信号生成部は、減衰量制御信号の変化範囲を２つの
範囲に分け、大きな利得を指示する一方の範囲では、第
１の種類の利得可変回路が減衰量制御信号の変化に応じ
て利得を減少させると共に、第２の種類の利得可変回路
は一定の利得であるように、第１と第２の制御信号を生
成し、減衰量制御信号の変化範囲の内の小さな利得を指
示するもう一方の範囲では、第１の種類の利得可変回路
の利得の減少が飽和して利得が変化しないようにすると
共に、第２の種類の利得可変回路の利得が減衰量制御信
号の変化に応じて減少するように前記第１と第２の制御
信号を生成することを特徴とする。
【００１７】より具体的には、第１の種類の利得可変回
路は、図１に示すような減衰回路で、被制御電極の一方
に入力信号が入力され、被制御電極のもう一方から出力
信号が出力され、制御電極に第１の制御信号が印加され
る第１の電界効果トランジスタと、被制御電極の一方に
入力信号が入力され、被制御電極のもう一方は抵抗成分
を介して接地され、制御電極に第１の制御信号の反転信
号が印加される第２の電界効果トランジスタとを備え
る。第２の種類の利得可変回路は、図３に示すような回
路で、制御電極に第１の種類の利得可変回路の出力が入
力され、２つの被制御電極のいずれかに出力信号が出力
されるように、２つの被制御電極間に電圧が印加される
第３の電界効果トランジスタと、一方の端子が第３の電
界効果トランジスタの出力に接続され、もう一方の端子
から出力信号が出力される容量素子と、第３の電界効果
トランジスタの制御電極の電位をバイアスするように、
第２の制御信号を印加するゲートバイアス手段とを備え
る。
路は、図１に示すような減衰回路で、被制御電極の一方
に入力信号が入力され、被制御電極のもう一方から出力
信号が出力され、制御電極に第１の制御信号が印加され
る第１の電界効果トランジスタと、被制御電極の一方に
入力信号が入力され、被制御電極のもう一方は抵抗成分
を介して接地され、制御電極に第１の制御信号の反転信
号が印加される第２の電界効果トランジスタとを備え
る。第２の種類の利得可変回路は、図３に示すような回
路で、制御電極に第１の種類の利得可変回路の出力が入
力され、２つの被制御電極のいずれかに出力信号が出力
されるように、２つの被制御電極間に電圧が印加される
第３の電界効果トランジスタと、一方の端子が第３の電
界効果トランジスタの出力に接続され、もう一方の端子
から出力信号が出力される容量素子と、第３の電界効果
トランジスタの制御電極の電位をバイアスするように、
第２の制御信号を印加するゲートバイアス手段とを備え
る。
【００１８】上記のように、図１に示すような第１の種
類の利得可変回路は、挿入損失の点から減衰量を大きく
するのが難しいという問題があり、図３に示す第２の種
類の利得可変回路は、歪み特性の点から減衰量を大きく
するのが難しく、入力信号の振幅が大きいほど歪み特性
が劣化するという問題があった。そこで、それぞれのア
ッテネータの減衰量はあまり大きくせず、それらを組み
合わせて大きな減衰量が得られるようにする。これであ
れば、挿入損失も増加しない。また、歪み特性について
は、第２の種類の利得可変回路での歪み特性の劣化が問
題となるのは、第２の種類の利得可変回路での減衰量が
大きく、それへの入力信号の振幅が大きい場合であり、
前段に設けた歪み特性の劣化のない第１の種類の利得可
変回路で減衰した上で、第２の種類の利得可変回路で減
衰するので、第２の種類の利得可変回路での減衰量は小
さくなる上、入力信号の振幅が小さくなるので、歪み特
性は劣化は低減される。
類の利得可変回路は、挿入損失の点から減衰量を大きく
するのが難しいという問題があり、図３に示す第２の種
類の利得可変回路は、歪み特性の点から減衰量を大きく
するのが難しく、入力信号の振幅が大きいほど歪み特性
が劣化するという問題があった。そこで、それぞれのア
ッテネータの減衰量はあまり大きくせず、それらを組み
合わせて大きな減衰量が得られるようにする。これであ
れば、挿入損失も増加しない。また、歪み特性について
は、第２の種類の利得可変回路での歪み特性の劣化が問
題となるのは、第２の種類の利得可変回路での減衰量が
大きく、それへの入力信号の振幅が大きい場合であり、
前段に設けた歪み特性の劣化のない第１の種類の利得可
変回路で減衰した上で、第２の種類の利得可変回路で減
衰するので、第２の種類の利得可変回路での減衰量は小
さくなる上、入力信号の振幅が小さくなるので、歪み特
性は劣化は低減される。
【００１９】ここで、単に種類の異なる利得可変回路を
組み合わせる場合と、本発明のように、減衰量の可変範
囲を２つの範囲に分け、減衰量の小さい範囲では第１の
種類の利得可変回路のみで減衰し、減衰量の大きな範囲
では第１の種類の利得可変回路による減衰は飽和させて
第２の種類の利得可変回路により減衰を行う構成との差
について説明する。
組み合わせる場合と、本発明のように、減衰量の可変範
囲を２つの範囲に分け、減衰量の小さい範囲では第１の
種類の利得可変回路のみで減衰し、減衰量の大きな範囲
では第１の種類の利得可変回路による減衰は飽和させて
第２の種類の利得可変回路により減衰を行う構成との差
について説明する。
【００２０】例えば、特開昭６２−２３５８２４号公報
には、ＰＩＮダイオードの抵抗値が流れる電流により連
続的に可変できる特性を利用して、増幅器の前で信号線
をＰＩＮダイオードを介して接地し、増幅器を構成する
ＦＥＴのゲートバイアスを制御すると共に、このＰＩＮ
ダイオードに流れる電流を制御して増幅率を制御する回
路が開示されている。この回路は、いわば、ＰＩＮダイ
オードとそこに流す電流を制御する部分で構成される第
１の種類の利得可変回路と、可変増幅器で構成される第
２の種類の利得可変回路を組み合わせた回路といえる。
しかし、この回路では、第１の種類の利得可変回路と第
２の種類の利得可変回路は、それぞれ減衰量の全可変範
囲にわたって動作する点が本発明とは異なる。
には、ＰＩＮダイオードの抵抗値が流れる電流により連
続的に可変できる特性を利用して、増幅器の前で信号線
をＰＩＮダイオードを介して接地し、増幅器を構成する
ＦＥＴのゲートバイアスを制御すると共に、このＰＩＮ
ダイオードに流れる電流を制御して増幅率を制御する回
路が開示されている。この回路は、いわば、ＰＩＮダイ
オードとそこに流す電流を制御する部分で構成される第
１の種類の利得可変回路と、可変増幅器で構成される第
２の種類の利得可変回路を組み合わせた回路といえる。
しかし、この回路では、第１の種類の利得可変回路と第
２の種類の利得可変回路は、それぞれ減衰量の全可変範
囲にわたって動作する点が本発明とは異なる。
【００２１】減衰量が小さい場合には、いずれにしろ歪
みは小さいので得られる歪み特性はほとんど差がない。
また、最大の減衰量では、第１の種類の利得可変回路と
第２の種類の利得可変回路はそれぞれの最大の減衰量で
あるから、ほぼ同じ特性であり、減衰量が分割される分
歪み特性の劣化は低減されるが、第２の種類の利得可変
回路への入力信号の振幅はある程度の大きさであり、本
発明でも従来例でも歪み特性はある程度劣化する。
みは小さいので得られる歪み特性はほとんど差がない。
また、最大の減衰量では、第１の種類の利得可変回路と
第２の種類の利得可変回路はそれぞれの最大の減衰量で
あるから、ほぼ同じ特性であり、減衰量が分割される分
歪み特性の劣化は低減されるが、第２の種類の利得可変
回路への入力信号の振幅はある程度の大きさであり、本
発明でも従来例でも歪み特性はある程度劣化する。
【００２２】中間の減衰量の場合、従来の回路では、前
段と後段の２つの利得可変回路で減衰が行われるため、
前段の第１の種類の利得可変回路での減衰量は、その最
大の減衰量ではない。これに対して、本発明では、前段
の第１の種類の利得可変回路で、その最大の減衰量分の
減衰が行われる。従って、後段の第２の種類の利得可変
回路への入力信号の振幅は、本発明の回路の方が従来の
回路より小さくなる。後段の第２の種類の利得可変回路
の歪み特性は入力信号の振幅が大きいほど劣化するの
で、本発明の方が、後段の第２の種類の利得可変回路へ
の入力信号の振幅が小さい分歪み特性の劣化は低減され
る。
段と後段の２つの利得可変回路で減衰が行われるため、
前段の第１の種類の利得可変回路での減衰量は、その最
大の減衰量ではない。これに対して、本発明では、前段
の第１の種類の利得可変回路で、その最大の減衰量分の
減衰が行われる。従って、後段の第２の種類の利得可変
回路への入力信号の振幅は、本発明の回路の方が従来の
回路より小さくなる。後段の第２の種類の利得可変回路
の歪み特性は入力信号の振幅が大きいほど劣化するの
で、本発明の方が、後段の第２の種類の利得可変回路へ
の入力信号の振幅が小さい分歪み特性の劣化は低減され
る。
【００２３】
【発明の実施の形態】図５は、本発明の実施例の利得可
変半導体回路の回路構成を示す図である。図５に示すよ
うに、この回路は、図１に示した減衰器（アッテネー
タ）をｎ段直列に接続した回路１−１，１−２，…，１
−ｎを前段とし、図３に示した増幅器のゲートバイアス
を制御する増幅器をｍ段直列に接続した回路２−１，２
−２，…，２−ｍを後段とし、制御部３で発生した制御
信号を前段と後段の各回路に供給するように構成されて
いる。前段のＦＥＴｒ−１，ＦＥＴｒ−２，…，ＦＥＴ
ｒ−ｎのゲートには、制御電圧Ｖｃｏｎが印加され、Ｆ
ＥＴｈ−１，ＦＥＴｈ−２，…，ＦＥＴｈ−ｎのゲート
には、制御電圧ＶｃｏｎをインバータＩｎｖで反転した
信号／Ｖｃｏｎが印加される。前段の各アッテネータの
動作については、図１を参照して説明したので、ここで
は省略する。
変半導体回路の回路構成を示す図である。図５に示すよ
うに、この回路は、図１に示した減衰器（アッテネー
タ）をｎ段直列に接続した回路１−１，１−２，…，１
−ｎを前段とし、図３に示した増幅器のゲートバイアス
を制御する増幅器をｍ段直列に接続した回路２−１，２
−２，…，２−ｍを後段とし、制御部３で発生した制御
信号を前段と後段の各回路に供給するように構成されて
いる。前段のＦＥＴｒ−１，ＦＥＴｒ−２，…，ＦＥＴ
ｒ−ｎのゲートには、制御電圧Ｖｃｏｎが印加され、Ｆ
ＥＴｈ−１，ＦＥＴｈ−２，…，ＦＥＴｈ−ｎのゲート
には、制御電圧ＶｃｏｎをインバータＩｎｖで反転した
信号／Ｖｃｏｎが印加される。前段の各アッテネータの
動作については、図１を参照して説明したので、ここで
は省略する。
【００２４】後段の各増幅器２−１，２−２，…，２−
ｍでは、ＦＥＴａ−１，ＦＥＴａ−２，…，ＦＥＴａ−
ｍの各ドレインがインダクタンス素子Ｌ４−１，Ｌ４−
２，…，Ｌ４−ｍを介して電源の高電位側に接続され、
各ソースはグランドに接地されており、各ゲートにはイ
ンダクタンス素子Ｌ３−１，Ｌ３−２，…，Ｌ３−ｍを
介して制御信号Ｖｅが印加される。
ｍでは、ＦＥＴａ−１，ＦＥＴａ−２，…，ＦＥＴａ−
ｍの各ドレインがインダクタンス素子Ｌ４−１，Ｌ４−
２，…，Ｌ４−ｍを介して電源の高電位側に接続され、
各ソースはグランドに接地されており、各ゲートにはイ
ンダクタンス素子Ｌ３−１，Ｌ３−２，…，Ｌ３−ｍを
介して制御信号Ｖｅが印加される。
【００２５】制御部３は、前段のアッテネータを制御す
る信号を生成する第１の部分と、後段の増幅器を制御す
る信号を生成する第２の部分とで構成される。第１の部
分は、制御電圧Ｖｃｏｎを反転して／Ｖｃｏｎを生成す
るインバータＩｎｖを有する。第２の部分は、ドレイン
に制御電圧Ｖｃｏｎが印加されるＦＥＴｃと、ＦＥＴｃ
のゲート電圧を生成するためのＲ１とＲ２で構成される
抵抗分割回路と、ＦＥＴｃのソースとグランドの間に接
続され、後段の制御信号Ｖｅを生成するためのＲ３とＲ
４で構成される抵抗分割回路とを有する。
る信号を生成する第１の部分と、後段の増幅器を制御す
る信号を生成する第２の部分とで構成される。第１の部
分は、制御電圧Ｖｃｏｎを反転して／Ｖｃｏｎを生成す
るインバータＩｎｖを有する。第２の部分は、ドレイン
に制御電圧Ｖｃｏｎが印加されるＦＥＴｃと、ＦＥＴｃ
のゲート電圧を生成するためのＲ１とＲ２で構成される
抵抗分割回路と、ＦＥＴｃのソースとグランドの間に接
続され、後段の制御信号Ｖｅを生成するためのＲ３とＲ
４で構成される抵抗分割回路とを有する。
【００２６】図６は、実施例の利得可変半導体回路にお
ける、前段と後段及び全体の減衰の特性を示す図であ
り、図７は実施例の利得可変半導体減衰器を利用した増
幅器の利得（ゲイン）の変化を示す図である。図６と図
７を参照しながら、図５の回路の動作について説明す
る。制御電圧Ｖｃｏｎは、０Ｖから３Ｖまで変化可能
で、０．５Ｖから２．５Ｖの範囲での変化に対し、ゲイ
ンが変化する。Ｖｃｏｎが１．５Ｖ以上の時には、ＦＥ
Ｔｃは動作状態にあり、ＦＥＴｃのソース電圧は約０．
６Ｖになる。したがって、Ｖｅは０．６ＶをＲ１とＲ２
で抵抗分割した値になり、ここでは０．３Ｖである。従
って、Ｖｃｏｎが１．５Ｖ以上の時には、後段のＦＥＴ
ａ−１，ＦＥＴａ−２，…，ＦＥＴａ−ｍのゲートは
０．３Ｖでバイアスされることになる。この状態では、
各増幅器２−１，２−２，…，２−ｍは所定の高い増幅
を行う。従って、減衰は行わない。
ける、前段と後段及び全体の減衰の特性を示す図であ
り、図７は実施例の利得可変半導体減衰器を利用した増
幅器の利得（ゲイン）の変化を示す図である。図６と図
７を参照しながら、図５の回路の動作について説明す
る。制御電圧Ｖｃｏｎは、０Ｖから３Ｖまで変化可能
で、０．５Ｖから２．５Ｖの範囲での変化に対し、ゲイ
ンが変化する。Ｖｃｏｎが１．５Ｖ以上の時には、ＦＥ
Ｔｃは動作状態にあり、ＦＥＴｃのソース電圧は約０．
６Ｖになる。したがって、Ｖｅは０．６ＶをＲ１とＲ２
で抵抗分割した値になり、ここでは０．３Ｖである。従
って、Ｖｃｏｎが１．５Ｖ以上の時には、後段のＦＥＴ
ａ−１，ＦＥＴａ−２，…，ＦＥＴａ−ｍのゲートは
０．３Ｖでバイアスされることになる。この状態では、
各増幅器２−１，２−２，…，２−ｍは所定の高い増幅
を行う。従って、減衰は行わない。
【００２７】前段のＦＥＴｒ−１，ＦＥＴｒ−２，…，
ＦＥＴｒ−ｎのゲートにはＶｃｏｎが印加され、ＦＥＴ
ｈ−１，ＦＥＴｈ−２，…，ＦＥＴｈ−ｎのゲートには
／Ｖｃｏｎが印加される。図１で説明したように、Ｖｃ
ｏｎが高い時、すなわち／Ｖｃｏｎが小さい時には、Ｆ
ＥＴｒ−１，ＦＥＴｒ−２，…，ＦＥＴｒ−ｎは完全に
導通状態で、ＦＥＴｈ−１，ＦＥＴｈ−２，…，ＦＥＴ
ｈ−ｎは非導通状態であるから、各アッテネータは信号
を減衰しない。従って、Ｖｃｏｎが２．５Ｖ以上では減
衰幅はゼロで、最大のゲインを示すことになる。Ｖｃｏ
ｎが徐々に低下するに従ってＦＥＴｒ−１，ＦＥＴｒ−
２，…，ＦＥＴｒ−ｎでの減衰量が徐々に増加し、ＦＥ
Ｔｈ−１，ＦＥＴｈ−２，…，ＦＥＴｈ−ｎが徐々に導
通してこれらからグランドに流れる信号が増加するの
で、ゲインは減少する。そして、Ｖｃｏｎが１．５Ｖに
なると、前段の各アッテネータの減衰量は最大に達し、
それ以上はＶｃｏｎが低下しても減衰量は一定である。
Ｖｃｏｎが１．５Ｖ以下になると、Ｖｃｏｎの低下に応
じてＦＥＴｃのソース電圧が低下し、Ｖｅが低下を始め
る。従って、後段のＦＥＴａ−１，ＦＥＴａ−２，…，
ＦＥＴａ−ｍのゲートバイアス値が徐々に低下すること
になり、後段の各増幅器の増幅量は徐々に低下すること
になる。そして、Ｖｃｏｎが０．５Ｖに達するとＶｅが
ゼロＶになり、後段の各増幅器の増幅量は一定になる。
ＦＥＴｒ−ｎのゲートにはＶｃｏｎが印加され、ＦＥＴ
ｈ−１，ＦＥＴｈ−２，…，ＦＥＴｈ−ｎのゲートには
／Ｖｃｏｎが印加される。図１で説明したように、Ｖｃ
ｏｎが高い時、すなわち／Ｖｃｏｎが小さい時には、Ｆ
ＥＴｒ−１，ＦＥＴｒ−２，…，ＦＥＴｒ−ｎは完全に
導通状態で、ＦＥＴｈ−１，ＦＥＴｈ−２，…，ＦＥＴ
ｈ−ｎは非導通状態であるから、各アッテネータは信号
を減衰しない。従って、Ｖｃｏｎが２．５Ｖ以上では減
衰幅はゼロで、最大のゲインを示すことになる。Ｖｃｏ
ｎが徐々に低下するに従ってＦＥＴｒ−１，ＦＥＴｒ−
２，…，ＦＥＴｒ−ｎでの減衰量が徐々に増加し、ＦＥ
Ｔｈ−１，ＦＥＴｈ−２，…，ＦＥＴｈ−ｎが徐々に導
通してこれらからグランドに流れる信号が増加するの
で、ゲインは減少する。そして、Ｖｃｏｎが１．５Ｖに
なると、前段の各アッテネータの減衰量は最大に達し、
それ以上はＶｃｏｎが低下しても減衰量は一定である。
Ｖｃｏｎが１．５Ｖ以下になると、Ｖｃｏｎの低下に応
じてＦＥＴｃのソース電圧が低下し、Ｖｅが低下を始め
る。従って、後段のＦＥＴａ−１，ＦＥＴａ−２，…，
ＦＥＴａ−ｍのゲートバイアス値が徐々に低下すること
になり、後段の各増幅器の増幅量は徐々に低下すること
になる。そして、Ｖｃｏｎが０．５Ｖに達するとＶｅが
ゼロＶになり、後段の各増幅器の増幅量は一定になる。
【００２８】従って、回路全体としては、図６に示すよ
うな減衰特性を示すことになる。
うな減衰特性を示すことになる。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
低挿入損失で歪み特性の良好な大きな利得可変幅を有す
る利得可変半導体減衰器が実現できる。
低挿入損失で歪み特性の良好な大きな利得可変幅を有す
る利得可変半導体減衰器が実現できる。
【図１】利得可変機能を有する従来の回路例を示す図で
ある。
ある。
【図２】利得可変機能を有する従来の回路例を示す図で
ある。
ある。
【図３】利得可変機能を有する従来の回路例を示す図で
ある。
ある。
【図４】図３の従来例における歪み特性が劣化する条件
を説明する図である。
を説明する図である。
【図５】本発明の実施例の利得可変半導体回路の回路構
成を示す図である。
成を示す図である。
【図６】実施例の利得可変半導体回路における、前段と
後段及び全体の減衰の特性を示す図である。
後段及び全体の減衰の特性を示す図である。
【図７】実施例の利得可変半導体回路を利用した増幅器
の利得（ゲイン）の変化を示す図である。
の利得（ゲイン）の変化を示す図である。
１−１，１−２，１−ｎ…前段の利得可変回路（アッテ
ネータ） ２−１，２−２，２−ｍ…後段の利得可変回路（増幅
器） ３…制御信号生成部
ネータ） ２−１，２−２，２−ｍ…後段の利得可変回路（増幅
器） ３…制御信号生成部
Claims (2)
- 【請求項１】 減衰量制御信号に基づいて、入力信号の
利得を変化させる利得可変半導体回路であって、 前記入力信号が入力され、第１の制御信号に基づいて利
得が変化する第１の種類の利得可変回路と、 該第１の種類の利得可変回路の後段に設けられ、第２の
制御信号に基づいて利得が変化する第２の種類の利得可
変回路と、 前記減衰量制御信号から前記第１と第２の制御信号を生
成する制御信号生成部とを備え、 前記制御信号生成部は、 前記減衰量制御信号の変化範囲を２つの範囲に分け、大
きな利得を指示する一方の範囲では、前記第１の種類の
利得可変回路が前記減衰量制御信号の変化に応じて利得
を減少させると共に、前記第２の種類の利得可変回路は
一定の利得であるように、前記第１と第２の制御信号を
生成し、 前記減衰量制御信号の前記変化範囲の内の小さな利得を
指示するもう一方の範囲では、前記第１の種類の利得可
変回路の利得の減少が飽和して利得が変化しないように
すると共に、前記第２の種類の利得可変回路の利得が前
記減衰量制御信号の変化に応じて減少するように前記第
１と第２の制御信号を生成することを特徴とする利得可
変半導体減衰器。 - 【請求項２】 請求項１に記載の利得可変半導体回路で
あって、 前記第１の種類の利得可変回路は、 被制御電極の一方に前記入力信号が入力され、被制御電
極のもう一方から出力信号が出力され、制御電極に前記
第１の制御信号が印加される第１の電界効果トランジス
タと、 被制御電極の一方に前記入力信号が入力され、被制御電
極のもう一方は抵抗成分を介して接地され、制御電極に
前記第１の制御信号の反転信号が印加される第２の電界
効果トランジスタとを備え、 前記第２の種類の利得可変回路は、 制御電極に前記第１の種類の利得可変回路の出力が入力
され、２つの被制御電極のいずれかに出力信号が出力さ
れるように、該２つの被制御電極間に電圧が印加される
第３の電界効果トランジスタと、 一方の端子が前記第３の電界効果トランジスタの出力に
接続され、もう一方の端子から出力信号が出力される容
量素子と、 前記第３の電界効果トランジスタの前記制御電極の電位
をバイアスするように、前記第２の制御信号を印加する
ゲートバイアス手段とを備える利得可変半導体減衰器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26721196A JP3565667B2 (ja) | 1996-10-08 | 1996-10-08 | 利得可変半導体回路 |
| US08/808,806 US5859556A (en) | 1996-10-08 | 1997-02-28 | Variable gain semiconductor circuit |
| DE19710769A DE19710769B4 (de) | 1996-10-08 | 1997-03-17 | Halbleiterschaltung mit variabler Verstärkung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26721196A JP3565667B2 (ja) | 1996-10-08 | 1996-10-08 | 利得可変半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10117114A true JPH10117114A (ja) | 1998-05-06 |
| JP3565667B2 JP3565667B2 (ja) | 2004-09-15 |
Family
ID=17441688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26721196A Expired - Fee Related JP3565667B2 (ja) | 1996-10-08 | 1996-10-08 | 利得可変半導体回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5859556A (ja) |
| JP (1) | JP3565667B2 (ja) |
| DE (1) | DE19710769B4 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008206208A (ja) * | 2004-08-20 | 2008-09-04 | Matsushita Electric Ind Co Ltd | 高周波増幅回路およびこれを用いた移動体通信端末 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3917742B2 (ja) * | 1998-01-05 | 2007-05-23 | 三菱電機株式会社 | 温度補償機能付き増幅器 |
| JP2008011482A (ja) * | 2006-05-29 | 2008-01-17 | Alps Electric Co Ltd | 高周波回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB218109A (en) * | 1923-07-11 | 1924-07-03 | Harry Schuman Ltd | Improved construction of garment hanging appliance |
| DE1297705B (de) * | 1966-02-08 | 1969-06-19 | Siemens Ag | Mehrstufige Verstaerkeranordnung mit selbsttaetiger Regelung |
| US5023569A (en) * | 1989-06-29 | 1991-06-11 | Motorola, Inc. | Variable gain amplifier |
| JP3014164B2 (ja) * | 1991-05-15 | 2000-02-28 | 沖電気工業株式会社 | 出力バッファ回路 |
| US5160898A (en) * | 1991-06-03 | 1992-11-03 | Motorola, Inc. | Power amplifier |
-
1996
- 1996-10-08 JP JP26721196A patent/JP3565667B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-28 US US08/808,806 patent/US5859556A/en not_active Expired - Lifetime
- 1997-03-17 DE DE19710769A patent/DE19710769B4/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008206208A (ja) * | 2004-08-20 | 2008-09-04 | Matsushita Electric Ind Co Ltd | 高周波増幅回路およびこれを用いた移動体通信端末 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3565667B2 (ja) | 2004-09-15 |
| US5859556A (en) | 1999-01-12 |
| DE19710769B4 (de) | 2005-05-12 |
| DE19710769A1 (de) | 1998-04-16 |
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