JPH10117149A - ビタービ復号化器用トレースバック装置及びトレースバック方法 - Google Patents
ビタービ復号化器用トレースバック装置及びトレースバック方法Info
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- JPH10117149A JPH10117149A JP9158544A JP15854497A JPH10117149A JP H10117149 A JPH10117149 A JP H10117149A JP 9158544 A JP9158544 A JP 9158544A JP 15854497 A JP15854497 A JP 15854497A JP H10117149 A JPH10117149 A JP H10117149A
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- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
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- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
- H03M13/4161—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing path management
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- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【課題】 一クロック周期間に複数回のトレースバッ
クを行う処理素子を減らして処理速度を高速化し、且つ
ＶＳＬＩで具現し得るトレースバック装置及び方法を提
供する。 【解決手段】 所定の周期の間、各々が一定の間隔を
おいて順に入力されるＮ個の判定ベクトルを遅延させ、
１回分〜Ｎ回分遅延判定ベクトルを発生する遅延素子１
１０と、Ｎ回分遅延判定ベクトルを所定の周期の間格納
し、既に格納されている（Ｎ＋１）回分遅延判定ベクト
ルを次の処理要素に供給するバッファ１２０と、所定の
周期の間入力状態を格納し、１回分遅延状態を発生する
状態レジスタ１３０と、１回分遅延状態に基づいて、１
回分〜Ｎ回分遅延判定ベクトルを順に多重化して、１回
分遅延状態に応じる最尤度経路に沿って、Ｎ回トレース
バック状態を表すＮ回トレースバック状態を次の処理要
素に出力するＭＵＸ１４０―１、１４０―２、１４０―
３とを含む。
クを行う処理素子を減らして処理速度を高速化し、且つ
ＶＳＬＩで具現し得るトレースバック装置及び方法を提
供する。 【解決手段】 所定の周期の間、各々が一定の間隔を
おいて順に入力されるＮ個の判定ベクトルを遅延させ、
１回分〜Ｎ回分遅延判定ベクトルを発生する遅延素子１
１０と、Ｎ回分遅延判定ベクトルを所定の周期の間格納
し、既に格納されている（Ｎ＋１）回分遅延判定ベクト
ルを次の処理要素に供給するバッファ１２０と、所定の
周期の間入力状態を格納し、１回分遅延状態を発生する
状態レジスタ１３０と、１回分遅延状態に基づいて、１
回分〜Ｎ回分遅延判定ベクトルを順に多重化して、１回
分遅延状態に応じる最尤度経路に沿って、Ｎ回トレース
バック状態を表すＮ回トレースバック状態を次の処理要
素に出力するＭＵＸ１４０―１、１４０―２、１４０―
３とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、たたみこみ符号を
用いて最大尤度復号化を行う復号化方法及び復号化装置
に関し、特に、ビタービ復号化器に用いられ、１クロッ
ク周期間に複数のトレースバックを効果的な方法で施し
得るトレースバック方法及びその装置に関する。
用いて最大尤度復号化を行う復号化方法及び復号化装置
に関し、特に、ビタービ復号化器に用いられ、１クロッ
ク周期間に複数のトレースバックを効果的な方法で施し
得るトレースバック方法及びその装置に関する。
【０００２】
【従来の技術】与えられた雑音チャンネル上のエラー発
生可能性を減らすため、たたみこみ符号がデジタル通信
システムに幅広く用いられている。このたたみこみ符号
は制約長さ（constraint length）Ｋ及び符号化比ｋ0／
ｎ0によって特徴付けられる。ここで、ｎ0個のチャンネ
ルシンボルはｋ0ビットの入力データを符号化するエン
コーダによって発生される。たたみこみ符号に基づい
て、メモリｍが大きいかまたは制約長さＫ＝ｍ＋ｋ0が
大きくなると、より大きい符号化利得を得ることができ
る。たたみこみ符号を用いるエンコーダは２m個の状態
を有する有限ステートマシン（finite-state machine）
からなる。最大尤度デコーダの複雑さは通常、状態の数
に依存する。即ち、ｍに対して指数関数的に増加する。
生可能性を減らすため、たたみこみ符号がデジタル通信
システムに幅広く用いられている。このたたみこみ符号
は制約長さ（constraint length）Ｋ及び符号化比ｋ0／
ｎ0によって特徴付けられる。ここで、ｎ0個のチャンネ
ルシンボルはｋ0ビットの入力データを符号化するエン
コーダによって発生される。たたみこみ符号に基づい
て、メモリｍが大きいかまたは制約長さＫ＝ｍ＋ｋ0が
大きくなると、より大きい符号化利得を得ることができ
る。たたみこみ符号を用いるエンコーダは２m個の状態
を有する有限ステートマシン（finite-state machine）
からなる。最大尤度デコーダの複雑さは通常、状態の数
に依存する。即ち、ｍに対して指数関数的に増加する。
【０００３】ビタービ復号化器は、前方向エラー訂正を
行う最大尤度デコーダである。このビタービ復号化器
は、ビットストリームのような一連の符号化シンボルを
符号化するのに用いられる。そのビットストリームは、
シンボル入力を表現する各ビット組と多様なメディアと
を通じて電気通信システムにおける符号化情報を表すこ
とができる。符号化過程の際、ビタービ復号化器は、各
シンボルが入力されるとともに一連の可能なビットシー
ケンスを追跡して、尤も伝送可能性の高いビットシーケ
ンスを決定する。一つのシンボル入力（または、状態）
から後続するシンボル入力（または、状態）への可能な
遷移は制限されている。一つの状態から次の状態への各
可能な遷移は推定可能で、各遷移は分岐として表現され
る。相互接続されている一連の分岐はパスを形成する。
各状態はビットストリームにおける次のビットが入力さ
れることによって、制限数の次の状態へ遷移され得る。
かくして、復号化プロセスの際には幾つかのパスのみが
残り、その他のパスは捨てられることになる。不可能な
遷移パスを取り除くことによって、向上された計算効率
で生存尤度の高いパスを決定し得る。典型的に、ビター
ビ復号化器は各分岐と関連する分岐マトリックスを定義
計算し、この分岐マトリックスを用いて生存パス及び消
滅パスを決定する。各シンボルの入力の際、各可能な分
岐に対する分岐マトリックスが計算される。各パスはパ
スマトリックス、累積値を有し、各シンボルの入力ごと
に更新される。各可能な遷移に対して、次の状態に対す
る累積値は他の可能な遷移に対する分岐マトリックスと
前状態にて計算されたパスマトリックスとの間の和のう
ち、より小さい値を選択して計算される。
行う最大尤度デコーダである。このビタービ復号化器
は、ビットストリームのような一連の符号化シンボルを
符号化するのに用いられる。そのビットストリームは、
シンボル入力を表現する各ビット組と多様なメディアと
を通じて電気通信システムにおける符号化情報を表すこ
とができる。符号化過程の際、ビタービ復号化器は、各
シンボルが入力されるとともに一連の可能なビットシー
ケンスを追跡して、尤も伝送可能性の高いビットシーケ
ンスを決定する。一つのシンボル入力（または、状態）
から後続するシンボル入力（または、状態）への可能な
遷移は制限されている。一つの状態から次の状態への各
可能な遷移は推定可能で、各遷移は分岐として表現され
る。相互接続されている一連の分岐はパスを形成する。
各状態はビットストリームにおける次のビットが入力さ
れることによって、制限数の次の状態へ遷移され得る。
かくして、復号化プロセスの際には幾つかのパスのみが
残り、その他のパスは捨てられることになる。不可能な
遷移パスを取り除くことによって、向上された計算効率
で生存尤度の高いパスを決定し得る。典型的に、ビター
ビ復号化器は各分岐と関連する分岐マトリックスを定義
計算し、この分岐マトリックスを用いて生存パス及び消
滅パスを決定する。各シンボルの入力の際、各可能な分
岐に対する分岐マトリックスが計算される。各パスはパ
スマトリックス、累積値を有し、各シンボルの入力ごと
に更新される。各可能な遷移に対して、次の状態に対す
る累積値は他の可能な遷移に対する分岐マトリックスと
前状態にて計算されたパスマトリックスとの間の和のう
ち、より小さい値を選択して計算される。
【０００４】一つのシンボル入力から次のへの遷移の際
に決定される幾つかの生存パスのうち、一つの最小累積
値のパスのみが選択される。一連のシンボル入力を以
下、トレースバック（trace-back）と称する。最小累積
値パスが延長されるトレリスを通じてトレースバックす
るシンボル入力の数は、トレースバックの長さ、または
復号化の深さ（decoding depth）として定義される。ト
レースバックの最小累積値と関連するトレリスの各状態
は、そのシンボル入力の際に伝送された最尤度ビット
（the most likely bit）に解釈される。そのビットは
以下、復号化シンボルと称するものとする。
に決定される幾つかの生存パスのうち、一つの最小累積
値のパスのみが選択される。一連のシンボル入力を以
下、トレースバック（trace-back）と称する。最小累積
値パスが延長されるトレリスを通じてトレースバックす
るシンボル入力の数は、トレースバックの長さ、または
復号化の深さ（decoding depth）として定義される。ト
レースバックの最小累積値と関連するトレリスの各状態
は、そのシンボル入力の際に伝送された最尤度ビット
（the most likely bit）に解釈される。そのビットは
以下、復号化シンボルと称するものとする。
【０００５】図１には、従来のビタービ復号化器１０の
概略的なブロック図が示されている。このビタービ復号
化器１０は制約長さＫ＝７、符号化比ｋ0／ｎ0＝１／２
によって特徴付けられ、Ｍ個の状態（Ｍ＝２m＝６４
（ｍ＝Ｋ−ｋ0＝６））を有する。
概略的なブロック図が示されている。このビタービ復号
化器１０は制約長さＫ＝７、符号化比ｋ0／ｎ0＝１／２
によって特徴付けられ、Ｍ個の状態（Ｍ＝２m＝６４
（ｍ＝Ｋ−ｋ0＝６））を有する。
【０００６】たたみこみ符号化データは、Ｍ個（即ち、
６４個）の分岐マトリックス部（ＢＭＵ）に入力され
る。各分岐マトリックス部（１１−ｉ）は第ｉの状態を
表す第ｉの状態表示信号と、６４個状態の各ビットＳ０
i〜Ｓ５iと、第ｉの状態の二つの可能な分岐（即ち、第
ｉの状態に誘導され得る二つの状態）とによって定義さ
れる。第ｉの分岐マトリックス部（１１−ｉ）はたたみ
こみ符号化データの入力に基づいて、第ｉの状態の両可
能な分岐に対する二つの第ｉの分岐マトリックス値ＢＭ
i1及びＢＭi2を計算する。これらの両分岐マトリックス
値ＢＮi1及びＢＭi2は、第ｉの加算比較選択部（ＡＣＳ
Ｕ）（１２−ｉ）に供給される。
６４個）の分岐マトリックス部（ＢＭＵ）に入力され
る。各分岐マトリックス部（１１−ｉ）は第ｉの状態を
表す第ｉの状態表示信号と、６４個状態の各ビットＳ０
i〜Ｓ５iと、第ｉの状態の二つの可能な分岐（即ち、第
ｉの状態に誘導され得る二つの状態）とによって定義さ
れる。第ｉの分岐マトリックス部（１１−ｉ）はたたみ
こみ符号化データの入力に基づいて、第ｉの状態の両可
能な分岐に対する二つの第ｉの分岐マトリックス値ＢＭ
i1及びＢＭi2を計算する。これらの両分岐マトリックス
値ＢＮi1及びＢＭi2は、第ｉの加算比較選択部（ＡＣＳ
Ｕ）（１２−ｉ）に供給される。
【０００７】第ｉの加算比較選択部（１２−ｉ）は第ｉ
の分岐マトリックス部（１１−ｉ）からの両分岐マトリ
ックス値ＢＭi1及びＢＭi2と、第ｉの状態に対する二つ
の以前第ｉのパスマトリックス値ＰＭi1及びＰＭi2とに
基づいて、最大尤度パスを決定する。ここで、二つの以
前第ｉのパスマトリックス値ＰＭi1及びＰＭi2の各々
は、前時間にて可能な両分岐の他端の状態の累積値（即
ち、該状態のパスマトリックス値）を表す。言い換えれ
ば、第ｉの分岐マトリックス値ＢＭij（ｊ＝１、２）は
対応する第ｉのパスマトリックス値ＰＭijと加算され、
各加算結果は互いに比較され、そのうち最小値が更新済
みの第ｉの累積値（即ち、更新済みの第ｉのパスマトリ
ックス値ＰＭui）としてパスマトリックス網１４に供給
される。
の分岐マトリックス部（１１−ｉ）からの両分岐マトリ
ックス値ＢＭi1及びＢＭi2と、第ｉの状態に対する二つ
の以前第ｉのパスマトリックス値ＰＭi1及びＰＭi2とに
基づいて、最大尤度パスを決定する。ここで、二つの以
前第ｉのパスマトリックス値ＰＭi1及びＰＭi2の各々
は、前時間にて可能な両分岐の他端の状態の累積値（即
ち、該状態のパスマトリックス値）を表す。言い換えれ
ば、第ｉの分岐マトリックス値ＢＭij（ｊ＝１、２）は
対応する第ｉのパスマトリックス値ＰＭijと加算され、
各加算結果は互いに比較され、そのうち最小値が更新済
みの第ｉの累積値（即ち、更新済みの第ｉのパスマトリ
ックス値ＰＭui）としてパスマトリックス網１４に供給
される。
【０００８】第ｉの加算比較選択部（１２−ｉ）は、パ
スマトリックス網１４における６４個の更新済みのパス
マトリックス値から選択された第ｉの状態に後続する次
状態に対する二つの可能な分岐に対応する、一対のパス
マトリックス値を受け取る。
スマトリックス網１４における６４個の更新済みのパス
マトリックス値から選択された第ｉの状態に後続する次
状態に対する二つの可能な分岐に対応する、一対のパス
マトリックス値を受け取る。
【０００９】また、第ｉの加算比較選択部（１２−ｉ）
は更新済みの第ｉのパスマトリックス値ＰＭuiに対する
第ｉの判定ビットＤＢiを生存メモリ部１３に供給す
る。この第ｉのＤＢiは、更新済みの第ｉのパスマトリ
ックス値ＰＭuiに対応する、両分岐マトリックス値ＢＭ
i1またはＢＭi2のうちのいずれか一つを表す判定ビット
である。この判定ビットはｋ0／ｎ0のたたみこみ符号に
対するｋ0（＝１）ディメンジョンを有する。Ｍ（＝６
４）個の加算比較選択部からの全部でｋ0×Ｍ（＝６
４）個の判定ビットは、現たたみこみ符号化データＣＥ
ｋに対する６４ビットの判定ベクトルＤＶkを形成す
る。この生存メモリ部１３は６４ビットの判定ベクトル
ＤＶkを格納すると共に、その判定ベクトルＤＶkに基づ
いて予め決められた復号化深さＤ位のトレースバックを
施して、符号化されないデータ（即ち、ビタービ復号化
データ）を探し出す。
は更新済みの第ｉのパスマトリックス値ＰＭuiに対する
第ｉの判定ビットＤＢiを生存メモリ部１３に供給す
る。この第ｉのＤＢiは、更新済みの第ｉのパスマトリ
ックス値ＰＭuiに対応する、両分岐マトリックス値ＢＭ
i1またはＢＭi2のうちのいずれか一つを表す判定ビット
である。この判定ビットはｋ0／ｎ0のたたみこみ符号に
対するｋ0（＝１）ディメンジョンを有する。Ｍ（＝６
４）個の加算比較選択部からの全部でｋ0×Ｍ（＝６
４）個の判定ビットは、現たたみこみ符号化データＣＥ
ｋに対する６４ビットの判定ベクトルＤＶkを形成す
る。この生存メモリ部１３は６４ビットの判定ベクトル
ＤＶkを格納すると共に、その判定ベクトルＤＶkに基づ
いて予め決められた復号化深さＤ位のトレースバックを
施して、符号化されないデータ（即ち、ビタービ復号化
データ）を探し出す。
【００１０】図２を参照すると、復号化深さが９６であ
る、図１中の通常の生存メモリ部の詳細なブロック図が
示されている。ここで、９７個の処理要素（２０−１〜
２０−９７）は復号化深さ９６位のトレースバックを行
うため、互いに縦続結合トレースバック構造に設けられ
ている。現判定ベクトルＤＶk及び任意の状態Ｓk
［５．．．０］（例えば、００００００）が第1処理要
素（２０−１）に入力され、第２判定ベクトルＤＶk-2
及び第２先行状態Ｓk-2が第２処理要素（２０−２）に
入力される、等々。ここで、第２先行状態Ｓk-2は先行
判定ベクトルＤＶk-1に基づいて、任意の状態Ｓkを一段
階程トレースバックして求められる。各処理要素が一ク
ロック当たり１回のトレースバックを施すので、最後の
処理要素２０−９７は９７個の先行判定ベクトルＤＶk-
98〜ＤＶk-194に基づいて、任意の状態Ｓkを９７回トレ
ースバックすることによって、ビタービ復号化データＳ
k−１９４［５］を生成する。
る、図１中の通常の生存メモリ部の詳細なブロック図が
示されている。ここで、９７個の処理要素（２０−１〜
２０−９７）は復号化深さ９６位のトレースバックを行
うため、互いに縦続結合トレースバック構造に設けられ
ている。現判定ベクトルＤＶk及び任意の状態Ｓk
［５．．．０］（例えば、００００００）が第1処理要
素（２０−１）に入力され、第２判定ベクトルＤＶk-2
及び第２先行状態Ｓk-2が第２処理要素（２０−２）に
入力される、等々。ここで、第２先行状態Ｓk-2は先行
判定ベクトルＤＶk-1に基づいて、任意の状態Ｓkを一段
階程トレースバックして求められる。各処理要素が一ク
ロック当たり１回のトレースバックを施すので、最後の
処理要素２０−９７は９７個の先行判定ベクトルＤＶk-
98〜ＤＶk-194に基づいて、任意の状態Ｓkを９７回トレ
ースバックすることによって、ビタービ復号化データＳ
k−１９４［５］を生成する。
【００１１】図３には、Ｋ＝７及びｋ0／ｎ0＝１／２を
有するビタービ復号化器が１回のトレースバックを行う
過程を説明するために、図２中の一つの処理要素の詳細
なブロック図が示されている。各処理要素は遅延素子３
１と、バッファ３３と、マルチプレクサ（ＭＵＸ）３５
と、シフトレジスタ３７とから構成され、１回のトレー
スバックを行う。
有するビタービ復号化器が１回のトレースバックを行う
過程を説明するために、図２中の一つの処理要素の詳細
なブロック図が示されている。各処理要素は遅延素子３
１と、バッファ３３と、マルチプレクサ（ＭＵＸ）３５
と、シフトレジスタ３７とから構成され、１回のトレー
スバックを行う。
【００１２】各クロック周期間、判定ベクトルＤＶkは
遅延素子３１へシフトされ、既に格納された先行判定ベ
クトルＤＶk-1はバッファ３３及びＭＵＸ３５へ各々シ
フトされる。また、各クロック周期間に、６ビットの状
態Ｓkはシフトレジスタ３７に供給され、既に格納され
た先行状態Ｓk-1［５．．．０］は６４ビットの先行判
定ベクトルのうちのいずれか一つを選択するための選択
信号としてＭＵＸ３５に供給される。選択判定ビット
は、第２先行状態Ｓk-2の第1ビットＳk-2［５］として
次の処理要素のシフトレジスタ及びシフトレジスタ３７
に各々供給される。一方、先行状態Ｓk-1［５．．．
０］の前方５ビットＳk-1［５．．．１］は１ビットず
つシフトされ、次の処理要素のシフトレジスタに状態Ｓ
k-2［４．．．０］として供給される。
遅延素子３１へシフトされ、既に格納された先行判定ベ
クトルＤＶk-1はバッファ３３及びＭＵＸ３５へ各々シ
フトされる。また、各クロック周期間に、６ビットの状
態Ｓkはシフトレジスタ３７に供給され、既に格納され
た先行状態Ｓk-1［５．．．０］は６４ビットの先行判
定ベクトルのうちのいずれか一つを選択するための選択
信号としてＭＵＸ３５に供給される。選択判定ビット
は、第２先行状態Ｓk-2の第1ビットＳk-2［５］として
次の処理要素のシフトレジスタ及びシフトレジスタ３７
に各々供給される。一方、先行状態Ｓk-1［５．．．
０］の前方５ビットＳk-1［５．．．１］は１ビットず
つシフトされ、次の処理要素のシフトレジスタに状態Ｓ
k-2［４．．．０］として供給される。
【００１３】しかしながら、Ｋ＝７であり、ｋ0／ｎ0＝
１／２である従来のトレースバック装置においては、一
つの処理要素が１回のトレースバックを行うため二つの
６４ビットレジスタと、一つの６４：１ＭＵＸと、一つ
のシフトレジスタとを必要とするので、一定の速度に対
して相当に広い格納スペース及び複雑なハードウェアを
必要とするので、従来のビタービ復号化器をＶＳＬＩで
具現するには困難さがある。
１／２である従来のトレースバック装置においては、一
つの処理要素が１回のトレースバックを行うため二つの
６４ビットレジスタと、一つの６４：１ＭＵＸと、一つ
のシフトレジスタとを必要とするので、一定の速度に対
して相当に広い格納スペース及び複雑なハードウェアを
必要とするので、従来のビタービ復号化器をＶＳＬＩで
具現するには困難さがある。
【００１４】
【発明が解決しようとする課題】従って、本発明の主な
目的は、ビタービ復号化器に用いられ、一クロック周期
間に複数回のトレースバックを行うことによって、組み
込まれるべき格納デバイスの個数を減らしてＶＳＬＩで
適切に具現し得るトレースバック方法及びその装置を提
供することにある。
目的は、ビタービ復号化器に用いられ、一クロック周期
間に複数回のトレースバックを行うことによって、組み
込まれるべき格納デバイスの個数を減らしてＶＳＬＩで
適切に具現し得るトレースバック方法及びその装置を提
供することにある。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、符号化比ｋ0／ｎ0を有するビタ
ービ復号化器に用いられ、各々パイプライン構造で互い
に接続されており、一連の判定ベクトルに基づいてトレ
ースバック（trace-back）を施し、復号化深さＤに基づ
く複数の処理要素を用いて最大尤度経路をえり抜くトレ
ースバック装置であって、前記各処理要素が、所定の周
期の間、各々が一定の間隔をおいて順に入力されるＮ個
の判定ベクトルを遅延させ、１回分〜Ｎ回分遅延判定ベ
クトル（Ｎは、前記復号化深さＤ以下の正の整数）を発
生する遅延手段と、Ｎ回分遅延判定ベクトルを前記所定
の周期の間格納し、既に格納されている（Ｎ＋１）回分
遅延判定ベクトルを次の処理要素に供給する判定ベクト
ル格納手段と、前記所定の周期の間入力状態を格納し、
１回分遅延状態を発生する状態格納手段と、前記１回分
遅延状態に基づいて、前記１回分〜Ｎ回分遅延判定ベク
トルを順に多重化して、前記１回分遅延状態に応じる前
記最大尤度経路に沿って、Ｎ回トレースバック状態を表
すＮ回トレースバック状態を次の処理要素に出力する多
重化手段とを含むことを特徴とするトレースバック装置
が提供される。
めに、本発明によれば、符号化比ｋ0／ｎ0を有するビタ
ービ復号化器に用いられ、各々パイプライン構造で互い
に接続されており、一連の判定ベクトルに基づいてトレ
ースバック（trace-back）を施し、復号化深さＤに基づ
く複数の処理要素を用いて最大尤度経路をえり抜くトレ
ースバック装置であって、前記各処理要素が、所定の周
期の間、各々が一定の間隔をおいて順に入力されるＮ個
の判定ベクトルを遅延させ、１回分〜Ｎ回分遅延判定ベ
クトル（Ｎは、前記復号化深さＤ以下の正の整数）を発
生する遅延手段と、Ｎ回分遅延判定ベクトルを前記所定
の周期の間格納し、既に格納されている（Ｎ＋１）回分
遅延判定ベクトルを次の処理要素に供給する判定ベクト
ル格納手段と、前記所定の周期の間入力状態を格納し、
１回分遅延状態を発生する状態格納手段と、前記１回分
遅延状態に基づいて、前記１回分〜Ｎ回分遅延判定ベク
トルを順に多重化して、前記１回分遅延状態に応じる前
記最大尤度経路に沿って、Ｎ回トレースバック状態を表
すＮ回トレースバック状態を次の処理要素に出力する多
重化手段とを含むことを特徴とするトレースバック装置
が提供される。
【００１６】
【発明の実施の形態】以下、本発明の好適実施例につい
て図面を参照しながらより詳しく説明する。
て図面を参照しながらより詳しく説明する。
【００１７】図４を参照すると、本発明に基づいて、生
存メモリ部に組み込まれており、互いに縦続結合トレー
スバック構造になっている３３個の処理要素のブロック
が示されている。ここで、生存メモリ部の９６段階の復
号化深さに応じてトレースバックするために、３３個の
処理要素の各々は３段階単位にトレースバックが行われ
る。一つの処理要素において４段階単位にトレースバッ
クを施すためには、好ましくは、９６段階の復号化深さ
に対して２５個の処理要素を必要とする。
存メモリ部に組み込まれており、互いに縦続結合トレー
スバック構造になっている３３個の処理要素のブロック
が示されている。ここで、生存メモリ部の９６段階の復
号化深さに応じてトレースバックするために、３３個の
処理要素の各々は３段階単位にトレースバックが行われ
る。一つの処理要素において４段階単位にトレースバッ
クを施すためには、好ましくは、９６段階の復号化深さ
に対して２５個の処理要素を必要とする。
【００１８】図４において、判定ベクトルＤＶk及び任
意の状態Ｓkは第１処理要素１００−１に入力され、同
一のクロック周期の間に、他の判定ベクトルＤＶk-4及
び他の状態Ｓk-4は第２処理要素１００−２に入力され
る、等々。この判定ベクトルＤＶk-4は、判定ベクトル
ＤＶkより４回前の判定ベクトルを表し、状態Ｓk-4は第
１処理要素１００−１における状態Ｓk-1から３回トレ
ースバックされた状態を表す。
意の状態Ｓkは第１処理要素１００−１に入力され、同
一のクロック周期の間に、他の判定ベクトルＤＶk-4及
び他の状態Ｓk-4は第２処理要素１００−２に入力され
る、等々。この判定ベクトルＤＶk-4は、判定ベクトル
ＤＶkより４回前の判定ベクトルを表し、状態Ｓk-4は第
１処理要素１００−１における状態Ｓk-1から３回トレ
ースバックされた状態を表す。
【００１９】図５を参照すると、本発明による生存メモ
リ部に組み込まれた処理要素の一例の詳細なブロック図
が示されている。説明の便宜上、制約長さＫは７、符号
化比ｋ0／ｎ0は１／２、復号化深さＤは９６、一クロッ
ク周期当たり３回トレースバックが行われると仮定す
る。各処理要素は、第１、第２及び第３メモリ１１０−
１、１１０−２及び１１０−３を有する遅延素子１１０
と、バップァ１２０と、第１、第２及び第３ＭＵＸ１４
０−１、１４０−２及び１４０−３と、状態レジスタ１
３０とから構成されている。
リ部に組み込まれた処理要素の一例の詳細なブロック図
が示されている。説明の便宜上、制約長さＫは７、符号
化比ｋ0／ｎ0は１／２、復号化深さＤは９６、一クロッ
ク周期当たり３回トレースバックが行われると仮定す
る。各処理要素は、第１、第２及び第３メモリ１１０−
１、１１０−２及び１１０−３を有する遅延素子１１０
と、バップァ１２０と、第１、第２及び第３ＭＵＸ１４
０−１、１４０−２及び１４０−３と、状態レジスタ１
３０とから構成されている。
【００２０】各クロック周期において、判定ベクトルＤ
Ｖkは遅延素子１１０の第１メモリ１１０−１にシフト
され、第１メモリ１１０−１に予め格納されている１回
前の判定ベクトルＤＶk-1は第２メモリ１１０−２及び
第１ＭＵＸ１４０−１に各々シフトされ、２回前の判定
ベクトルＤＶk-2は第３メモリ１１０−３及び第２ＭＵ
Ｘ１４０−２に各々シフトされ、３回前の判定ベクトル
ＤＶk-3はバッファ１２０及び第３ＭＵＸ１４０−３に
各々シフトされる。バップァ１２０に予め格納されてい
る４回前の判定ベクトルＤＶk-4は、次の処理要素内の
遅延素子に供給される。即ち、各判定ベクトルＤＶは、
各クロック周期間に一段階ずつ右側にシフトする。
Ｖkは遅延素子１１０の第１メモリ１１０−１にシフト
され、第１メモリ１１０−１に予め格納されている１回
前の判定ベクトルＤＶk-1は第２メモリ１１０−２及び
第１ＭＵＸ１４０−１に各々シフトされ、２回前の判定
ベクトルＤＶk-2は第３メモリ１１０−３及び第２ＭＵ
Ｘ１４０−２に各々シフトされ、３回前の判定ベクトル
ＤＶk-3はバッファ１２０及び第３ＭＵＸ１４０−３に
各々シフトされる。バップァ１２０に予め格納されてい
る４回前の判定ベクトルＤＶk-4は、次の処理要素内の
遅延素子に供給される。即ち、各判定ベクトルＤＶは、
各クロック周期間に一段階ずつ右側にシフトする。
【００２１】また、各クロック周期の間に、状態Ｓkは
状態レジスタ１３０に供給され、予め格納されている６
ビットの前状態Ｓk-1［５…０］は１回前の判定ベクト
ルＤＶk-1を形成するビットのうち、一つの該当ビット
（即ち、第１判定ビット）を選択するための第１選択信
号として第１ＭＵＸ１４０−１に供給する。この第１選
択信号による第１判定ビットは最下位ビットとして、即
ち、状態Ｓk-1の１回トレースバック状態Ｓk-2の第５ビ
ットＳk-2［５］及び状態Ｓk-1の２回トレースバック状
態Ｓk-3の第４ビットＳk-3［４］として、第２ＭＵＸ１
４０−２に供給される。
状態レジスタ１３０に供給され、予め格納されている６
ビットの前状態Ｓk-1［５…０］は１回前の判定ベクト
ルＤＶk-1を形成するビットのうち、一つの該当ビット
（即ち、第１判定ビット）を選択するための第１選択信
号として第１ＭＵＸ１４０−１に供給する。この第１選
択信号による第１判定ビットは最下位ビットとして、即
ち、状態Ｓk-1の１回トレースバック状態Ｓk-2の第５ビ
ットＳk-2［５］及び状態Ｓk-1の２回トレースバック状
態Ｓk-3の第４ビットＳk-3［４］として、第２ＭＵＸ１
４０−２に供給される。
【００２２】状態Ｓk-1［５…０］の最上位ビットＳk-1
［０］を除いた下位５ビットＳk-1［５…１］は１ビッ
トずつシフトされて、Ｓk-2［４…０］を発生し、よっ
て、状態Ｓk-1の１回トレースバック状態Ｓk-2［５…
０］は２回前の判定ベクトルＤＶk-2を形成するビット
のうち、一つの該当ビット（即ち、第２判定ビット）を
選択するための第２選択信号として第２ＭＵＸ１４０−
２に供給される。この第２選択信号による第２判定ビッ
トは状態Ｓk-1の２回トレースバック状態Ｓk-3の第５ビ
ットＳk-3［５］として第３ＭＵＸ１４０−３に供給さ
れる。
［０］を除いた下位５ビットＳk-1［５…１］は１ビッ
トずつシフトされて、Ｓk-2［４…０］を発生し、よっ
て、状態Ｓk-1の１回トレースバック状態Ｓk-2［５…
０］は２回前の判定ベクトルＤＶk-2を形成するビット
のうち、一つの該当ビット（即ち、第２判定ビット）を
選択するための第２選択信号として第２ＭＵＸ１４０−
２に供給される。この第２選択信号による第２判定ビッ
トは状態Ｓk-1の２回トレースバック状態Ｓk-3の第５ビ
ットＳk-3［５］として第３ＭＵＸ１４０−３に供給さ
れる。
【００２３】状態Ｓk-1の下位４ビットＳk-1［５…２］
は２ビットずつシフトされ、状態Ｓk-3［３…０］を生
成し、よって、状態Ｓk-1の完全な２回トレースバック
状態Ｓk-3［５…０］は、３回前の判定ベクトルＤＶk-3
を形成するビットのうち、一つの該当ビット（即ち、第
３判定ビット）を選択するための第３選択信号として第
３ＭＵＸ１４０−３に供給される。この第３選択信号に
よる第３判定ビットは最下位ビットとして、即ち、状態
Ｓk-1の３回トレースバック状態Ｓk-4の第５ビットＳk-
4［５］として発生するされる。
は２ビットずつシフトされ、状態Ｓk-3［３…０］を生
成し、よって、状態Ｓk-1の完全な２回トレースバック
状態Ｓk-3［５…０］は、３回前の判定ベクトルＤＶk-3
を形成するビットのうち、一つの該当ビット（即ち、第
３判定ビット）を選択するための第３選択信号として第
３ＭＵＸ１４０−３に供給される。この第３選択信号に
よる第３判定ビットは最下位ビットとして、即ち、状態
Ｓk-1の３回トレースバック状態Ｓk-4の第５ビットＳk-
4［５］として発生するされる。
【００２４】状態Ｓk-1の下位３ビットＳk-1［５・３］
は上位ビットの方に３ビットずつシフトされ、Ｓk-4
［２・０］を生成し、Ｓk-2［５］（即ち、Ｓk-3
［４］）はＳk-4［３］に対応し、Ｓk-3［５］はＳk-4
［４］に対応して、状態Ｓk-1の完全な３回トレースバ
ック状態Ｓk-4［５…０］が、次の処理要素内の状態レ
ジスタ(図示せず)に供給されることになる。
は上位ビットの方に３ビットずつシフトされ、Ｓk-4
［２・０］を生成し、Ｓk-2［５］（即ち、Ｓk-3
［４］）はＳk-4［３］に対応し、Ｓk-3［５］はＳk-4
［４］に対応して、状態Ｓk-1の完全な３回トレースバ
ック状態Ｓk-4［５…０］が、次の処理要素内の状態レ
ジスタ(図示せず)に供給されることになる。
【００２５】これらの第１、第２及び第３ＭＵＸが一ク
ロック周期にて、完全な６ビット状態の入力に基づいて
順にイネーブルされるので、各ＭＵＸの動作の時間は一
クロックの１／３位になり、一クロック周期間に３回の
トレースバックを施し得ることになる。各ＭＵＸの動作
時間が小さくなれば小さいほど、多数回のトレースバッ
クが可能になる。説明の便宜上、図４及び図５には、一
クロック当たり３回トレースバックを行うトレースバッ
ク装置を一例として示している。
ロック周期にて、完全な６ビット状態の入力に基づいて
順にイネーブルされるので、各ＭＵＸの動作の時間は一
クロックの１／３位になり、一クロック周期間に３回の
トレースバックを施し得ることになる。各ＭＵＸの動作
時間が小さくなれば小さいほど、多数回のトレースバッ
クが可能になる。説明の便宜上、図４及び図５には、一
クロック当たり３回トレースバックを行うトレースバッ
ク装置を一例として示している。
【００２６】図３及び図５に示したように、従来のトレ
ースバック装置は３回のみのトレースバック過程のため
に、６個の６４ビットレジスタと、３つの６４：１ＭＵ
Ｘと、３つの６ビットレジスタとを必要とする反面、本
発明のトレースバック装置によれば、一クロック当たり
３回トレースバックを行うために４つの６４ビットレジ
スタと、３つの６４：１ＭＵＸと、一つの６ビットレジ
スタとを必要とするので、装置の構造がより一層単純化
される特長がある。
ースバック装置は３回のみのトレースバック過程のため
に、６個の６４ビットレジスタと、３つの６４：１ＭＵ
Ｘと、３つの６ビットレジスタとを必要とする反面、本
発明のトレースバック装置によれば、一クロック当たり
３回トレースバックを行うために４つの６４ビットレジ
スタと、３つの６４：１ＭＵＸと、一つの６ビットレジ
スタとを必要とするので、装置の構造がより一層単純化
される特長がある。
【００２７】上記において、本発明の好適な実施の形態
について説明したが、本発明の請求範囲を逸脱すること
なく、当業者は種々の改変をなし得るであろう。
について説明したが、本発明の請求範囲を逸脱すること
なく、当業者は種々の改変をなし得るであろう。
【００２８】
【発明の効果】従って、本発明によれば、トレースバッ
クに必要な処理要素の数を減らしてトレースバックを行
うので、処理時間が短縮され、かつ装置の構造をより一
層単純化することができる。
クに必要な処理要素の数を減らしてトレースバックを行
うので、処理時間が短縮され、かつ装置の構造をより一
層単純化することができる。
【図１】従来のビタービ復号化器の概略的なブロック図
である。
である。
【図２】図１の生存メモリ部に組み込まれた９７個の処
理要素のアレイを示したブロックである。
理要素のアレイを示したブロックである。
【図３】１回のトレースバックを行う過程を説明するた
めに、図２の処理要素の１つの詳細なブロック図であ
る。
めに、図２の処理要素の１つの詳細なブロック図であ
る。
【図４】生存メモリ部に組み込まれており、互いに縦続
結合トレースバック構造になっている３３個の処理要素
のブロックである。
結合トレースバック構造になっている３３個の処理要素
のブロックである。
【図５】本発明による生存メモリ部に組み込まれた処理
要素の一例の詳細なブロック図である。
要素の一例の詳細なブロック図である。
１０ 従来のビタービ復号化器 １１−ｉ 第ｉの分岐マトリックス部 １２−ｉ 第ｉの加算比較選択部 １３ 生存メモリ部 １４ パスマトリックス網 ２０−１〜２０−９７、１００−１〜１００−３３ 処
理要素 ３１、１１０ 遅延素子 ３３、１２０ バッファ ３５、１４０―１、１４０―２、１４０―３ ＭＵＸ ３７ シフトレジスタ １１０−１、１１０−２、１１０−３ メモリ １３０ 状態レジスタ
理要素 ３１、１１０ 遅延素子 ３３、１２０ バッファ ３５、１４０―１、１４０―２、１４０―３ ＭＵＸ ３７ シフトレジスタ １１０−１、１１０−２、１１０−３ メモリ １３０ 状態レジスタ
Claims (7)
- 【請求項１】 符号化比ｋ0／ｎ0を有するビタービ復
号化器に用いられ、各々パイプライン構造で互いに接続
されており、一連の判定ベクトルに基づいてトレースバ
ック（trace-back）を施し、復号化深さＤに基づく複数
の処理要素を用いて最大尤度経路をえり抜くトレースバ
ック装置であって、 前記各処理要素が、 所定の周期の間、各々が一定の間隔をおいて順に入力さ
れるＮ個の判定ベクトルを遅延させ、１回分〜Ｎ回分遅
延判定ベクトル（Ｎは、前記復号化深さＤ以下の正の整
数）を発生する遅延手段と、 Ｎ回分遅延判定ベクトルを前記所定の周期の間格納し、
既に格納されている（Ｎ＋１）回分遅延判定ベクトルを
次の処理要素に供給する判定ベクトル格納手段と、 前記所定の周期の間入力状態を格納し、１回分遅延状態
を発生する状態格納手段と、 前記１回分遅延状態に基づいて、前記１回分〜Ｎ回分遅
延判定ベクトルを順に多重化して、前記１回分遅延状態
に応じる前記最大尤度経路に沿って、Ｎ回トレースバッ
ク状態を表すＮ回トレースバック状態を次の処理要素に
出力する多重化手段とを含むことを特徴とするトレース
バック装置。 - 【請求項２】 前記遅延手段が、直列接続されたＮ個
のレジスタからなることを特徴とする請求項１に記載の
トレースバック装置。 - 【請求項３】 前記多重化手段が、前記１回分遅延状
態に基づいて、前記１回分〜Ｎ回分遅延判定ベクトルの
うち、各々がｋ0ビットよりなり、該当判定ベクトルの
うちで前記最大尤度経路に対する情報を表す１回〜Ｎ回
の決定ビットのＮ個組を各々選択するＮ個のマルチプレ
クサ（ＭＵＸ）を備えることを特徴とする請求項１に記
載のトレースバック装置。 - 【請求項４】 ｉが１よりＮの範囲を有する時、第ｉ
のＭＵＸとして指定されるＭＵＸが（ｉ−１）回トレー
スバック状態に基づいて、ｉ回分遅延ベクトルを形成す
るビットのうちからｉ回決定ビットの組を選択して、ｉ
回トレースバック状態を第（ｉ＋１）のＭＵＸに供給
し、ｋ0ビットを有するｉ回決定ビットの組がｉ回トレ
ースバック状態の下位ｋ0ビットを表し、（ｉ−１）回
トレースバック状態の最下位ビットＮ−１×ｋ0がｋ0ビ
ットだけシフトされて、前記ｉ回トレースバック状態の
残余ビットを表すことを特徴とする請求項１に記載のこ
とを特徴とする請求項３に記載のトレースバック装置。 - 【請求項５】 符号化比ｋ0／ｎ0を有するビタービ復
号化器に用いられ、各々パイプライン構造で互いに接続
されており、一連の判定ベクトルに基づいてトレースバ
ックを施し、復号化深さＤに基づく複数の処理要素を用
いて最大尤度経路をえり抜くトレースバック方法であっ
て、 所定の周期の間、各々が一定の間隔をおいて順に入力さ
れるＮ個の判定ベクトルを遅延させ、１回分〜Ｎ回分遅
延判定ベクトル（Ｎは、１以上の正の整数で、前記復号
化深さＤ以下である）を発生する第１過程と、 Ｎ回分遅延判定ベクトルを前記所定の周期の間格納し、
既に格納されている（Ｎ＋１）回分遅延判定ベクトルを
次の処理要素に供給する第２過程と、 前記所定の周期の間入力状態を格納し、１回分遅延状態
を発生する第３過程と、 前記１回分遅延状態に基づいて、前記１回分〜Ｎ回分遅
延判定ベクトルを順に多重化して、前記１回分遅延状態
に応じる前記最大尤度経路に沿って、Ｎ回トレースバッ
ク状態を表すＮ回トレースバック状態信号を次の処理要
素に出力する第４過程とを含むことを特徴とするトレー
スバック方法。 - 【請求項６】 前記第４過程が、前記１回分遅延状態
に基づいて、前記１回分〜Ｎ回分遅延判定ベクトルのう
ち、各々がｋ0ビットよりなり、該当判定ベクトルのう
ちで前記最大尤度経路に対する情報を表す１回〜Ｎ回の
決定ビットのＮ個組を各々選択するＮ個の多重化過程を
含むことを特徴とする請求項５に記載のトレースバック
方法。 - 【請求項７】 ｉが１よりＮの範囲を有する時、第ｉ
の多重化過程として指定される多重化過程が（ｉ−１）
回トレースバック状態に基づいて、ｉ回分遅延ベクトル
を形成するビットのうちでｉ回決定ビットの組を選択し
て、ｉ回トレースバック状態を第（ｉ＋１）のＭＵＸに
供給し、ｋ0ビットを有するｉ回決定ビットの組がｉ回
トレースバック状態の下位ｋ0ビットを表し、（ｉ−
１）回トレースバック状態の最下位ビットＮ−１×ｋ0
がｋ0ビットだけシフトされて、前記ｉ回トレースバッ
ク状態の残余ビットを表すことを特徴とする請求項６に
記載のトレースバック方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960021448A KR100212836B1 (ko) | 1996-06-14 | 1996-06-14 | 비터비 디코더의 트레이스백 진행 구조 |
| KR1996-21448 | 1996-06-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10117149A true JPH10117149A (ja) | 1998-05-06 |
Family
ID=19461883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9158544A Pending JPH10117149A (ja) | 1996-06-14 | 1997-06-16 | ビタービ復号化器用トレースバック装置及びトレースバック方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5878092A (ja) |
| EP (1) | EP0813308A3 (ja) |
| JP (1) | JPH10117149A (ja) |
| KR (1) | KR100212836B1 (ja) |
| CN (1) | CN1175825A (ja) |
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|---|---|---|---|---|
| KR980006964A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 격자복호기의 역추적장치 |
| KR100237490B1 (ko) * | 1997-11-29 | 2000-01-15 | 전주범 | 트렐리스 코드 데이터의 생존 경로 역추적 장치 |
| KR100584530B1 (ko) * | 1998-10-01 | 2006-09-22 | 삼성전자주식회사 | 고배속 비터비 검출기 |
| JP3700818B2 (ja) * | 1999-01-21 | 2005-09-28 | Ｎｅｃエンジニアリング株式会社 | 誤り訂正回路 |
| US6378106B1 (en) * | 1999-05-28 | 2002-04-23 | Lucent Technologies Inc. | Viterbi decoding using single-wrong-turn correction |
| KR100580160B1 (ko) * | 1999-09-14 | 2006-05-15 | 삼성전자주식회사 | 변형된 역추적 방식의 2단 연출력 비터비 알고리즘 복호화기 |
| US6622283B1 (en) * | 2000-01-28 | 2003-09-16 | Nec Electronics, Inc. | Digital signal processor decoding of convolutionally encoded symbols |
| TWI232652B (en) * | 2000-10-08 | 2005-05-11 | Koninkl Philips Electronics Nv | Device for reconstructing a runlength constrained sequence |
| TW536872B (en) * | 2002-07-03 | 2003-06-11 | Via Optical Solution Inc | Viterbi decoding device and method for multi-input data and multi-output data |
| US7171609B2 (en) * | 2003-02-03 | 2007-01-30 | Verisilicon Holdings Company Ltd. | Processor and method for convolutional decoding |
| US7496159B2 (en) * | 2003-12-01 | 2009-02-24 | Mediatek Inc. | Survivor memory management in a Viterbi decoder |
| US7275204B2 (en) * | 2004-09-30 | 2007-09-25 | Marvell International Ltd. | Distributed ring control circuits for Viterbi traceback |
| US20060068911A1 (en) * | 2004-09-30 | 2006-03-30 | Microsoft Corporation | Game console communication with a computer |
| KR100686170B1 (ko) | 2004-11-30 | 2007-02-23 | 엘지전자 주식회사 | 디코딩 장치 및 이를 이용한 디코딩 방법 |
| US8185810B1 (en) * | 2007-04-13 | 2012-05-22 | Link—A—Media Devices Corporation | Low power viterbi trace back architecture |
| JP4585581B2 (ja) * | 2008-06-24 | 2010-11-24 | 株式会社東芝 | 最尤復号器および復号方法 |
| JP2010206570A (ja) * | 2009-03-04 | 2010-09-16 | Sony Corp | 復号装置、復号方法 |
| US11165446B1 (en) * | 2020-11-05 | 2021-11-02 | Nxp B.V. | Parallel backtracking in Viterbi decoder |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4571734A (en) * | 1983-08-05 | 1986-02-18 | International Business Machines Corporation | Method and apparatus for decoding the output signal of a partial-response class-IV communication or recording-device channel |
| FR2686751B1 (fr) * | 1992-01-24 | 1997-03-28 | France Telecom | Procede de decodage a maximum de vraisemblance a treillis de decodage sous-echantillonne, et dispositif de decodage correspondant. |
| JP3042182B2 (ja) * | 1992-05-29 | 2000-05-15 | 日本電気株式会社 | 再生データ検出方式 |
| KR0135796B1 (ko) * | 1994-11-14 | 1998-04-27 | 김광호 | 비터비복호기에서 트레이스백 수행장치 |
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- 1996-06-14 KR KR1019960021448A patent/KR100212836B1/ko not_active Expired - Fee Related
-
1997
- 1997-06-16 US US08/876,554 patent/US5878092A/en not_active Expired - Fee Related
- 1997-06-16 CN CN97118022A patent/CN1175825A/zh active Pending
- 1997-06-16 JP JP9158544A patent/JPH10117149A/ja active Pending
- 1997-06-16 EP EP97109771A patent/EP0813308A3/en not_active Withdrawn
Also Published As
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|---|---|
| US5878092A (en) | 1999-03-02 |
| KR100212836B1 (ko) | 1999-08-02 |
| CN1175825A (zh) | 1998-03-11 |
| KR980006963A (ko) | 1998-03-30 |
| EP0813308A3 (en) | 2001-01-31 |
| EP0813308A2 (en) | 1997-12-17 |
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